JP6064366B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものであり、より特定的には、微細化が可能である半導体装置に関するものである。
近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。
炭化珪素を材料として採用した半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などがある。ＭＯＳＦＥＴは、所定の閾値電圧を境としてチャネル領域における反転層の形成の有無を制御し、電流の導通および遮断をする半導体装置である。たとえば、特開２００５−３２８０１３号公報（特許文献１）には、トレンチ壁面に沿ったチャネル領域が形成されたトレンチゲート型のＭＯＳＦＥＴが記載されている。
特開２００５−３２８０１３号公報
特開２００５−３２８０１３号公報に記載されているＭＯＳＦＥＴでは、ゲートトレンチで囲まれたセルの各々にオーミックコンタクトするオーミック電極が設けられている。当該ＭＯＳＦＥＴにおいては、各セル上にオーミック電極を形成する領域を確保する必要があるため、セルの微細化は困難であった。
本発明は、上記課題に鑑みてなされたものであり、その目的は、セルの微細化が可能である半導体装置を提供することである。
本発明に係る半導体装置は、基板と、ゲート絶縁膜と、ゲート電極とを有している。基板は、一方の主表面上に開口し、第１の側壁面を有する複数の第１の凹部が形成され、化合物半導体からなる。ゲート絶縁膜は、第１の側壁面上に接触して配置されている。ゲート電極は、ゲート絶縁膜上に接触して配置されている。基板は、厚み方向に沿った断面で見て、第１の側壁面において露出し、第１の凹部を挟んで対向するように配置された第１導電型のソース領域と、ソース領域に接触するとともに第１の側壁面において露出し、第１の凹部を挟んで対向するようにソース領域から見て一方の主表面とは反対側に配置された第２導電型のボディ領域とを含んでいる。第１の凹部を挟んで対向するソース領域同士は、平面的に見て第１の凹部と、第１の凹部と隣り合う他の第１の凹部に挟まれる領域において互いに接続されている。
本発明に係る半導体装置によれば、第１の凹部を挟んで対向するソース領域同士は、平面的に見て、第１の凹部と、当該第１の凹部と隣り合う他の第１の凹部に挟まれる領域において互いに接続されている。それゆえ、第１の凹部を挟んで対向するソース領域の一方に接してオーミック電極を設ければ、他方にオーミック電極を設けなくとも双方のソース領域に電流を流すことができる。結果として、オーミック電極を設けるセルの数を低減することができるので、セルを微細化することができる。
上記の半導体装置において好ましくは、基板には、第２の側壁面を有する第２の凹部がさらに形成されている。第２の側壁面においてソース領域が露出しており、第２の側壁面上に形成され、ソース領域とオーミック接触するオーミック電極をさらに有する。
上記の半導体装置によれば、第２の凹部の第２の側壁面に接してオーミック電極が設けられている。これにより、オーミック電極を設けるセルと、チャネルを形成するセルとを独立に設けることで、セルをさらに微細化することができる。
上記の半導体装置において好ましくは、オーミック電極およびボディ領域に接触する高濃度第２導電型領域をさらに有している。これにより、高濃度第２導電型領域に接するボディ領域の電位を所望の値に固定することができる。
上記の半導体装置において好ましくは、高濃度第２導電型領域の底面は第１の凹部の第１の底壁面よりも一方の主表面から離れた位置に配置されている。これにより、高濃度第２導電型領域および第１導電型のドリフト領域との間のｐｎ接合から空乏層を伸長させることにより、第１の凹部の第１の底壁面への電界集中を緩和することができる。
上記の半導体装置において好ましくは、第１の凹部を挟んで対向するボディ領域同士は、平面的に見て第１の凹部と、第１の凹部に隣り合う他の第１の凹部に挟まれる領域において互いに接続されている。これにより、第１の凹部を形成する第１の側壁面のうち隣接する２つの第１の側壁面の境界における電界集中を緩和することができる。
上記の半導体装置において好ましくは、基板には、一方の主表面上に開口し、第３の側壁面を有する第３の凹部がさらに形成されている。基板は、第３の凹部の第３の側壁面に接触し、かつボディ領域と接触して配置された第２導電型の電界緩和領域をさらに含む。これにより、電界緩和に特化したセルを設けることにより、電界集中をより確実に抑制することができる。
上記の半導体装置において好ましくは、電界緩和領域の底面は第１の凹部の第１の底壁面よりも一方の主表面から離れた位置に配置されている。これにより、第２導電型の電界緩和領域および第１導電型のドリフト領域との間のｐｎ接合から空乏層を伸長させることにより、第１の凹部の第１の底壁面への電界集中を緩和することができる。
以上の説明から明らかなように、本発明に従った半導体装置によれば、セルの微細化が可能である。
実施の形態１の半導体装置の構造を示す概略断面図である。 実施の形態１の半導体装置の基板の構造を概略的に示す斜視図である。 実施の形態１の半導体装置の基板のソース領域の構造を概略的に示す平面図（Ａ）およびセルの構造を概略的に示す平面図（Ｂ）である。 実施の形態１の半導体装置の製造方法を概略的に示すフローチャートである。 実施の形態１の半導体装置の製造方法の第１の工程を説明するための概略断面図である。 実施の形態１の半導体装置の製造方法の第２の工程を説明するための概略断面図である。 実施の形態１の半導体装置の製造方法の第３の工程を説明するための概略断面図である。 実施の形態１の半導体装置の製造方法の第４の工程を説明するための概略断面図である。 実施の形態１の半導体装置の製造方法の第５の工程を説明するための概略断面図（図２の領域ＩＸ−ＩＸにおける断面図）である。 実施の形態１の半導体装置の製造方法の第６の工程を説明するための概略断面図である。 実施の形態１の半導体装置の製造方法の第７の工程を説明するための概略断面図である。 実施の形態１の半導体装置の製造方法の第８の工程を説明するための概略断面図である。 実施の形態２の半導体装置の構造を示す概略断面図である。 実施の形態２の半導体装置の基板の構造を概略的に示す平面図である。 実施の形態２の半導体装置の製造方法を説明するための概略断面図（図１４の領域ＸＶ−ＸＶにおける断面図）である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を[]、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１について説明する。はじめに、図１を参照して、実施の形態１に係る半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。ＭＯＳＦＥＴ１は、化合物半導体からなり、主表面１０Ａを有する基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、オーミック電極５０と、ソースパッド電極６０と、ドレイン電極７０と、ドレインパッド電極８０とを備えている。基板１０は、ベース基板１１と、半導体層１２とを含み、半導体層１２にはドリフト領域１３と、ボディ領域１４と、ソース領域１５と、高濃度第２導電型領域１６とが形成されている。また、基板１０には、主表面１０Ａ側に開口し、第１の側壁面１７Ａおよび第１の底壁面１７Ｂを有する複数の第１の凹部１７（図９参照）が形成されている。さらに、基板１０には、主表面１０Ａ側に開口し、第２の側壁面１８Ａおよび第２の底壁面１８Ｂを有する第２の凹部１８（図９参照）が形成されている。
ベース基板１１は、たとえば炭化珪素からなり、Ｎ（窒素）などのｎ型不純物を含むことにより導電型がｎ型（第１導電型）となっている。ドリフト領域１３は、ベース基板１１の主表面１１Ａ上に形成されている。ドリフト領域１３は、ベース基板１１と同様に、たとえばＮ（窒素）などのｎ型不純物を含むことにより導電型がｎ型となっており、その濃度はベース基板１１よりも低くなっている。
ボディ領域１４は、ドリフト領域１３上（ベース基板１１側とは反対側）に接して形成されている。ボディ領域１４は、たとえばＡｌ（アルミニウム）やＢ（ホウ素）などのｐ型不純物を含むことにより導電型がｐ型（第２導電型）となっている。ボディ領域１４は、基板１０の厚み方向に沿った断面（つまり図１における紙面に平行な面）で見て、第１の凹部１７の第１の側壁面１７Ａにおいて露出しており、第１の凹部１７を挟んで対向するように配置されている。なお、ボディ領域１４は、ソース領域１５から見て主表面１０Ａとは反対側に配置されている。
ソース領域１５は、ボディ領域１４上（ドリフト領域１３側とは反対側）に接して形成されている。ソース領域１５は、たとえばＰ（リン）などのｎ型不純物を含むことにより、ベース基板１１およびドリフト領域１３と同様に導電型がｎ型（第１導電型）となっている。また、ソース領域１５に含まれるｎ型不純物の濃度は、ドリフト領域１３よりも高くなっている。ソース領域１５は、基板１０の厚み方向に沿った断面で見て、第１の凹部１７の第１の側壁面１７Ａにおいて露出しており、第１の凹部１７を挟んで対向するように配置されている。
高濃度第２導電型領域１６は、ボディ領域１４およびドリフト領域１３に接触しつつ、半導体層１２内において第１の凹部１７よりも深い領域にまで延在するように形成されている。具体的には、高濃度第２導電型領域１６は、オーミック電極５０に接触し、ボディ領域１４を貫通しつつ、ドリフト領域１３との接触面（つまり高濃度第２導電型領域１６の底面１６Ｂ）が第１の凹部１７の第１の底壁面１７Ｂよりも主表面１０Ａから離れた位置に配置されている。また、高濃度第２導電型領域１６は、ボディ領域１４と同様に、たとえばＡｌ（アルミニウム）などのｐ型不純物を含むことにより導電型がｐ型となっており、その濃度はボディ領域１４よりも高くなっている。
第１の凹部１７は、ソース領域１５およびボディ領域１４を貫通しつつ、ドリフト領域１３に達するように形成されている。具体的には、第１の凹部１７は、第１の底壁面１７Ｂが高濃度第２導電型領域１６の底面１６Ｂよりもオーミック電極５０側に位置するように形成されている。また、第１の凹部１７は、図１に示すように第１の側壁面１７Ａと第１の底壁面１７Ｂとのなす角θが９０°よりも大きくなるように形成されている。言い換えれば、第１の凹部１７は、第１の側壁面１７Ａと基板１０の主表面１０Ａとのなす角が９０°よりも大きくなるように形成されている。
第２の凹部１８は、ソース領域１５を貫通しつつ、ボディ領域１４に達するように形成されている。具体的には、高濃度第２導電型領域１６は、第２の凹部１８の第２の底壁面１８Ｂからドレイン電極７０に向かって伸びるように形成されている。また、図１に示すように第２の側壁面１８Ａと第２の底壁面１８Ｂとのなす角は９０°程度である。第２の凹部１８の第２の側壁面１８Ａにおいてソース領域１５が露出している。
次に、図２および図３を参照して、第１の凹部１７および第２の凹部１８の形状について説明する。図２および図３に示すように、第１の凹部１７および第２の凹部１８の平面形状はたとえば六角形である。第１の凹部１７の第１の側壁面１７Ａには、ソース領域１５、ボディ領域１４およびドリフト領域１３が露出している。第２の凹部１８の壁面にはソース領域１５が露出しており、第２の凹部の１８の第２の底壁面１８Ｂにはボディ領域１４が露出している。
図３（Ａ）を参照して、ソース領域１５の平面構造について説明する。ここで、図３（Ａ）および図３（Ｂ)は基板１０の主表面１０Ａに垂直な方向で見た同じ視野の平面図である。図３（Ａ）において、ソース領域１５の構造を説明するために、ソース領域１５の主表面１０Ａに露出している部分は斜線で示されている。図３（Ｂ)は、セルの構造を説明するための図であるため、ソース領域１５は斜線で示されていない。図３（Ａ）に示すように、第１の凹部１７を挟んで対向するソース領域１５同士は、平面的に見て、ある１つの第１の凹部１７と、当該ある１つ第１の凹部１７と隣り合う他の第１の凹部１７とに挟まれる領域において互いに接続されている。言い換えれば、ソース領域１５は、平面的に見て第１の凹部１７を取り囲むように設けられている。また、ソース領域１５に接してボディ領域１４が形成されている。それゆえ、第１の凹部１７を挟んで対向するボディ領域１４同士は、平面的に見て、ある１つの第１の凹部１７と、当該ある１つ第１の凹部１７と隣り合う他の第１の凹部１７とに挟まれる領域において互いに接続されている。言い換えれば、ボディ領域１４は、平面的に見て第１の凹部１７を取り囲むように設けられている。
図３（Ｂ）を参照して、セルの構造について説明する。図３（Ｂ）に示すように、ＭＯＳＦＥＴ１は、６つの頂点２５を繋いだ仮想の六角形のセル１８Ｃを有している。仮想の六角形のセル１８Ｃの各辺に接して、別の六角形のセル１７Ｃが配置されている。セル１８Ｃの中央部分には第２の凹部１８が形成されており、セル１７Ｃの中央部分には第１の凹部１７が形成されている。セル１８Ｃを取り囲む各頂点２５は、２つのセル１７Ｃの頂点の各々と１つのセル１８Ｃの頂点とが重なった点である。図３（Ａ）および図３（Ｂ）を参照すると、ソース領域１５は、当該仮想の六角形のセル１８Ｃおよびセル１７Ｃの各頂点を含むように形成されている。
また第１の凹部１７は第２の凹部１８を囲むように複数配置されている。実施の形態１のＭＯＳＦＥＴ１において、第１の凹部１７は、第２の凹部１８を囲むように、一点鎖線で示された仮想の六角形Ｈの各辺上に配置されている。また、図１を参照すると、第１の凹部１７内にゲート電極３０が形成され、第２の凹部１８内にオーミック電極５０が形成されている。つまり、実施の形態１のＭＯＳＦＥＴ１において、オーミック電極５０を有する１つのセル１８Ｃの周りにゲート電極３０を有する６つのセル１７Ｃが形成されている。そして、１つのセル１８Ｃと当該セル１８Ｃの周りに配置された６つのセル１７Ｃとを１つのユニットとすると、実施の形態１のＭＯＳＦＥＴ１は、複数のユニットが隙間なく配置されている形状を有している。なお、オーミック電極５０を有するセル１８Ｃは、ソース領域１５に電流を供給するためのコンタクトセルとして機能する。ゲート電極３０を有するセル１７Ｃは、チャネルを通じてソース領域１５からドリフト領域１３に電流を流すためのチャネルセルとして機能する。
再び図１を参照して、ゲート絶縁膜２０は、たとえばＳｉＯ2（二酸化珪素）からなり、第１の凹部１７の第１の側壁面１７Ａおよび第１の底壁面１７Ｂ、ならびに基板１０の主表面１０Ａ上に接触して配置されている。
ゲート電極３０は、たとえば不純物が添加されたポリシリコンなどの導電体からなっており、第１の凹部１７内を充填するようにゲート絶縁膜２０上に接触して配置されている。
層間絶縁膜４０は、たとえばＳｉＯ2（二酸化珪素）からなっており、ゲート電極３０上に接触して配置されている。具体的には、層間絶縁膜４０は、ゲート電極３０をオーミック電極５０に対して電気的に絶縁している。
オーミック電極５０は、基板１０の主表面１０Ａ、ソース領域１５、ボディ領域１４および高濃度第２導電型領域１６に接触して形成されている。具体的には、オーミック電極５０は、ソース領域１５に対してオーミック接触することができる材料、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）およびＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）などからなり、ソース領域１５に対して電気的に接続されている。また、オーミック電極５０は、第２の凹部１８の第２の側壁面１８Ａ上および第２の底壁面１８Ｂ上に接して設けられている。
ドレイン電極７０は、ベース基板１１の主表面１１Ａとは反対側の主表面１１Ｂ上に接触して形成されている。ドレイン電極７０は、たとえばオーミック電極５０と同様の材料からなっており、ベース基板１１に対して電気的に接続されている。
ソースパッド電極６０は、層間絶縁膜４０およびオーミック電極５０上に接触して配置されている。具体的には、ソースパッド電極６０は、たとえばＡｌ（アルミニウム）などの導電体からなり、オーミック電極５０を介してソース領域１５と電気的に接続されている。
ドレインパッド電極８０は、ドレイン電極７０上に接触して配置されている。具体的には、ドレインパッド電極８０は、ソースパッド電極６０と同様にたとえばＡｌ（アルミニウム）などの導電体からなり、ドレイン電極７０を介してベース基板１１に電気的に接続されている。
なお、ＭＯＳＦＥＴ１において、第１の凹部１７の第１の側壁面１７Ａは、面方位｛０−３３−８｝を有する第１の面を含む。より好ましくは、第１の凹部１７の第１の側壁面１７Ａは、第１の面を微視的に含み、第１の側壁面１７Ａはさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む。さらに好ましくは、第１の凹部１７の第１の側壁面１７Ａの第１の面および第２の面は、面方位｛０−１１−２｝を有する複合面を含む。これにより、第１の側壁面１７Ａにおけるチャネル抵抗を低減可能である。よってオン抵抗を低減することができる。
また、ＭＯＳＦＥＴ１において、第１の凹部１７の第１の側壁面１７Ａは、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、第１の側壁面１７Ａにおけるチャネル抵抗をより低減可能である。よってオン抵抗をより低減することができる。
次に、実施の形態１に係る半導体装置としてのＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極３０に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、オーミック電極５０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されると、ボディ領域１４において第１の凹部１７の第１の側壁面１７Ａに沿うようにキャリアが蓄積し、反転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続され、オーミック電極５０とドレイン電極７０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
次に、実施の形態１に係る半導体装置の製造方法について、図４〜図１３を参照して説明する。実施の形態１に係る半導体装置の製造方法においては、上記半導体装置としてのＭＯＳＦＥＴ１を製造することができる。図４を参照して、まず、工程（Ｓ１０）として、基板準備工程が実施される。この工程（Ｓ１０）では、以下に説明する工程（Ｓ１１）および工程（Ｓ１２）が実施されることにより、炭化珪素からなる基板１０が準備される。
まず、工程（Ｓ１１）として、ベース基板準備工程が実施される。この工程（Ｓ１１）では、たとえば４Ｈ−ＳｉＣからなるインゴット（図示しない）をスライスすることにより、図５に示すように炭化珪素からなるベース基板１１が準備される。
次に、工程（Ｓ１２）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ１２）では、図５を参照して、エピタキシャル成長により、ベース基板１１の主表面１１Ａ上に半導体層１２が形成される。このようにして、ベース基板１１と半導体層１２とを含み、主表面１０Ａを有する基板１０が準備される。なお、上記ベース基板１１および半導体層１２は、化合物半導体からなっていればよく炭化珪素に限られない。上記ベース基板１１および半導体層１２は、たとえば窒化ガリウムからなっていてもよい。
次に、工程（Ｓ２１）として、イオン注入工程が実施される。この工程（Ｓ２１）では、図６を参照して、まず、たとえばＡｌ（アルミニウム）イオンが、半導体層１２内に注入されることにより、ｐ型のボディ領域１４が形成される。次に、たとえばＰ（リン）イオンが、半導体層１２内において、上記Ａｌイオンの注入深さよりも浅く注入されることにより、導電型がｎ型のソース領域１５が形成される。また、半導体層１２において、ボディ領域１４およびソース領域１５のいずれも形成されない領域は、ドリフト領域１３となる。このようにして、図６に示すように、基板１０の主表面１０Ａを含むｎ型のソース領域１５と、ソース領域１５に接触するｐ型のボディ領域１４と、ボディ領域１４に接触するｎ型のドリフト領域１３とが形成される。
次に、工程（Ｓ３０）として、第１の凹部形成工程が実施される。この工程（Ｓ３０）では、図７および図８を参照して、主表面１０Ａ側に開口する第１の凹部１７が基板１０に形成される。具体的には、図７を参照して、まず、たとえばＰ−ＣＶＤ（Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、基板１０の主表面１０Ａのうち第１の凹部１７を形成すべき領域に開口を有し、ＳｉＯ2（二酸化珪素）からなるマスク９０が形成される。次に、たとえばＳＦ6（六フッ化硫黄）ガスおよび酸素を含む雰囲気中において、誘導接合型反応性イオンエッチング（ＩＣＰ−ＲＩＥ：Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などにより、基板１０のエッチングを進行させる。次に、図８を参照して、たとえば塩素などのハロゲン系ガスおよび酸素を含む雰囲気中において熱エッチングが施される。そして、上記エッチング処理が完了した後にマスク９０が除去される。このようにして、ソース領域１５、ボディ領域１４およびドリフト領域１３が露出する第１の側壁面１７Ａ、および第１の底壁面１７Ｂを有する第１の凹部１７が基板１０に形成される。
次に、工程（Ｓ４０）として、第２の凹部形成工程が実施される。この工程（Ｓ４０）では、図９を参照して、たとえばＩＣＰ−ＲＩＥなどにより、基板１０のエッチングを進行させることにより、主表面１０Ａ側に開口し、第２の側壁面１８Ａと第２の底壁面１８Ｂとを有する第２の凹部１８が形成される。
次に、工程（Ｓ４１）として、高濃度第２導電型領域形成工程が実施される。この工程（Ｓ４１）では、図９を参照して、たとえばＡｌ（アルミニウム）イオンが、半導体層１２内の第２の凹部１８の第２の底壁面１８Ｂを含む領域に注入されることにより、第１の凹部１７よりも深い領域にまで延在するｐ型の高濃度第２導電型領域１６が形成される。
次に、工程（Ｓ４２）として、活性化アニール工程が実施される。この工程（Ｓ４２）では、基板１０を加熱することにより、上記工程（Ｓ２１）および（Ｓ４１）において導入された不純物が活性化され、不純物が導入された領域において所望のキャリアが生成する。
次に、工程（Ｓ５０）として、ゲート絶縁膜形成工程が実施される。この工程（Ｓ５０）では、図１０を参照して、たとえば酸素を含む雰囲気中において基板１０を加熱することにより、基板１０の主表面１０Ａ、第１の凹部１７の第１の側壁面１７Ａおよび第１の底壁面１７Ｂ、ならびに第２の凹部１８の第２の側壁面１８Ａおよび第２の底壁面１８Ｂ上に接触するように、ＳｉＯ2（二酸化珪素）からなるゲート絶縁膜２０が形成される。
次に、工程（Ｓ６０）として、ゲート電極形成工程が実施される。この工程（Ｓ６０）では、図１１を参照して、たとえばＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法により、第１の凹部１７内を充填するように不純物が添加されたポリシリコン膜が形成される。これにより、ゲート絶縁膜２０上に接触するゲート電極３０が配置される。
次に、工程（Ｓ７０）として、オーミック電極形成工程が実施される。この工程（Ｓ７０）では、まず、オーミック電極５０を形成すべき領域において、ゲート絶縁膜２０が除去され、ソース領域１５、ボディ領域１４および高濃度第２導電型領域１６が露出した領域が形成される。そして、当該領域にたとえばＮｉからなる金属膜が形成される。一方、ベース基板１１の主表面１１Ａとは反対側の主表面１１Ｂ上に、同様にＮｉからなる金属膜が形成される。そして、上記金属膜が加熱されることにより、上記金属膜の少なくとも一部がシリサイド化され、基板１０に対して電気的に接続されたオーミック電極５０およびドレイン電極７０が形成される。
次に、工程（Ｓ８０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ８０）では、図１２を参照して、ゲート絶縁膜２０およびゲート電極３０上に層間絶縁膜４０が形成される。
次に、工程（Ｓ９０）として、パッド電極形成工程が実施される。この工程（Ｓ９０）では、図１を参照して、たとえば蒸着法により、Ａｌ（アルミニウム）などの導電体からなるソースパッド電極６０が、オーミック電極５０および層間絶縁膜４０を覆うように形成される。また、ドレイン電極７０上において、ソースパッド電極６０と同様に、たとえば蒸着法によりＡｌ（アルミニウム）などの導電体からなるドレインパッド電極８０が形成される。上記工程（Ｓ１０）〜（Ｓ９０）が実施されることによりＭＯＳＦＥＴ１が製造され、実施の形態１に係る半導体装置の製造方法が完了する。
次に、実施の形態１に係る半導体装置の作用効果について説明する。
実施の形態１に係るＭＯＳＦＥＴ１によれば、第１の凹部１７を挟んで対向するソース領域１５同士は、平面的に見て第１の凹部１７と、当該第１の凹部１７と隣り合う他の第１の凹部１７とに挟まれる領域において互いに接続されている。それゆえ、第１の凹部１７を挟んで対向するソース領域１５の一方に接してオーミック電極５０を設ければ、他方にオーミック電極５０を設けなくとも双方のソース領域１５に電流を流すことができる。結果として、オーミック電極５０を設けるセルの数を低減することができるので、セルを微細化することができる。
また、実施の形態１に係るＭＯＳＦＥＴ１の基板１０には、第２の側壁面１８Ａを有する第２の凹部１８がさらに形成されており、第２の凹部１８の第２の側壁面１８Ａに接してオーミック電極５０が設けられている。これにより、オーミック電極５０を設けるセルと、チャネルを形成するセルとを独立に設けることで、セルをさらに微細化することができる。
さらに、実施の形態１に係るＭＯＳＦＥＴ１は、オーミック電極５０とボディ領域１４とに接触する高濃度第２導電型領域１６をさらに有している。これにより、ボディ領域１４の電位を所望の値に固定することができる。
さらに、実施の形態１に係るＭＯＳＦＥＴ１は、高濃度第２導電型領域１６の底面１６Ｂは第１の凹部１７の底面１７Ｂよりも一方の主表面１０Ａから離れた位置に配置されている。これにより、高濃度第２導電型領域１６および第１導電型のドリフト領域１３との間のｐｎ接合から空乏層を伸長させることにより、第１の凹部１７の第１の底壁面１７Ｂへの電界集中を緩和することができる。
さらに、実施の形態１に係るＭＯＳＦＥＴ１において、第１の凹部１７を挟んで対向するボディ領域１４同士は、平面的に見て第１の凹部１７と、当該第１の凹部１７に隣り合う他の第１の凹部１７とに挟まれる領域において互いに接続されている。これにより、第１の凹部１７を形成する第１の側壁面１７Ａのうち隣接する２つの第１の側壁面１７Ａの境界における電界集中を緩和することができる。また、隣り合う第１の凹部１７に挟まれる領域においても、ソース領域１５およびボディ領域１４が形成されることにより、チャネルとして利用できる領域が増加するので、オン抵抗を低減することができる。
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。まず、実施の形態２に係る半導体装置としてのＭＯＳＦＥＴ２の構造について説明する。図１４を参照して、ＭＯＳＦＥＴ２は、基本的には、実施の形態１のＭＯＳＦＥＴ１と同様の構造を有する。しかし、ＭＯＳＦＥＴ２は、図１４に示すように、コンタクトセル１８Ｃとチャネルセル１７Ｃとの間にパッシブセル１９Ｃを有している点においてＭＯＳＦＥＴ１とは異なっている。なお、パッシブセル１９Ｃとは主に電界緩和の機能を有するセルのことである。
図１５を参照して、基板１０には、第１の凹部１７および第２の凹部１８の他に、主表面１０Ａ上に開口する第３の凹部１９が設けられている。第３の凹部１９は第３の側壁面１９Ａおよび第３の底壁面１９Ｂとを有している。実施の形態２において、基板１０の主表面１０Ａから第３の底壁面１９Ｂまでの距離は、基板１０の主表面１０Ａから第１の底壁面１７Ｂまでの距離とほぼ同じである。基板１０の主表面１０Ａから第３の底壁面１９Ｂまでの距離は、基板１０の主表面１０Ａから第１の底壁面１７Ｂまでの距離よりも長くても構わない。
図１３を参照して、第３の側壁面１９Ａおよび第３の底壁面１９Ｂに接して、電界緩和領域３５が配置されている。電界緩和領域３５は、ボディ領域１４と同じ導電型を有し、ボディ領域１４よりも高い不純物濃度を有する。また、電界緩和領域３５は、ソース領域１５、ボディ領域１４およびドリフト領域１３に接触している。また、電界緩和領域３５の底面３５Ｂは、第１の凹部１７の第１の底壁面１７Ｂよりも基板１０の主表面１０Ａから離れた位置に配置されている。言い換えれば、電界緩和領域３５の底面３５Ｂは第１の底壁面よりもドレイン電極７０側に配置されている。
第３の凹部１９の内部には、第３の側壁面１９Ａおよび第３の底壁面１９Ｂに接して絶縁膜２０が形成されている。絶縁膜２０はたとえばＳｉＯ2である。第３の凹部１９は第１の凹部１７とは異なりゲート電極３０が設けらていない。第３の凹部１９は絶縁膜２０、４０が充填されている。それゆえ、第３の凹部１９を有するセル（パッシブセル１９Ｃ）にはチャネルが形成されない。
図１４を参照して、実施の形態２のＭＯＳＦＥＴ２において、パッシブセル１９Ｃはコンタクトセル１８Ｃに隣接して周期的に設けられている。パッシブセル１９Ｃの個数はチャネルセル１７Ｃの個数よりも少なく、コンタクトセル１８Ｃの個数もチャネルセル１７Ｃの個数よりも少ない。図１５に示すように、実施の形態のＭＯＳＦＥＴ２を平面的に見ると、１つのコンタクトセル１８Ｃの周りに５つのチャネルセル１７Ｃと１つのパッシブセル１９Ｃが配置されている。そして、１つのコンタクトセル１８Ｃ、５つのチャネルセル１７Ｃおよび１つのパッシブセル１９Ｃを１つのユニットとした場合、本実施の形態２のＭＯＳＦＥＴ２は、平面的に見て、当該ユニットが隙間なくしきつめられた構造を有している。
次に、実施の形態２に係る半導体装置としてのＭＯＳＦＥＴ２の製造方法について説明する。実施の形態２のＭＯＳＦＥＴ２の製造方法は、基本的には、実施の形態１のＭＯＳＦＥＴ１の製造方法と同様である。しかし、ＭＯＳＦＥＴ２の製造方法は、電界緩和領域３５を形成する工程を有する点においてＭＯＳＦＥＴ１の製造方法と異なる。
たとえば、活性化アニール工程（Ｓ４２）が実施される前に、電界緩和領域形成工程が実施される。この工程では、たとえばＡｌ（アルミニウム）イオンが、半導体層１２内の第３の凹部１９の第３の側壁面１９Ａおよび第３の底壁面１９Ｂを含む領域に注入されることにより、第１の凹部１７の第１の底壁面１７Ｂよりも深い領域にまで延在するｐ型の電界緩和領域３５が形成される。
次に、実施の形態２に係る半導体装置の作用効果について説明する。
実施の形態２に係るＭＯＳＦＥＴ２によれば、基板１０は、第３の凹部１９の第３の側壁面１９Ａに接触し、かつボディ領域１４と接触して配置された第２導電型の電界緩和領域３５をさらに含む。電界緩和に特化するセルを設けることにより、電界集中をより確実に抑制することができる。
実施の形態２に係るＭＯＳＦＥＴ２によれば、電界緩和領域３５の底面３５Ｂは第１の凹部１７の底面１７Ｂよりも一方の主表面１０Ａから離れた位置に配置されている。これにより、第２導電型の電界緩和領域３５および第１導電型のドリフト領域１３との間のｐｎ接合から空乏層を伸長させることにより、第１の凹部１７の第１の底壁面１７Ｂへの電界集中を緩和することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置は、微細化が要求される半導体装置において、特に有利に適用され得る。
１，２ ＭＯＳＦＥＴ、１０ 基板、１１ ベース基板、１０Ａ，１１Ａ，１１Ｂ 主表面、１２ 半導体層、１３ ドリフト領域、１４ ボディ領域、１５ ソース領域、１６ 高濃度第２導電型領域、１６Ｂ 底面、１７ 第１の凹部、１７Ａ 第１の側壁面、１７Ｂ 第１の底壁面、１７Ｃ チャネルセル、１８ 第２の凹部、１８Ａ 第２の側壁面、１８Ｂ 第２の底壁面、１８Ｃ コンタクトセル、１９ 第３の凹部、１９Ａ 第３の側壁面、１９Ｂ 第３の底壁面、１９Ｃ パッシブセル、２０ ゲート絶縁膜、３０ ゲート電極、３５ 電界緩和領域、４０ 層間絶縁膜、５０ オーミック電極、６０ ソースパッド電極、７０ ドレイン電極、８０ ドレインパッド電極、９０ マスク。

Claims (5)

  1. 一方の主表面に、第１の側壁面を有する複数の第１の凹部及び第２の側壁面を有する第２の凹部が形成され、化合物半導体からなる基板と、
    前記第１の側壁面上に接触して配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に接触して配置されたゲート電極と、
    前記第２の側壁面上に形成されたオーミック電極と、
    を備え、
    前記基板は、
    前記第１の側壁面において前記ゲート絶縁膜と接触し、前記第２の側壁面において前記オーミック電極と接し、平面的に見て前記第１の凹部を取り囲むように
    配置された第１導電型のソース領域と、
    前記ソース領域に接触するとともに前記第１の側壁面において前記ゲート絶縁膜と接触し、平面的に見て前記第１の凹部を取り囲むように前記ソース領域から見て前記一方の主表面とは反対側に配置された第２導電型のボディ領域とを含み、
    前記第２の凹部を囲むように複数の前記第１の凹部が配置されており、
    前記ソース領域の前記第１の凹部を挟んで対向する一方の領域に接して前記オーミック電極が設けられており、他方には前記オーミック電極が設けられていない、半導体装置。
  2. 前記オーミック電極および前記ボディ領域に接触する高濃度第２導電型領域をさらに備えた、請求項１に記載の半導体装置。
  3. 前記高濃度第２導電型領域の底面は前記第１の凹部の第１の底壁面よりも前記一方の主表面から離れた位置に配置されている、請求項２に記載の半導体装置。
  4. 前記基板には、前記一方の主表面に、第３の側壁面を有する第３の凹部がさらに形成されており、
    前記基板は、前記第３の凹部の前記第３の側壁面に接触し、かつ前記ボディ領域と接触して配置された第２導電型の電界緩和領域をさらに含む、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記電界緩和領域の底面は前記第１の凹部の第１の底壁面よりも前記一方の主表面から離れた位置に配置されている、請求項４に記載の半導体装置。
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