JP2009194164A - 絶縁ゲート型電界効果トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能な絶縁ゲート型電界効果トランジスタおよびその製造方法を提供する。
【解決手段】MOSFET1は、n+SiC基板10と、n−SiC層20と、一対のpウェル21と、ゲート酸化膜30と、ゲート電極40と、n−SiC層20内に互いに分離して配置された導電型がp型の複数の緩和領域23とを備えている。そして、複数の緩和領域23は、一対のpウェル21に挟まれるn−SiC層20の領域の第2の主面20Bと、第2の主面20Bに対向するn+SiC基板10との間において、第2の主面20Bに沿った方向に並ぶように、一対のpウェル21同士の間隔の1/3以下の間隔で配置されている。
【選択図】図1
【解決手段】MOSFET1は、n+SiC基板10と、n−SiC層20と、一対のpウェル21と、ゲート酸化膜30と、ゲート電極40と、n−SiC層20内に互いに分離して配置された導電型がp型の複数の緩和領域23とを備えている。そして、複数の緩和領域23は、一対のpウェル21に挟まれるn−SiC層20の領域の第2の主面20Bと、第2の主面20Bに対向するn+SiC基板10との間において、第2の主面20Bに沿った方向に並ぶように、一対のpウェル21同士の間隔の1/3以下の間隔で配置されている。
【選択図】図1
Description
本発明は絶縁ゲート型電界効果トランジスタおよびその製造方法に関し、より特定的には、製造が容易で、かつ高い耐圧を実現することが可能な絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
近年、電界効果トランジスタ(Field Effect Transistor;FET)が使用される装置の高性能化に伴い、FETに対しては耐圧の向上、動作の高速化、低損失化などが求められている。FETの一種である絶縁ゲート型電界効果トランジスタ(Metal Insulator Semiconductor Field Effect Transistor;MISFET)においては、たとえばゲート電極の直下に配置されるゲート絶縁膜に大きな電界がかかり、当該ゲート絶縁膜において絶縁破壊が発生する場合がある。その結果、MISFETの耐圧が低下するという問題が生じる。この耐圧の低下を抑制するためには、ゲート絶縁膜の厚みを大きくするという対策が考えられる。しかし、ゲート絶縁膜の厚みを大きくした場合、ゲート絶縁膜の静電容量が大きくなる。その結果、MISFETの動作速度が低下するという問題が生じる。つまり、従来のMISFETにおいては、耐圧の向上と動作の高速化とを両立させることが難しいという問題点があった。
これに対し、ゲート絶縁膜の厚みを大きくすることなく、耐圧を向上させる方法として、MISFETの耐圧を担う領域に、電界の集中を緩和する領域を形成する対策が提案されている(たとえば特許文献1および2参照)。
特開平9−191109号公報
国際公開第97/047045号パンフレット
しかしながら、上記特許文献1および2に開示された構成を含め、従来の電界集中を緩和する領域を形成する対策では、当該領域を形成するために製造工程が大幅に増加し、製造コストが上昇する、あるいは当該領域の形成位置を厳密に制御する必要があるため、不良品の発生リスクが高くなるという問題点があった。
そこで、本発明の目的は、製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能な絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することである。
本発明に従った絶縁ゲート型電界効果トランジスタは、基板と、基板上に形成された第1導電型の半導体層と、当該半導体層において、基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように形成された第1導電型とは異なる第2導電型の一対の第2導電型領域と、第2の主面上に形成され、絶縁体からなる絶縁膜と、絶縁膜上に形成された電極と、半導体層内に互いに分離して配置された第2導電型の複数の緩和領域とを備えている。そして、上記複数の緩和領域は、一対の第2導電型領域に挟まれる上記半導体層の領域の第2の主面と、当該第2の主面に対向する基板との間において、第2の主面に沿った方向に並ぶように、一対の第2導電型領域同士の間隔の1/3以下の間隔で配置されている。
本発明の絶縁ゲート型電界効果トランジスタ(MISFET)においては、一対の第2導電型領域に挟まれる上記半導体層の領域の、第2の主面と、当該第2の主面に対向する基板との間に緩和領域が形成されているため、上記電極と基板との間に空乏層が広がった場合、第2導電型の緩和領域の電位が固定され、この間の電界が分散される。その結果、絶縁膜にかかる電界が緩和され、MISFETの耐圧が向上する。また、本発明のMISFETにおいては、上記緩和領域が複数個分離して形成されるため、電流の流路が確実に確保される。さらに、本発明のMISFETにおいては、上記複数の緩和領域が、第2の主面に沿った方向に並ぶように、一対の第2導電型領域同士の間隔の1/3以下の間隔で配置されている。これにより、当該緩和領域を半導体層内に所定の間隔で並べて形成すればよいため、製造工程が大幅に増加することはなく、かつ緩和領域が所望の形成位置とは多少異なった位置に形成された場合でも、MISFETの性能への影響は小さいため、不良品の発生リスクが大幅に上昇することはない。
以上のように、本発明のMISFETによれば、製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能な絶縁ゲート型電界効果トランジスタを提供することができる。
上記絶縁ゲート型電界効果トランジスタにおいて好ましくは、上記一対の第2導電型領域内のそれぞれに第2の主面を含むように形成され、上記半導体層よりも高濃度の第1導電型の不純物を含む高濃度第1導電型領域をさらに備えている。そして、緩和領域における第2導電型の不純物濃度は、高濃度第1導電型領域における第1導電型の不純物濃度よりも低くなっている。
上記構成によれば、MISFETにおける電流の経路として利用可能な高濃度第1導電型領域が形成されているとともに、緩和領域における第2導電型の不純物濃度が高濃度第1導電型領域における第1導電型の不純物濃度よりも低くなっているため、緩和領域が高濃度第1導電型領域に重なった場合でも、電流の経路としての高濃度第1導電型領域の機能への影響を抑制することができる。
本発明に従った絶縁ゲート型電界効果トランジスタの製造方法は、基板を準備する工程と、基板上に第1導電型の半導体層を形成する工程と、当該半導体層内に、半導体層の基板側の主面である第1の主面とは反対側の主面である第2の主面に沿う方向に並ぶように、第1導電型とは異なる第2導電型の複数の緩和領域を形成する工程と、第2の主面を含むように、第2導電型の一対の第2導電型領域を形成する工程と、第2の主面上に絶縁体からなる絶縁膜を形成する工程と、絶縁膜上に電極を形成する工程とを備えている。そして、緩和領域を形成する工程では、第2導電型領域を形成する工程において形成される一対の第2導電型領域に挟まれる半導体層の領域の、第2の主面と、第2の主面に対向する基板との間に、一対の第2導電型領域同士の間隔の1/3以下の間隔で、上記複数の緩和領域が形成される。
本発明の絶縁ゲート型電界効果トランジスタ(MISFET)の製造方法においては、一対の第2導電型領域に挟まれる上記半導体層の領域の、第2の主面と、当該第2の主面に対向する基板との間に緩和領域が形成されるため、上記電極と基板との間に空乏層が広がった場合、第2導電型の緩和領域の電位が固定され、この間の電界が分散される。その結果、絶縁膜にかかる電界が緩和され、製造されるMISFETの耐圧が向上する。また、本発明のMISFETの製造方法においては、上記緩和領域が複数個分離して形成されるため、電流の流路が確実に確保される。さらに、本発明のMISFETの製造方法においては、上記複数の緩和領域が、第2の主面に沿った方向に並ぶように、一対の第2導電型領域同士の間隔の1/3以下の間隔で形成される。これにより、当該緩和領域を半導体層内に所定の間隔で並べて形成すればよいため、製造工程が大幅に増加することはなく、かつ緩和領域が所望の形成位置とは多少異なった位置に形成された場合でも、MISFETの性能への影響は小さいため、不良品の発生リスクが大幅に上昇することはない。
以上のように、本発明のMISFETの製造方法によれば、製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能な絶縁ゲート型電界効果トランジスタを製造することができる。
なお、上記本発明の絶縁ゲート型電界効果トランジスタおよびその製造方法において、上記複数の緩和領域の間隔は、不良品の発生リスクを一層低減する観点から、一対の第2導電型領域同士の間隔の1/3以下であることが好ましく、1/5以下とすることがより好ましい。一方、上記複数の緩和領域の間隔が狭くなりすぎると、MISFETにおける電流の経路が狭くなり、オン状態におけるMISFETの特性が低下するおそれがあるため、上記複数の緩和領域の間隔は、一対の第2導電型領域同士の間隔の1/10以上であることが好ましく、1/7以上とすることがより好ましい。
上記絶縁ゲート型電界効果トランジスタの製造方法において好ましくは、一対の第2導電型領域内のそれぞれに、上記第2の主面を含むように、上記半導体層よりも高濃度の第1導電型の不純物を含む高濃度第1導電型領域を形成する工程をさらに備えている。そして、緩和領域を形成する工程では、緩和領域における第2導電型の不純物濃度が、高濃度第1導電型領域における第1導電型の不純物濃度よりも低くなるように、緩和領域が形成される。
上記プロセスによれば、MISFETにおける電流の経路として利用可能な高濃度第1導電型領域が形成されるとともに、緩和領域における第2導電型の不純物濃度が高濃度第1導電型領域における第1導電型の不純物濃度よりも低くなるように緩和領域が形成されるため、緩和領域が高濃度第1導電型領域に重なった場合でも、電流の経路としての高濃度第1導電型領域の機能への影響を抑制することができる。
なお、緩和領域における第2導電型の不純物の濃度は、耐圧を向上させる効果を十分に発揮させる観点からは、上記半導体層における第1導電型の不純物の濃度よりも高いことが好ましく、第2導電型領域における第2導電型の不純物の濃度よりも高いことがより好ましい。一方、電流の経路としての高濃度第1導電型領域の機能への影響を抑制する観点からは、緩和領域における第2導電型の不純物の濃度は、高濃度第1導電型領域における第1導電型の不純物濃度の1/3以下であることが好ましい。
以上の説明から明らかなように、本発明の絶縁ゲート型電界効果トランジスタおよびその製造方法によれば、製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能な、絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
(実施の形態1)
図1は、本発明の一実施の形態である実施の形態1における絶縁ゲート型電界効果トランジスタである酸化膜電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor;MOSFET)の構成を示す概略断面図である。まず、図1を参照して、実施の形態1におけるMOSFETについて説明する。
図1は、本発明の一実施の形態である実施の形態1における絶縁ゲート型電界効果トランジスタである酸化膜電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor;MOSFET)の構成を示す概略断面図である。まず、図1を参照して、実施の形態1におけるMOSFETについて説明する。
図1を参照して、実施の形態1におけるMOSFET1は、ワイドバンドギャップ半導体であるSiC(炭化珪素)からなり、導電型がn型(第1導電型)の基板であるn+SiC基板10と、導電型がn型(第1導電型)の半導体層としてのn−SiC層20と、導電型がp型(第2導電型)の第2導電型領域としての一対のpウェル21と、導電型がn型(第1導電型)の高濃度第1導電型領域としてのn+ソース領域22と、n−SiC層20内に互いに分離して配置された導電型がp型(第2導電型)の複数の緩和領域23とを備えている。n+SiC基板10は、六方晶SiC(4H−SiC)からなり、高濃度のn型不純物(導電型がn型である不純物)を含んでいる。n−SiC層20は、n+SiC基板10の一方の主面上に形成され、n型不純物を含むことにより導電型がn型となっている。n−SiC層20に含まれるn型不純物は、たとえばN(窒素)であり、n+SiC基板10に含まれるn型不純物よりも低い濃度で含まれている。
一対のpウェル21は、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20Bを含むように互いに分離して形成され、p型不純物(導電型がp型である不純物)を含むことにより、導電型がp型(第2導電型)となっている。pウェル21に含まれるp型不純物は、たとえばアルミニウム(Al)、硼素(B)などであり、n+SiC基板10に含まれるn型不純物よりも低い濃度で含まれている。
n+ソース領域22は、第2の主面20Bを含み、かつpウェル21に取り囲まれるように、一対のpウェル21のそれぞれの内部に形成されている。n+ソース領域22は、n型不純物、たとえばP、Asなどをn−SiC層20に含まれるn型不純物よりも高い濃度で含んでいる。
複数の緩和領域23は、上記一対のpウェル21に挟まれるn−SiC層20の領域の第2の主面20Bと、第2の主面20Bに対向するn+SiC基板10との間において、第2の主面20Bを含み、当該第2の主面20Bに沿った方向に並ぶように形成されている。そして、複数の緩和領域23は、一対のpウェル21同士の間隔L1の1/3以下の間隔L2で配置されている。緩和領域23は、p型不純物、たとえばAl、Bなどをpウェル21に含まれるp型不純物よりも高い濃度で、かつn+ソース領域22に含まれるn型不純物よりも低い濃度で含んでいる。また、緩和領域23は、当該第2の主面20Bに沿って緩和領域23が並ぶ方向において、等間隔に、かつ第2の主面20Bの全域にわたって形成されている。つまり、複数の緩和領域23は、所定の同一面を含むように、緩和領域23が並ぶ方向において一様に形成されている。さらに、緩和領域23が並ぶ方向、およびn+SiC基板10と第2の主面20Bとが対向する方向に垂直な方向(図1において紙面に垂直な方向)において、緩和領域23は、延在するように形成されていてもよいし、ドット状に形成されていてもよい。つまり、緩和領域23は、第2の主面20Bの上側からみて、ストライプ状に形成されていてもよいし、マトリックス状に点在していてもよい。
さらに、図1を参照して、MOSFET1は、絶縁膜としてのゲート酸化膜30と、ゲート電極40と、一対のソースコンタクト電極80と、ソース電極60と、ドレイン電極70とを備えている。
ゲート酸化膜30は、第2の主面20Bに接触し、一方のn+ソース領域22の上部表面から他方のn+ソース領域22の上部表面にまで延在するようにn−SiC層20の第2の主面20B上に形成され、たとえば二酸化珪素(SiO2)からなっている。ゲート電極40は、一方のn+ソース領域22上から他方のn+ソース領域22上にまで延在するように、ゲート酸化膜30に接触して配置されている。また、ゲート電極40は、Al、ポリシリコンなどの導電体からなっている。
ソースコンタクト電極80は、一対のn+ソース領域22上のそれぞれから、ゲート酸化膜30から離れる向きに延在するとともに、第2の主面20Bに接触して配置されている。また、ソースコンタクト電極80は、たとえばNiSi(ニッケルシリサイド)など、n+ソース領域22とオーミックコンタクト可能な材料からなっている。
ソース電極60は、第2の主面20B上において、ソースコンタクト電極80の上に、ソースコンタクト電極80と接触するように形成されている。また、ソース電極60は、Alなどの導電体からなり、ソースコンタクト電極80を介してn+ソース領域22と電気的に接続されている。
ドレイン電極70は、n+SiC基板10においてn−SiC層20が形成される側とは反対側の主面に接触して形成されている。このドレイン電極70は、たとえばNiSiなど、n+SiC基板10とオーミックコンタクト可能な材料からなっており、n+SiC基板10と電気的に接続されている。
すなわち、実施の形態1における絶縁ゲート型電界効果トランジスタとしてのMOSFET1は、n+SiC基板10と、n+SiC基板10上に形成されたn−SiC層20と、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20Bを含むように形成された一対のpウェル21と、第2の主面20B上に形成され、絶縁体(たとえばSiO2)からなるゲート酸化膜30と、ゲート酸化膜30上に形成されたゲート電極40と、n−SiC層20内に互いに分離して配置されたpウェル21以外のp型領域である複数の緩和領域23とを備えている。そして、当該複数の緩和領域23は、一対のpウェル21に挟まれるn−SiC層20の領域の第2の主面20Bと、第2の主面20Bに対向するn+SiC基板10との間において、第2の主面20Bに沿った方向に並ぶように、一対のpウェル21同士の間隔の1/3以下の間隔で配置されている。
さらに、実施の形態1におけるMOSFET1は、一対のpウェル21内のそれぞれに第2の主面20Bを含むように形成され、n−SiC層20よりも高濃度のn型不純物を含むn+ソース領域22をさらに備えている。そして、緩和領域23におけるp型不純物の濃度は、n+ソース領域22におけるn型不純物の濃度よりも低くなっている。
次に、MOSFET1の動作について説明する。図1を参照して、ゲート電極40の電圧が0Vの状態すなわちオフ状態では、ゲート酸化膜30の直下に位置するpウェル21とn−SiC層20との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極40に正の電圧を印加していくと、pウェル21のゲート酸化膜30と接触する付近であるチャネル領域において、反転層が形成される。その結果、n+ソース領域22とn−SiC層20とが電気的に接続され、ソース電極60とドレイン電極70との間に電流が流れる。
ここで、実施の形態1におけるMOSFET1においては、一対のpウェル21に挟まれるn−SiC層20の領域の、第2の主面20Bと、第2の主面Bに対向するn+SiC基板10との間に緩和領域23が形成されている。そのため、ドレイン電圧が印加され、ゲート電極40とn+SiC基板10との間に空乏層が広がった場合、緩和領域23の電位が固定され、この間の電界が分散される。その結果、ゲート酸化膜30にかかる電界が緩和され、MOSFET1の耐圧が向上する。また、実施の形態1におけるMOSFET1においては、緩和領域23が複数個分離して形成されるため、電流の流路が確実に確保される。
さらに、実施の形態1におけるMOSFET1においては、複数の緩和領域23が、第2の主面20Bを含むとともに第2の主面20Bに沿った方向に並ぶように、一対のpウェル21同士の間隔の1/3以下の間隔で配置されている。また、複数の緩和領域23は、当該第2の主面20Bに沿って緩和領域23が並ぶ方向において、等間隔に、かつ第2の主面20Bの全域にわたって形成されている。これにより、緩和領域23をn−SiC層20内に所定の間隔で並べて形成すればよいため、製造工程が大幅に増加することはなく、かつ緩和領域23が所望の形成位置とは多少異なった位置に形成された場合でも、MOSFET1の性能への影響は小さいため、不良品の発生リスクが大幅に上昇することはない。
以上のように、実施の形態1におけるMOSFET1は、製造コストの上昇を抑制し、かつゲート酸化膜30の厚みを大きくすることなく耐圧を向上させることが可能なMOSFETとなっている。
さらに、実施の形態1におけるMOSFET1においては、電流の経路として利用されるn+ソース領域22が形成されているとともに、緩和領域23におけるp型不純物の濃度がn+ソース領域22におけるn型不純物の濃度よりも低くなっている。そのため、緩和領域23がn+ソース領域22に重なった場合でも、電流の経路としてのn+ソース領域22の機能への影響が抑制されている。
次に、本発明に従った絶縁ゲート型電界効果トランジスタの製造方法の一実施の形態である実施の形態1におけるMOSFETの製造方法について説明する。図2は、実施の形態1におけるMOSFETの製造方法の概略を示すフローチャートである。また、図3〜図6は、実施の形態1におけるMOSFETの製造方法を説明するための概略断面図である。
図2を参照して、実施の形態1における絶縁ゲート型電界効果トランジスタの製造方法においては、まず、工程(S10)として基板準備工程が実施される。この工程(S10)では、第1導電型の基板が準備される。具体的には、図3を参照して、たとえば六方晶SiC(4H−SiC)からなり、n型不純物を含むことにより導電型がn型であるn+SiC基板10が準備される。
次に、図2を参照して、工程(S20)としてn−型層形成工程が実施される。この工程(S20)では、n+SiC基板10上に第1導電型の半導体層が形成される。具体的には、図3を参照して、エピタキシャル成長によりn+SiC基板10上にn−SiC層20が形成される。エピタキシャル成長は、たとえば原料ガスとしてSiH4(シラン)とC3H8(プロパン)との混合ガスを採用して実施することができる。このとき、n型不純物として、たとえば窒素を導入する。これにより、n+SiC基板10に含まれるn型不純物よりも低い濃度のn型不純物を含むn−SiC層20を形成することができる。
次に、図2を参照して、工程(S30)として緩和領域形成工程が実施される。この工程(S30)では、n−SiC層20内に、n−SiC層20のn+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20Bに沿う方向に並ぶように、導電型がp型の緩和領域が形成される。具体的には、図4を参照して、まず、第2の主面20B上にレジストが塗布された後、露光および現像が行なわれ、所望の緩和領域23の形状に応じた領域に開口91Aを有するレジスト膜91が形成される。そして、このレジスト膜91をマスクとして用いて、Al、Bなどのp型不純物がイオン注入によりn−SiC層20に導入される。これにより、複数の緩和領域23が形成される。イオン注入により導入されるp型不純物は、後述する工程(S40)において形成されるpウェル21に含まれるp型不純物よりも高い濃度で、かつ後述する工程(S50)において形成されるn+ソース領域22に含まれるn型不純物よりも低い濃度とされる。このとき、緩和領域23は、後述する工程(S40)において形成される一対のpウェル21に挟まれるn−SiC層20の領域の、第2の主面20Bと、第2の主面20Bに対向するn+SiC基板10との間に、一対のpウェル21同士の間隔の1/3以下の間隔で形成される。また、緩和領域23は、当該第2の主面20Bに沿って緩和領域23が並ぶ方向において、等間隔に、かつ第2の主面20Bの全域にわたって形成される。つまり、複数の緩和領域23は、所定の同一面を含むように、緩和領域23が並ぶ方向において一様に形成される。
次に、図2を参照して、工程(S40)としてpウェル形成工程が実施される。この工程(S40)では、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20Bを含むように、第2導電型の第2導電型領域が形成される。具体的には、図5を参照して、まず、第2の主面20B上にレジストが塗布された後、露光および現像が行なわれ、所望の第2導電型領域としてのpウェル21の形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、Al、Bなどのp型不純物がイオン注入によりn−SiC層20に導入される。これにより、第2導電型領域としてのpウェル21が形成される。
次に、図2を参照して、工程(S50)としてn+領域形成工程が実施される。この工程(S50)では、pウェル21内の第2の主面20Bを含む領域に、n−SiC層20よりも高濃度の第1導電型の不純物を含む高濃度第1導電型領域が形成される。具体的には、図5を参照して、上記工程(S40)の場合と同様の手順により、所望の高濃度第1導電型領域としてのn+ソース領域22の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、リン(P)などのn型不純物がイオン注入によりn−SiC層20に導入される。これにより、高濃度第1導電型領域としてのn+ソース領域22が形成される。
次に、図2を参照して、工程(S60)として活性化アニール工程が実施される。この工程(S60)では、工程(S30)〜(S50)においてイオン注入が実施されたn−SiC層20を加熱することにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、1700℃程度の温度に30分間程度保持する熱処理を実施することにより行なうことができる。
次に、図2を参照して、工程(S70)として酸化膜形成工程が実施される。この工程(S70)では、図6を参照して、工程(S10)〜(S60)までが実施されて所望のイオン注入層を含むn−SiC層20が形成されたn+SiC基板10が熱酸化される。これにより、二酸化珪素(SiO2)からなり、ゲート酸化膜30(図1参照)となるべき熱酸化膜92が、第2の主面20Bを覆うように形成される。
次に、図2を参照して、工程(S80)としてオーミック電極形成工程が実施される。この工程(S80)では、図1を参照して、第2の主面20Bに接触しつつ、n+ソース領域22上から、ゲート酸化膜30から離れる向きに延在するように、ソースコンタクト電極80が形成される。また、工程(S80)では、n+SiC基板10においてn−SiC層20が形成される側とは反対側の主面に接触するようにドレイン電極70が形成される。具体的には、たとえば蒸着法により所望の位置に形成されたニッケル(Ni)膜が加熱されてシリサイド化されることにより、ソースコンタクト電極80およびドレイン電極70が形成される。
次に、図2を参照して、工程(S90)として電極形成工程が実施される。この工程(S90)では、たとえば導電体であるAl、ポリシリコンなどからなるゲート電極40(図1参照)が、ゲート酸化膜30上に、ゲート酸化膜30に接触するように形成される。また、この工程(S90)では、Alなどの導電体からなり、ソースコンタクト電極80を介してn+ソース領域22と電気的に接続されるソース電極60(図1参照)が、ソースコンタクト電極80上に、当該ソースコンタクト電極80に接触して形成される。このゲート電極40およびソース電極60の形成は、たとえば蒸着法により実施することができる。以上の工程(S10)〜(S90)により、実施の形態1における絶縁ゲート型電界効果トランジスタとしてのMOSFET1の製造プロセスは完了し、実施の形態1のMOSFET1(図1参照)が完成する。
実施の形態1におけるMOSFETの製造方法においては、一対のpウェル21に挟まれるn−SiC層20の領域の、第2の主面20Bと、第2の主面20Bに対向するn+SiC基板10との間に緩和領域が形成されるため、製造されたMOSFET1においてドレイン電圧が印加され、ゲート電極40とn+SiC基板10との間に空乏層が広がった場合、緩和領域23の電位が固定され、この間の電界が分散される。その結果、ゲート酸化膜30にかかる電界が緩和されるため、製造されるMOSFET1の耐圧が向上する。また、実施の形態1におけるMOSFET1においては、緩和領域23が複数個分離して形成されるため、製造されるMOSFETにおいて電流の流路が確実に確保される。
さらに、実施の形態1におけるMOSFET1の製造方法においては、複数の緩和領域23が、第2の主面20Bを含むとともに第2の主面20Bに沿った方向に並ぶように、一対のpウェル21同士の間隔の1/3以下の間隔で形成される。また、複数の緩和領域23は、当該第2の主面20Bに沿って緩和領域23が並ぶ方向において、等間隔に、かつ第2の主面20Bの全域にわたって形成される。これにより、緩和領域23をn−SiC層20内に所定の間隔で並べて形成すればよいため、製造工程が大幅に増加することはなく、かつ緩和領域23が所望の形成位置とは多少異なった位置に形成された場合でも、MOSFET1の性能への影響は小さいため、不良品の発生リスクが大幅に上昇することはない。
以上のように、実施の形態1におけるMOSFET1の製造方法によれば、製造コストの上昇を抑制し、かつゲート酸化膜30の厚みを大きくすることなく耐圧を向上させることが可能なMOSFETを製造することができる。
さらに、実施の形態1におけるMOSFET1の製造方法においては、電流の経路として利用されるn+ソース領域22が形成されるとともに、緩和領域23におけるp型不純物の濃度がn+ソース領域22におけるn型不純物の濃度よりも低くなるように緩和領域23が形成される。そのため、製造されるMOSFET1において緩和領域23がn+ソース領域22に重なった場合でも、電流の経路としてのn+ソース領域22の機能への影響が抑制される。
(実施の形態2)
次に、本発明の実施の形態2について説明する。図7は、本発明の一実施の形態である実施の形態2における絶縁ゲート型電界効果トランジスタであるMOSFETの構成を示す概略断面図である。
次に、本発明の実施の形態2について説明する。図7は、本発明の一実施の形態である実施の形態2における絶縁ゲート型電界効果トランジスタであるMOSFETの構成を示す概略断面図である。
図7を参照して、実施の形態2におけるMOSFET1と、図1に基づいて説明した実施の形態1におけるMOSFET1とは、基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、実施の形態2におけるMOSFET1は、緩和領域23の形成位置において、実施の形態1におけるMOSFET1とは異なっている。
すなわち、図7を参照して、実施の形態2におけるMOSFET1においては、緩和領域23は、一対のpウェル21に挟まれるn−SiC層20の領域の第2の主面20Bと、第2の主面20Bに対向するn+SiC基板10との間において、第2の主面20Bおよびn+ソース領域22から離れて配置されている。より具体的には、実施の形態2におけるMOSFET1においては、n−SiC層20は、n+SiC基板10上に配置される第1の半導体層としての第1n−SiC層28と、第1n−SiC層28上に配置される第2の半導体層としての第2n−SiC層29とを含んでいる。そして、複数の緩和領域23は、第1n−SiC層28と第2n−SiC層29との界面を含み、当該界面に沿った方向に並ぶように、第1n−SiC層28内に形成されている。
実施の形態2におけるMOSFET1によれば、緩和領域23がn+ソース領域22から離れて配置されているため、緩和領域23の形成による電流の経路としてのn+ソース領域22の機能への影響が抑制されている。
次に、実施の形態2におけるMOSFET1の製造方法について説明する。図8は、実施の形態2におけるMOSFETの製造方法の概略を示すフローチャートである。また、図9〜図11は、実施の形態2におけるMOSFETの製造方法を説明するための概略断面図である。
図8および図2を参照して、実施の形態2におけるMOSFETの製造方法と、図2に基づいて説明した実施の形態1におけるMOSFETの製造方法とは、基本的に同様に実施される。しかし、実施の形態2における絶縁ゲート型電界効果トランジスタの製造方法は、実施の形態1において工程(S20)として実施されるn−型層形成工程に代えて、工程(S10)よりも後であって工程(S30)よりも前に工程(S21)として実施される第1n−型層形成工程と、工程(S30)よりも後であって工程(S40)よりも前に工程(S22)として実施される第2n−型層形成工程を備えている点において、実施の形態1とは異なっている。なお、この工程(S21)および(S21)は、n+SiC基板10上にn型の半導体層であるn−SiC層20を形成する工程を構成する。
すなわち、実施の形態2におけるMOSFET1の製造方法においては、図8を参照して、まず、工程(S10)が実施の形態1の場合と同様に実施される。そして、工程(S21)として、第1n−型層形成工程が実施される。具体的には、図9を参照して、工程(S10)において準備されたn+SiC基板10上に、導電型がn型の半導体層である第1n−SiC層28が形成される。この工程(S21)における第1n−SiC層28の形成は、実施の形態1におけるn−SiC層20の形成と同様に実施することができる。
次に、図8を参照して、工程(S30)として緩和領域形成工程が実施される。この工程(S30)は、基本的には、実施の形態1の場合と同様に実施することができる。すなわち、この工程(S30)では、図10を参照して、第1n−SiC層28内に、第1n−SiC層28のn+SiC基板10側の主面である第1の主面28Aとは反対側の主面である第2の主面28Bに沿う方向に並ぶように、導電型がp型の緩和領域が形成される。具体的には、まず、第2の主面28B上にレジストが塗布された後、露光および現像が行なわれ、所望の緩和領域23の形状に応じた領域に開口91Aを有するレジスト膜91が形成される。そして、このレジスト膜91をマスクとして用いて、Al、Bなどのp型不純物がイオン注入により第1n−SiC層28に導入される。これにより、複数の緩和領域23が第1n−SiC層28内に形成される。
次に、図8を参照して、工程(S22)として、第2n−型層形成工程が実施される。具体的には、図10および図11を参照して、工程(S30)において形成されたレジスト膜91が除去された上で、第1n−SiC層28上に、導電型がn型の半導体層である第2n−SiC層29が形成される。この工程(S22)における第2n−SiC層29の形成は、実施の形態1におけるn−SiC層20の形成と同様に実施することができる。上記工程(S21)および(S22)により、n−SiC層20が形成される。
そして、図8を参照して、工程(S40)〜(S90)が実施の形態1の場合と同様に実施される。このとき、工程(S50)においては、図7を参照して、n+ソース領域22は、緩和領域23とは離れて形成される。これにより、緩和領域23の形成による電流の経路としてのn+ソース領域22の機能への影響が抑制される。以上の工程により、図7に示す実施の形態2におけるMOSFET1を製造することができる。
以下、本発明の実施例1について説明する。本発明の絶縁ゲート型電界効果トランジスタであるMOSFETを試作し、耐圧を調査する実験を行なった。実験の手順は以下のとおりである。
まず、実験用のMOSFETの作製方法について説明する。実験用のMOSFETは、図2に基づいて説明した実施の形態1におけるMOSFETの製造方法と同様のプロセスで作製された。ここで、図2を参照して、工程(S10)においては、n+SiC基板10として、厚さ400μm、抵抗率0.022Ω・cm、オフ角8°の{0001}面4H−SiC基板を準備した。また、工程(S20)においては、当該4H−SiC基板上に、n型不純物を5×1015cm−3の濃度で含む厚さ10μmのSiC層を、CVD(Chemical Vapor Deposition;化学蒸着)エピタキシャル法により成長させた。
さらに、工程(S30)においては、p型不純物を1×1017cm−3の濃度で含む緩和領域23が形成された。また、工程(S40)においては、p型不純物を1×1017cm−3の濃度で含むpウェル21が形成された。さらに、工程(S50)においては、n型不純物を5×1019cm−3の濃度で含むn+ソース領域22が形成された(実施例)。
一方、比較のため、上記実施例の製造プロセスのうち、工程(S30)のみを省略し、他のプロセスを同様に実施することにより、実験用のMOSFETを作製した(比較例)。そして、上記実施例および比較例のMOSFETの耐圧を測定した。
次に、実験の結果について説明する。実施例および比較例のMOSFETの耐圧を測定した結果、比較例のMOSFETの耐圧が平均で800Vであったのに対し、実施例のMOSFETの耐圧は、1kVにまで向上していた。特に、実施例のMOSFETでは、比較例のMOSFETに比べて、耐圧の測定中に設計上の耐圧よりも極端に低い印加電圧で絶縁破壊を起こすMOSFETの割合が減少していた。
以上の実験結果より、本発明の絶縁ゲート型電界効果トランジスタによれば、製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能であることが確認された。
なお、上記実施の形態および実施例においては、本発明の絶縁ゲート型電界効果トランジスタの一例として、基板および半導体層がSiCからなる場合について説明したが、本発明の絶縁ゲート型電界効果トランジスタはこれに限られない。本発明の絶縁ゲート型電界効果トランジスタにおける基板および半導体層の素材としては、Siの他、GaN(窒化ガリウム)などの種々のワイドバンドギャップ半導体を採用することができる。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の絶縁ゲート型電界効果トランジスタおよびその製造方法は、製造が容易で、かつ高い耐圧を実現することが要求される絶縁ゲート型電界効果トランジスタおよびその製造方法に、特に有利に適用され得る。
1 MOSFET、10 n+SiC基板、20 n−SiC層、20A 第1の主面、20B 第2の主面、21 pウェル、22 n+ソース領域、23 緩和領域、28 第1n−SiC層、28A 第1の主面、28B 第2の主面、29 第2n−SiC層、30 ゲート酸化膜、40 ゲート電極、60 ソース電極、70 ドレイン電極、80 ソースコンタクト電極、91 レジスト膜、91A 開口、92 熱酸化膜。
Claims (4)
- 基板と、
前記基板上に形成された第1導電型の半導体層と、
前記半導体層において、前記基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように形成された前記第1導電型とは異なる第2導電型の一対の第2導電型領域と、
前記第2の主面上に形成され、絶縁体からなる絶縁膜と、
前記絶縁膜上に形成された電極と、
前記半導体層内に互いに分離して配置された前記第2導電型の複数の緩和領域とを備え、
前記複数の緩和領域は、前記一対の第2導電型領域に挟まれる前記半導体層の領域の前記第2の主面と、前記第2の主面に対向する前記基板との間において、前記第2の主面に沿った方向に並ぶように、前記一対の第2導電型領域同士の間隔の1/3以下の間隔で配置されている、絶縁ゲート型電界効果トランジスタ。 - 前記一対の第2導電型領域内のそれぞれに前記第2の主面を含むように形成され、前記半導体層よりも高濃度の前記第1導電型の不純物を含む高濃度第1導電型領域をさらに備え、
前記緩和領域における前記第2導電型の不純物濃度は、前記高濃度第1導電型領域における前記第1導電型の不純物濃度よりも低い、請求項1に記載の絶縁ゲート型電界効果トランジスタ。 - 基板を準備する工程と、
前記基板上に第1導電型の半導体層を形成する工程と、
前記半導体層内に、前記半導体層の前記基板側の主面である第1の主面とは反対側の主面である第2の主面に沿う方向に並ぶように、前記第1導電型とは異なる第2導電型の複数の緩和領域を形成する工程と、
前記第2の主面を含むように、前記第2導電型の一対の第2導電型領域を形成する工程と、
前記第2の主面上に絶縁体からなる絶縁膜を形成する工程と、
前記絶縁膜上に電極を形成する工程とを備え、
前記緩和領域を形成する工程では、前記第2導電型領域を形成する工程において形成される前記一対の第2導電型領域に挟まれる前記半導体層の領域の、前記第2の主面と、前記第2の主面に対向する前記基板との間に、前記一対の第2導電型領域同士の間隔の1/3以下の間隔で、前記複数の緩和領域が形成される、絶縁ゲート型電界効果トランジスタの製造方法。 - 前記一対の第2導電型領域内のそれぞれに、前記第2の主面を含むように、前記半導体層よりも高濃度の前記第1導電型の不純物を含む高濃度第1導電型領域を形成する工程をさらに備え、
前記緩和領域を形成する工程では、前記緩和領域における前記第2導電型の不純物濃度が、前記高濃度第1導電型領域における前記第1導電型の不純物濃度よりも低くなるように、前記緩和領域が形成される、請求項3に記載の絶縁ゲート型電界効果トランジスタの製造方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011204711A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2012059744A (ja) * | 2010-09-06 | 2012-03-22 | Toshiba Corp | 半導体装置 |
WO2012060248A1 (ja) * | 2010-11-01 | 2012-05-10 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
CN102544091A (zh) * | 2010-12-17 | 2012-07-04 | 浙江大学 | 新型碳化硅mosfet |
JP2014038963A (ja) * | 2012-08-17 | 2014-02-27 | Rohm Co Ltd | 半導体装置 |
JP2016042595A (ja) * | 2015-11-20 | 2016-03-31 | ローム株式会社 | 半導体装置 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06342917A (ja) * | 1993-06-02 | 1994-12-13 | Nec Corp | 縦型電界効果トランジスタ |
JPH077154A (ja) * | 1993-03-25 | 1995-01-10 | Siemens Ag | パワーmosfet |
JPH0778978A (ja) * | 1993-09-07 | 1995-03-20 | Toyota Central Res & Dev Lab Inc | 縦型mos電界効果トランジスタ |
JPH09153611A (ja) * | 1995-12-01 | 1997-06-10 | Toshiba Corp | 半導体装置 |
JP2000260984A (ja) * | 1999-03-10 | 2000-09-22 | Toshiba Corp | 高耐圧半導体素子 |
JP2001144292A (ja) * | 1999-11-17 | 2001-05-25 | Denso Corp | 炭化珪素半導体装置 |
JP2001523895A (ja) * | 1997-11-13 | 2001-11-27 | エービービー リサーチ リミテッド | 半導体デバイスおよびSiCトランジスタ |
JP2003519903A (ja) * | 1999-12-18 | 2003-06-24 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | Dmosトランジスタの極性保護回路 |
JP2004193578A (ja) * | 2002-11-29 | 2004-07-08 | Matsushita Electric Ind Co Ltd | SiC−MISFET及びその製造方法 |
-
2008
- 2008-02-14 JP JP2008033461A patent/JP2009194164A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH077154A (ja) * | 1993-03-25 | 1995-01-10 | Siemens Ag | パワーmosfet |
JPH06342917A (ja) * | 1993-06-02 | 1994-12-13 | Nec Corp | 縦型電界効果トランジスタ |
JPH0778978A (ja) * | 1993-09-07 | 1995-03-20 | Toyota Central Res & Dev Lab Inc | 縦型mos電界効果トランジスタ |
JPH09153611A (ja) * | 1995-12-01 | 1997-06-10 | Toshiba Corp | 半導体装置 |
JP2001523895A (ja) * | 1997-11-13 | 2001-11-27 | エービービー リサーチ リミテッド | 半導体デバイスおよびSiCトランジスタ |
JP2000260984A (ja) * | 1999-03-10 | 2000-09-22 | Toshiba Corp | 高耐圧半導体素子 |
JP2001144292A (ja) * | 1999-11-17 | 2001-05-25 | Denso Corp | 炭化珪素半導体装置 |
JP2003519903A (ja) * | 1999-12-18 | 2003-06-24 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | Dmosトランジスタの極性保護回路 |
JP2004193578A (ja) * | 2002-11-29 | 2004-07-08 | Matsushita Electric Ind Co Ltd | SiC−MISFET及びその製造方法 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011204711A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2012059744A (ja) * | 2010-09-06 | 2012-03-22 | Toshiba Corp | 半導体装置 |
WO2012060248A1 (ja) * | 2010-11-01 | 2012-05-10 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
JP2012099601A (ja) * | 2010-11-01 | 2012-05-24 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
US9006745B2 (en) | 2010-11-01 | 2015-04-14 | Sumitomo Electric Industries, Ltd. | Semiconductor device and fabrication method thereof |
US9443960B2 (en) | 2010-11-01 | 2016-09-13 | Sumitomo Electric Industries, Ltd. | Semiconductor device and fabrication method thereof |
CN102544091A (zh) * | 2010-12-17 | 2012-07-04 | 浙江大学 | 新型碳化硅mosfet |
JP2014038963A (ja) * | 2012-08-17 | 2014-02-27 | Rohm Co Ltd | 半導体装置 |
JP2016042595A (ja) * | 2015-11-20 | 2016-03-31 | ローム株式会社 | 半導体装置 |
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