JPH09153611A - 半導体装置 - Google Patents

半導体装置

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JPH09153611A
JPH09153611A JP31431995A JP31431995A JPH09153611A JP H09153611 A JPH09153611 A JP H09153611A JP 31431995 A JP31431995 A JP 31431995A JP 31431995 A JP31431995 A JP 31431995A JP H09153611 A JPH09153611 A JP H09153611A
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Yoshiaki Baba
嘉朗 馬場
Michiaki Hiyoshi
道明 日吉
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Abstract

(57)【要約】 【課題】ＩＧＢＴにおいてターンオフ電流が少なく、オ
ン抵抗が小さく、耐圧の大きい半導体装置を提供する。 【解決手段】第２の導電型のアノード層１と、第１の導
電型のベース層３と、ベース層３の一部に形成された第
２の導電型のベース領域４と、ベース領域４の一部に形
成された第１の導電型のカソード領域５と、このカソー
ド領域５とベース領域４とベース層３の表面上の一部に
形成されたゲート絶縁膜６とゲート電極７と、ベース領
域４が形成されていないベース層３の表面部分の一部に
ゲート電極７と対向する第２の導電型の拡散層領域15と
を具備し、ベース領域４とベース層３との間に逆バイア
ス電圧が印加された時にベース領域４とベース層３との
間の接合によりベース層３側へ形成される第１の空乏層
を拡散層領域15とベース層３との間の接合によりベース
層３側へ形成された第２の空乏層と接触させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電力用半導体装
置、特にＭＯＳ型ゲート電極を有する電力用半導体装置
に関する。
【０００２】
【従来の技術】電力用半導体装置の１つとして、ＩＧＢ
Ｔ（Insulated Gate Bipolar Transistor ）は、バイポ
ーラトランジスタとＭＯＳ型トランジスタを組み合わせ
た構造を有する半導体装置である。
【０００３】図７は、従来のＩＧＢＴの構造を示す断面
図である。半導体基板の裏面に形成されたアノード電極
９側から半導体基板表面に形成されたカソード電極８側
へ向かって順に、ｐ型アノード層１、ｎ型バッファ層
２、ｎ型ベース層３、ｐ型ベース領域４が形成され、ｐ
ｎｐバイポーラトランジスタ構造を構成している。この
ｐ型ベース領域４は、ｎ型ベース層３の表面の一部に形
成され、さらに、このｐ型ベース領域４領域の内部にｎ
型カソード領域５が形成されている。カソード電極８
は、ｐ型ベース領域４とｎ型カソード領域５とに同時に
接続するように形成されている。また、半導体基板表面
上に、このｎ型カソード領域５とｐ型ベース領域４とｎ
型ベース層３との一部を覆うように、ゲート酸化膜６を
介してゲート電極７が形成されており、ｎ型ＭＯＳトラ
ンジスタ構造を構成している。
【０００４】オン状態では、ゲート電極７に印加する電
圧を制御してＭＯＳトランジスタをオン状態にすること
により、カソード電極８と接続されているｎ型カソード
領域５からｎ型ベース層３に電子を注入する。一方、カ
ソード電極８とアノード電極９との間のバイポーラ動作
により、アノード電極９に接続されているｐ型アノード
層１から、ｎ型ベース層３に正孔が注入される。図８
は、図７のＡーＡ´断面における不純物分布およびキャ
リア分布である。図中、点線ｎe は電子の濃度分布を、
鎖線ｎh は正孔の濃度分布を示している。この図に示す
ように、ｎ型ベース層３は一般に１×１０13ｃｍ-3程度
の不純物濃度と５００〜６００μｍ程度の深さを有する
ために高抵抗である。ＩＧＢＴでは、この高抵抗のｎ型
ベース層３に、電子と正孔の両者を注入することによ
り、オン抵抗の低減を図っている。
【０００５】この時、正孔はｐ型アノード層１よりｎ型
バッファ層２を介してベース層３に注入され、ベース層
３を拡散して主にｐ型ベース領域４の底面部分よりｐ型
ベース領域４へ流入する。一方、電子はｎ型カソード領
域５よりｐ型ベース領域４の表面を通ってｎ型ベース層
３の表面へ注入される。このように、正孔電流と電子電
流は、その経路が異なる。
【０００６】また、ゲート電極７をオフ状態とした時に
は、カソード電極８とアノード電極９との間のバイポー
ラ動作に起因して、ｎ型ベース層３に正孔が残留し、こ
の少数キャリアが消滅するまで、ターンオフ電流が流れ
るために、高速動作ができないという欠点があった。
【０００７】このため、例えば電子線等を照射してエネ
ルギー順位を禁制帯内に生成し、このエネルギー順位に
よりｎ型ベース層３内の少数キャリアを捕獲して、少数
キャリアの寿命を短縮し、オフ時にｎ型ベース層３に残
留する正孔をすみやかに減少させることにより、ターン
オフ電流を低減する方法がある。しかし、このようにす
ると、オン時にアノード電極９からｎ型ベース層３に注
入された正孔も捕獲されるため、ｎ型ベース層３内のキ
ャリア濃度が減少し、オン抵抗が増大してしまう。
【０００８】このように、従来のＩＧＢＴでは、ターン
オフ電流の抑制とオン抵抗の低減とがトレードオフの関
係にあり、高速スイッチング動作を実現する障害となっ
ていた。
【０００９】このため、従来のＩＧＢＴと同様に、例え
ば電子線の照射等の方法によりｎ型ベース層３内の正孔
の寿命を短縮してターンオフ電流を抑制し、さらに、例
えばｐ型ベース領域４の底面の面積を縮小することによ
り、ｎ型ベース層３からｐ型ベース領域４に流入しカソ
ード電極８へ帰還する正孔電流を抑制し、ｎ型ベース層
３の内部に正孔を蓄積して、これに伴いカソード電極８
からｎ型ベース層３への電子の注入を促進することによ
り、ｎ型ベース層３の内部のキャリア濃度を増大させ
て、ｎ型ベース層３の伝導度を増大させオン抵抗を低減
する半導体装置、ＩＥＧＴ（Injection Enhanced Gate
Trigger Thyristor ）が提案されている。この方法によ
れば、ターンオフ電流とオン抵抗を共に低減することが
できるため、半導体装置の高速化が図れる。
【００１０】さらに、ゲート絶縁膜６を介してゲート電
極７と対向するｎ型ベース層３の表面積を拡大すること
により、オン状態においてこのｎ型ベース層３の表面部
分に電子をより多く蓄積し、これによりさらに多くの正
孔の注入を促進して、オン抵抗をいっそう低減すること
が可能となる。例えば図７に示すｐ型ベース領域４の長
さＬb を短縮し、ｐ型ベース領域４の間の間隔Ｌa を拡
張することにより、このような構造は実現できる。しか
し、この場合には、ｐ型ベース領域４とｎ型ベース層３
との間に逆バイアスとなるような電圧が印加された場合
に、接合耐圧が劣化するという問題が生じてしまう。こ
れは、従来のようにｐ型ベース領域４の間の間隔Ｌa が
小さい場合には、ｐ型ベース領域４とｎ型ベース層３と
の間のｐｎ接合において、ｎ型ベース層３側に形成され
る空乏層が、隣接するｐ型ベース領域４により形成され
る空乏層と接触し、空乏層の形状を滑らかにしていた
が、ｐ型ベース領域４の間の間隔Ｌa を拡張した場合に
は、図９の（ａ）に示すように、ｐ型ベース領域４とｎ
型ベース層３との間のｐｎ接合によりｎ型ベース層３側
に形成される空乏層１１が、角部ａを有することに起因
する。ｐ型ベース領域４とｎ型ベース層３との間のｐｎ
接合による空乏層に印加される電界が、この角部ａに集
中し、耐圧の劣化を引き起こしてしまう。
【００１１】また、上述のような耐圧の劣化を防止する
ために、ｐ型ベース領域４の間隔Ｌa を短縮した場合に
は、図９の（ｂ）に示すように、オン状態においてＭＯ
Ｓトランジスタのドレイン領域に相当するゲート電極７
の下のｎ型ベース層３が、左右のｐ型ベース領域４との
間の接合から伸びた空乏層１２により空乏化されるた
め、この領域における寄生抵抗が増大してしまうという
問題がある。さらに、ｐ型ベース領域４の間隔Ｌa の短
縮によりｎ型ベース層３の面積が縮小されるため、キャ
リアを十分に蓄積することができず、さらなるオン抵抗
の増大を招いてしまうという問題が生じる。
【００１２】
【発明が解決しようとする課題】このように、従来のＩ
ＧＢＴでは、ｐ型ベース領域４の面積が大きいために、
ｎ型ベース層３からｐ型ベース領域４を介してカソード
電極８へ帰還する正孔電流が大きく、ｎ型ベース層３の
内部に十分なキャリア濃度を確保することができないこ
とにより、オン抵抗が増大するという問題があった。こ
の問題を解決すべくｐ型ベース領域４の面積を縮小し、
ｐ型ベース領域４の間の間隔を拡大した場合には、オフ
時のｐ型ベース領域４とｎ型ベース領域３との間の接合
耐圧が劣化し、ｐ型ベース領域４の間の間隔も縮小した
場合には、オン時にＭＯＳトランジスタのドレイン領域
に相当する領域の抵抗が増大してしまうという問題があ
った。本発明の目的は、ＩＧＢＴにおいてターンオフ電
流が少なく、オン抵抗が小さく、耐圧の大きい半導体装
置を提供することである。
【００１３】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置は、一方の側
面が半導体基板の表面となるように形成された第１の導
電型を有するベース層と、一方の側面が前記ベース層に
接し他方の側面が前記半導体基板の裏面となるように形
成された第２の導電型を有するアノード層と、前記半導
体基板の表面領域の一部に形成された第２の導電型を有
するベース領域と、このベース領域内の前記半導体基板
の表面の一部に形成された第１の導電型を有するカソー
ド領域と、このカソード領域の一部とこのカソード領域
の一部に隣接する前記ベース領域の一部と前記ベース領
域の一部に隣接する前記ベース層の一部との表面上にゲ
ート絶縁膜を介して形成されたゲート電極とを具備する
半導体装置において、前記ベース領域が形成されていな
い前記ベース層の表面部分の一部に前記ゲート電極に対
向するように第２の導電型の島領域を具備し、前記ベー
ス領域と前記ベース層との間に逆バイアス電圧が印加さ
れた時に前記ベース領域と前記ベース層との間の接合に
より前記ベース層側へ形成される第１の空乏層が前記島
領域と前記ベース層との間の接合により前記ベース層側
へ形成された第２の空乏層と接触するように前記ベース
領域に対して設定される位置に前記島領域が形成されて
いることを特徴とする。
【００１４】また、前述の半導体装置において、前記ベ
ース領域が形成されていない前記ベース層の表面部分の
一部に前記ゲート電極に対向するように第２の導電型の
島領域を具備し、前記島領域の深さ方向の不純物分布は
前記ベース領域の深さ方向の不純物分布とほぼ等しくな
るように構成することも可能である。
【００１５】さらに、本発明の半導体装置は、前述の半
導体装置において、前記ベース領域が形成されていない
前記ベース層の表面部分の一部に溝を具備し、この溝は
絶縁膜を介して前記ゲート電極が埋め込まれており、前
記ベース領域と前記ベース層との間に逆バイアス電圧が
印加された時に前記ベース領域と前記ベース層との間の
接合により前記ベース層側へ形成される第１の空乏層が
前記ベース層の前記溝の内壁面より前記ベース層の内部
へ形成された第２の空乏層と接触するように形成されて
いることを特徴とする。
【００１６】また、前述の半導体装置において、前記ベ
ース領域が形成されていない前記ベース層の表面部分の
一部に溝を具備し、この溝は絶縁膜を介して前記ゲート
電極が埋め込まれているように構成することも可能であ
る。
【００１７】さらに、本発明の半導体装置は、一方の側
面が半導体基板の表面となるように形成された第１の導
電型を有するベース層と、一方の側面が前記ベース層に
接し他方の側面が前記半導体基板の裏面となるように形
成された第２の導電型を有するアノード層と、前記半導
体基板の表面領域の一部に形成された第２の導電型を有
するベース領域と、このベース領域内の前記半導体基板
の表面の一部に形成された第１の導電型を有するカソー
ド領域と、このカソード領域の一部とこのカソード領域
の一部に隣接する前記ベース領域の一部と前記ベース領
域の一部に隣接する前記ベース層の一部との表面上にゲ
ート絶縁膜を介して形成されたゲート電極とを具備する
半導体装置において、前記ベース領域の内部に形成され
た前記ベース領域よりも深い深さを有する溝と、少なく
ともこの溝の内壁面上に形成された絶縁膜とを具備する
ことを特徴とする。
【００１８】また、本発明の半導体装置は、前述の半導
体装置において、前記ベース領域が形成されていない前
記ベース層の表面部分の一部に前記ゲート電極に対向す
るように第２の導電型の島領域を具備し、前記島領域の
深さ方向の不純物分布は前記ベース領域の深さ方向の不
純物分布とほぼ等しく、前記ベース領域の内部に形成さ
れた前記ベース領域よりも深い深さを有する溝と、少な
くともこの溝の内壁面上に形成された絶縁膜とを具備す
ることを特徴とする。
【００１９】さらに、本発明の半導体装置は、前述の半
導体装置において、前記ベース領域が形成されていない
前記ベース層の表面部分の一部に形成された第１の溝と
前記ベース領域の内部に形成された第２の溝とを具備
し、前記第１の溝は絶縁膜を介して前記ゲート電極が埋
め込まれており、前記第２の溝は前記ベース領域よりも
深い深さを有し、少なくともこの第２の溝の内壁面上に
絶縁膜が形成されていることを特徴とする。
【００２０】このように、本発明の半導体装置は、第２
の導電型のベース領域が形成されていない第１の導電型
のベース層の表面部分の一部にゲート電極に対向するよ
うに第２の導電型の島領域を設けて、この島領域と前記
ベース層との間の接合により前記ベース層側へ形成され
る第２の空乏層と、前記ベース領域と前記ベース層との
間に逆バイアス電圧が印加された時に前記ベース領域と
前記ベース層との間の接合により前記ベース層側へ形成
される第１の空乏層とを接触させることにより、第１の
空乏層端の角部をなくすことができるため、空乏層に印
加された電界がこの角部に集中することを防止すること
により、耐圧の向上を図ることができる。
【００２１】また、ベース領域の間の間隔を拡大した場
合にも、ベース領域の間のベース層の表面部分に島領域
を設けることにより、この島領域とベース層との間の接
合により前記ベース層側に第２の空乏層を形成し、この
第２の空乏層を第１の空乏層と接触させることにより、
第１の空乏層の形状を滑らかにして、耐圧の向上を図る
ことができるため、耐圧を劣化させることなくベース領
域の間の間隔を拡大することができる。これにより、ベ
ース領域の間のベース層の表面部分の面積を拡大し、こ
の部分に蓄積されるキャリアの密度を増加させることが
できるため、ベース層の伝導度を向上させてオン抵抗を
低減することができる。
【００２２】また、本発明による半導体装置は、前記ベ
ース領域が形成されていない前記ベース層の表面部分の
一部に溝を具備し、この溝に絶縁膜を介してゲート電極
を埋め込む構造とすることにより、前述の島領域により
形成される第２の空乏層の代わりに、溝の内壁面に露出
したベース層の表面よりベース層の内側へ空乏層を形成
することができる。このため、この空乏層と、ベース領
域と前記ベース層との間に逆バイアス電圧が印加された
時に前記ベース領域と前記ベース層との間の接合により
前記ベース層側へ形成される第１の空乏層とを接触させ
ることにより、第１の空乏層端の角部をなくすことがで
きるため、空乏層に印加された電界がこの角部に集中す
ることを防止することにより、耐圧の向上を図ることが
できる。
【００２３】さらに、前記溝には絶縁膜を介してゲート
電極が埋め込まれているため、ゲート絶縁膜を介してゲ
ート電極と対向するベース層の表面積を拡大することが
でき、特に半導体装置がオン状態の時には、この表面部
分にキャリアが蓄積されるため、ベース層内部のキャリ
アの濃度を増加し、ベース層の伝導度を向上させること
によりオン抵抗を低減することができる。
【００２４】また、本発明による半導体装置は、ベース
領域の内部に前記ベース領域よりも深い溝が形成されて
いるため、ベース領域の底面積が縮小されることによ
り、ベース層からベース領域への正孔の流入を抑制し、
ベース層に正孔をより蓄積することができる。このよう
にベース層に蓄積された正孔により、ベース層への電子
の注入を促進し、ベース層の伝導度を向上させることに
よりオン抵抗を低減することができる。この時、溝の少
なくとも前記ベース層が露出している内壁面上に絶縁膜
が形成されていることにより、溝の内部に埋め込まれた
埋め込み材料とベース層とを絶縁し、埋め込み材料を介
してベース層の正孔が流出することを防止することがで
きる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は，本発明の第１の実
施の形態によるＩＧＢＴの構造を示す断面図である。本
実施の形態によるＩＧＢＴは、従来のＩＧＢＴと同様
に、半導体基板の裏面に形成されたアノード電極９側か
ら半導体基板表面に形成されたカソード電極８側へ向か
って順に、ｐ型アノード層１、ｎ型バッファ層２、ｎ型
ベース層３、ｐ型ベース領域４が形成され、ｐｎｐバイ
ポーラトランジスタ構造を構成している。また、半導体
基板の表面に形成されたｐ型ベース領域４領域の内部に
ｎ型カソード領域５が形成され、さらに、このｎ型カソ
ード領域５とｐ型ベース領域４とｎ型ベース層３との一
部を覆うように、半導体基板表面上にゲート酸化膜６を
介してゲート電極７が形成されており、ｎ型ＭＯＳトラ
ンジスタ構造を構成している。カソード電極８は、ｐ型
ベース領域４とｎ型カソード領域５とに同時に接続する
ように形成されている。
【００２６】ここで、本実施の形態によるＩＧＢＴは、
従来と異なり、ｐ型ベース領域４の面積を縮小するため
に、ｐ型ベース領域４の長さＬb を短縮し、ｐ型ベース
領域４の間隔Ｌa を拡張している。例えば、従来のＩＧ
ＢＴでは、一般にｐ型ベース領域４の長さＬb とｐ型ベ
ース領域４の間隔Ｌa との比が１：１であったのに対
し、本実施の形態では、１：１０程度とする。具体的に
は、ｐ型ベース領域４の間の間隔を、例えば１０μｍ以
上とする。
【００２７】さらに、本実施の形態によるＩＧＢＴは、
半導体基板の表面のＰ型ベース領域４の間にｐ型拡散層
１５が形成されている。このように、本実施の形態によ
るＩＧＢＴでは、ｐ型ベース領域４の面積を縮小してい
るため、正孔がｎ型ベース層３からｐ型ベース領域４を
経てカソード電極８へ帰還することを抑制し、ｎ型ベー
ス層３に正孔を蓄積することができる。これにより、ｎ
型カソード層５からｎ型ベース層３への電子の注入を促
進し、ｎ型ベース層３のキャリア濃度を増大させること
により、オン抵抗を低減することができる。
【００２８】さらに、従来のＩＧＢＴでは、ｐ型ベース
領域４の間の間隔を拡大した場合に、図９の（ａ）に示
すように、ｐ型ベース領域４とｎ型ベース層３との間の
接合により形成された空乏層１１に角部ａが存在するた
め、空乏層に印加された電界がこの角部に集中すること
により、その耐圧が劣化したが、本実施の形態によるＩ
ＧＢＴでは、ｐ型ベース領域４の間にｐ型拡散層１５を
形成することにより、耐圧の劣化を防止することができ
る。
【００２９】すなわち、図１に示すように、このｐ型拡
散層１５とｎ型ベース層３との間の接合により形成され
る空乏層と、ｐ型ベース領域４とｎ型ベース層３との間
の接合により形成された空乏層とを接触させることによ
り、図中に示すような角部のない形状の空乏層１６を形
成することができる。このように、空乏層１６を角部の
ない滑らかな形状とすることにより、空乏層に印加され
る電界の集中を防止し、ｐ型ベース領域４とｎ型ベース
層３との間の接合耐圧を向上することができる。
【００３０】このように、接合耐圧を向上するために
は、ｐ型拡散層１５とｎ型ベース層３との間の接合によ
りｎ型ベース層３側に形成される第２の空乏層と、ｐ型
ベース領域４とｎ型ベース層３との間の接合によりｎ型
ベース層３側に形成された第１の空乏層とを接触させる
必要がある。例えば、ｐ型ベース領域４とｎ型ベース層
３との間に印加される電圧とｐ型ベース領域４およびｎ
型ベース層３の濃度とにより、ｎ型ベース層３側に形成
される第１の空乏層の幅を算出し、この第１の空乏層の
端がｐ型拡散層領域１５の端となるようにｐ型拡散層１
５を形成することができる。
【００３１】また、ｐ型ベース領域４の間に、複数のｐ
型拡散層１５を形成することも可能である。また、製造
工程の増加を避けるために、ｐ型拡散層１５をｐ型ベー
ス領域４と同時に形成することが望ましい。
【００３２】一方、さらに耐圧を向上させるために、空
乏層１６が滑らかな形状となるように、ｐ型拡散層１５
の濃度、深さおよび面積を適宜設定することも可能であ
る。例えば、ｐ型拡散層１５をｐ型ベース領域４よりも
深くすることは、滑らかな空乏層１６を形成するために
有効である。
【００３３】また、オン時にｐ型ベース領域４とｎ型ベ
ース層３との間の接合によりｎ型ベース層３側に形成さ
れる空乏層と、ｐ型拡散層１５とｎ型ベース層３との間
の接合によりｎ型ベース層３側に形成される空乏層とが
接触すると、ＭＯＳトランジスタ動作におけるｎ型ベー
ス層３の寄生抵抗を増大してしまうため、オン時にはこ
れらの空乏層が接触しないように、ｐ型拡散層１５とｐ
型ベース領域の間の距離を適宜設定する必要がある。一
般に、オン時にｐ型ベース領域４とｎ型ベース層３との
間の接合に印加される電圧は、オフ時にｐ型ベース領域
４とｎ型ベース層３との間の接合に印加される電圧に比
べて小さいため、オン時に形成される空乏層の幅（例え
ばｄonとする）はオフ時に形成される空乏層の幅（例え
ばｄoffとする）に比べて小さい。したがって、ｐ型拡
散層１５とｐ型ベース領域４の間の距離をｄonより大き
くｄoff より小さくすることにより、オン時の寄生抵抗
成分を増大させることなく、オフ時の接合耐圧を向上さ
せることが可能な構造を実現することができる。
【００３４】このように、ベース領域４の間にｐ型拡散
層１５を形成し、このｐ型拡散層領域１５とｎ型ベース
層３との間の接合によりｎ型ベース層３側に形成された
空乏層と、ｐ型ベース領域３とｎ型ベース層３との間の
接合によりｎ型ベース層３側に形成された空乏層とを接
触させることにより、空乏層１１の角部ａを消滅させ、
空乏層１６の形状を滑らかにすることができる。このた
め、ｐ型拡散層１５がない従来のＩＧＢＴと比べて、オ
フ時の耐圧を向上することができる。
【００３５】なお、このｐ型拡散層１５は、孤立して形
成され、電位が印加されないフローティング状態とする
必要がある。なぜならば、このｐ型拡散層１５に電位を
印加する場合、上記の目的からすれば、空乏層１６を形
成するために、ｐ型拡散層１５とｎ型ベース層３との間
の接合が逆バイアスとなるように、すなわちｎ型ベース
層３に対してｐ型拡散層１５は負の電位となるように、
電位を印加することが望ましいが、このように逆バイア
スを印加した場合、ｎ型ベース層３に蓄積されている正
孔がｐ型拡散層１５に帰還してしまい、ｎ型ベース層３
のキャリア密度が低下することにより、オン抵抗を増大
させてしまうからである。
【００３６】また、本実施の形態では、ｐ型拡散層１５
はゲート酸化膜６を介してゲート電極７に対向するよう
に形成されているが、上記のようにｐ型拡散層１５をフ
ローティングとすることにより、ｐ型拡散層１５の空乏
層とその空乏層が接触しているｐ型ベース領域４と、ほ
ぼ同電位とすることができる。一般に、ｐ型ベース領域
４とゲート電極７との間の電位差は小さいため、ｐ型拡
散層１５とゲート電極７との間のゲート酸化膜６に高電
界が印加されることを抑制し、ゲート酸化膜６の破壊を
防止することができる。
【００３７】次に、第２の実施の形態として、第１の実
施の形態と同様に、ｐ型ベース領域４の面積を縮小する
ことによりオン抵抗を低減し、さらに、ｐ型ベース領域
４とｎ型ベース層３との間の接合耐圧を向上させる他の
構造について、図２を用いて説明する。図２は、本発明
の第２の実施の形態によるＩＧＢＴの構造を説明する断
面図である。
【００３８】前述の第１の実施の形態と同様に、本実施
の形態によるＩＧＢＴは、半導体基板の裏面に形成され
たアノード電極９側から半導体基板表面に形成されたカ
ソード電極８側へ向かって順に、ｐ型アノード層１、ｎ
型バッファ層２、ｎ型ベース層３、ｐ型ベース領域４が
形成され、ｐｎｐバイポーラトランジスタ構造を構成し
ている。また、半導体基板の表面に形成されたｐ型ベー
ス領域４領域の内部にｎ型カソード領域５が形成され、
さらに、このｎ型カソード領域５とｐ型ベース領域４と
ｎ型ベース層３との一部を覆うように、半導体基板表面
上にゲート酸化膜６を介してゲート電極７が形成されて
おり、ｎ型ＭＯＳトランジスタ構造を構成している。カ
ソード電極８は、ｐ型ベース領域４とｎ型カソード領域
５とに同時に接続するように形成されている。
【００３９】また、前述の第１の実施の形態と同様に、
ｐ型ベース領域４の面積を縮小するために、ｐ型ベース
領域４の長さＬb を短縮し、ｐ型ベース領域４の間隔Ｌ
a を拡張している。例えば、ｐ型ベース領域４の長さＬ
b とｐ型ベース領域４の間隔Ｌa との比を第１の実施の
形態と同様に、１：１０程度とする。具体的には、ｐ型
ベース領域４の間の間隔を、例えば１０μｍ以上とす
る。
【００４０】ここで、本実施の形態によるＩＧＢＴは、
半導体基板の表面のＰ型ベース領域４の間にｐ型拡散層
１５が形成されていた第１の実施の形態と異なり、Ｐ型
ベース領域４の間の半導体基板の一部に溝１７が形成さ
れ、この溝の内壁面に例えば５０ｎｍのゲート酸化膜６
´が形成され、さらにこのゲート酸化膜６´を介して溝
１７の内部にゲート電極７´が埋め込まれている。この
ゲート電極７´は、例えば多結晶シリコン膜等により、
半導体基板の表面上に形成されるゲート電極７の一部を
溝１７の内部に埋め込むことにより形成される。また、
ゲート酸化膜６´は半導体基板の表面上に形成されるゲ
ート酸化膜６と同時に形成することができる。
【００４１】このように、本実施の形態によるＩＧＢＴ
では、前述の第１の実施の形態と同様に、ｐ型ベース領
域４の面積を縮小しているため、正孔がｎ型ベース層３
からｐ型ベース領域４を経てカソード電極８へ帰還する
ことを抑制し、ｎ型ベース層３に正孔を蓄積することが
できる。このため、前述のように、ｎ型ベース層３のキ
ャリア濃度を増大させて、オン抵抗を低減することがで
きる。
【００４２】また、本実施の形態によるＩＧＢＴでは、
ｐ型ベース領域４の間に溝１７を形成し、この溝１７の
内部にゲート電極７´を埋め込むことにより、この溝１
７の内壁表面よりｎ型ベース層３に第２の空乏層を形成
し、ｐ型ベース領域４とｎ型ベース層３との間の接合に
より形成された第１の空乏層と第２の空乏層とを接触さ
せることにより、角部のない滑らかな形状の空乏層１８
を形成することができる。このため、空乏層に印加され
た電界の集中を防止することにより、ｐ型ベース領域４
とｎ型ベース層３との間の接合耐圧を向上させることが
可能となる。
【００４３】ここで、溝１７の表面より形成される第２
の空乏層の深さが、ｐ型ベース領域４とｎ型ベース層３
との間の接合により形成される第１の空乏層の深さに比
べて深い場合には、第２の空乏層の角部に電界が集中す
る。逆に、第２の空乏層の深さが第１の空乏層の深さに
比べて浅い場合には、第１の空乏層の角部に電界が集中
する。一般に溝１７の近傍はエッチングダメージ等によ
り、ｐ型ベース領域近傍に比べて結晶欠陥が多い。この
ため、第２の空乏層の角部に電界が集中した場合の方
が、第１の空乏層の角部に電界が集中した場合に比べ
て、ブレークダウンが生じやすい。このような問題を防
止するために、第２の空乏層の深さが、第１の空乏層の
深さより浅くなるように形成する必要がある。
【００４４】一般に、溝１７の内部に埋め込まれたゲー
ト電極７´とｎ型ベース層３との間に印加される電圧
と、ｐ型ベース領域４とｎ型ベース層３との間に印加さ
れる電圧とが等しい場合、ｐ型ベース領域の接合深さを
Ｘｊ、溝１７の深さをＸｔ、第１の空乏層の接合面から
の深さをＷ1 、第２の空乏層の溝１７の表面からの深さ
をＷ2 、溝１７の内壁面に形成された絶縁膜６´の膜厚
をＴｏｘとすると、第１の空乏層の半導体基板表面から
の深さＸ1 と第２の空乏層の半導体基板表面からの深さ
Ｘ2 とは、それぞれ、Ｘ1 ＝Ｘｊ＋Ｗ1 、Ｘ2 ＝Ｘｔ＋
Ｗ2 と表される。また、Ｗ2 はＷ1 に比べて絶縁膜６´
による電界降下分だけ小さくなる。ここで、絶縁膜の誘
電率をｅ1 、半導体基板の誘電率をｅ2 とすると、Ｗ2
＝Ｗ1 −Ｔｏｘ×ｅ2 ／ｅ1 と表される。例えば、絶縁
膜６´をシリコン酸化膜により構成した場合、シリコン
酸化膜の誘電率はシリコン基板の誘電率の約３倍である
ので、Ｗ2 ＝Ｗ1 −Ｔｏｘ／３となる。
【００４５】前述の議論より、第２の空乏層の深さＷ2
は、第１の空乏層の深さＷ1 より浅い必要があり、この
条件は、Ｘ2 ≦Ｘ1 と表される。ここで、上記の関係式
を用いて、Ｘｔ＋Ｗ1 −Ｔｏｘ×ｅ2 ／ｅ1 ≦Ｘｊ＋Ｗ
1 、すなわち、Ｘｔ−Ｔｏｘ×ｅ2 ／ｅ1 ≦Ｘｊという
関係式を得る。
【００４６】さらに、本実施の形態では、上述の第１の
実施の形態と類似した効果に加えて、ベース領域４の間
の半導体基板に溝１７を形成し、この溝１７にゲート酸
化膜６´を介してゲート電極７´を埋め込む構造である
ため、ゲート酸化膜６または６´を介してゲート電極７
または７´に対向するｎ型ベース層３の表面積を増大さ
せることができる。オン状態では、このゲート電極７ま
たは７´と対向するｎ型ベース層３の表面部分に電子が
蓄積されるため、ｎ型ベース層３の表面積の増大に伴
い、蓄積される電子の濃度を増加させることができる。
これにより、ｎ型ベース層３への正孔の注入をさらに促
進し、キャリアの濃度を増大させることにより、オン抵
抗を低減することができる。
【００４７】このように、上述の第１および第２の実施
の形態は、オン抵抗を低減するためにｐ型ベース領域４
の面積を縮小し、ｐ型ベース領域４の間隔を拡大した構
造のＩＧＢＴにおいて、ｐ型ベース領域４の間隔の拡大
により接合耐圧が劣化することを防止する効果を主に有
する。
【００４８】次に、第３の実施の形態として、ｐ型ベー
ス領域４の間隔を拡大せずにｐ型ベース領域４の面積を
縮小しオン抵抗の低減を図る構造について、図３を用い
て説明する。図３は、本発明の第３の実施の形態による
ＩＧＢＴの構造を示す断面図である。
【００４９】前述の第１および第２の実施の形態と同様
に、本実施の形態によるＩＧＢＴは、半導体基板の裏面
に形成されたアノード電極９側から半導体基板表面に形
成されたカソード電極８側へ向かって順に、ｐ型アノー
ド層１、ｎ型バッファ層２、ｎ型ベース層３、ｐ型ベー
ス領域４が形成され、ｐｎｐバイポーラトランジスタ構
造を構成している。また、半導体基板の表面に形成され
たｐ型ベース領域４領域の内部にｎ型カソード領域５が
形成され、さらに、このｎ型カソード領域５とｐ型ベー
ス領域４とｎ型ベース層３との一部を覆うように、半導
体基板表面上にゲート酸化膜６を介してゲート電極７が
形成されており、ｎ型ＭＯＳトランジスタ構造を構成し
ている。カソード電極８は、ｐ型ベース領域４とｎ型カ
ソード領域５とに同時に接続するように形成されてい
る。
【００５０】ここで、本実施の形態によるＩＧＢＴは、
第１および第２の実施の形態と異なり、ｐ型ベース領域
４の内部にｐ型ベース領域４の深さよりも深い溝１９が
形成され、この溝１９の内壁面に例えば５０ｎｍの酸化
膜２０が形成され、さらにこの酸化膜２０を介して溝１
９の内部に例えば多結晶シリコン等の埋め込み材料２１
が埋め込まれている。
【００５１】このように、本実施の形態では、ｐ型ベー
ス領域４とｎ型ベース層３との間の接合面積を溝１９の
面積だけ縮小することにより、正孔がｎ型ベース層３か
らｐ型ベース領域４を経てカソード電極８へ帰還するこ
とを抑制し、ｎ型ベース層３に正孔を蓄積することがで
きる。このため、前述のように、ｎ型ベース層３のキャ
リア濃度を増大させることにより、オン抵抗を低減する
ことができる。
【００５２】図４に、本実施の形態によるＩＧＢＴのｐ
型ベース領域４の拡大図を示す。前述のように、ｐ型ベ
ース領域４の面積を縮小するために、溝１９の深さはｐ
型ベース領域４の深さよりも深く形成される必要があ
り、図中ｆで示す深さの差は、例えば０、５μｍ以上と
する。
【００５３】さらに、例えば、ゲート電極７とｐ型ベー
ス領域とが重なる部分の長さｂを２μｍ、ゲート電極７
からｎ型カソード領域５の端までの長さｃを１μｍ、ｎ
型カソード領域５の端から溝１９までの距離ｄを０．５
〜１．０μｍとした場合には、ｐ型ベース領域４の端か
ら溝１９までの距離ｇ＝（ｂ＋ｃ＋ｄ）は３．５〜４．
０μｍ程度となる。溝１９の幅ｅは、ｐ型ベース領域４
の長さをｈとした場合、ｈー２×ｇ＝ｈー２×（ｂ＋ｃ
＋ｄ）により算出されるが、加工寸法精度と埋め込み形
状が保証される幅として、例えば１μｍ程度とすること
が望ましい。さらに、セルの微細化に伴い、ｇ、ｅは共
に縮小されることが望ましい。
【００５４】また、距離ｄを例えば１μｍ以下とするこ
とにより、カソード電極８とｐ型ベース領域４との接触
面積を低減することができるため、ｐ型ベース領域を経
たカソード電極８への帰還電流を低減することができ
る。ここで、ｐ型ベース領域４の面積が大きい場合、す
なわち、ｈが長い場合には、例えば複数の溝１９を設置
することにより、溝１９の幅ｅを１μｍ以下とすること
ができる。このような構造とすることにより、溝１９に
絶縁膜２０を介して多結晶シリコン膜２１を十分に埋め
込むことが可能となり、さらに、カソード電極８とｐ型
ベース領域４との接触面積を低減することができる。
【００５５】また、本実施の形態では、溝１９の内部に
例えば酸化膜２０を介して例えば多結晶シリコン２１を
埋め込む構造であるため、半導体基板との熱膨脹率の差
の大きい酸化膜のみを溝１９の内部に埋め込む構造に比
べて、埋め込み材料と半導体基板との熱膨脹率の差に起
因した応力による欠陥の発生等を防止することができ
る。ここで、図３または図４に示すように、多結晶シリ
コン２１に直接接触するようにカソード電極８を形成す
ることができるが、多結晶シリコン２１とカソード電極
８との間に例えば酸化膜等の絶縁膜を形成することも可
能である。ただし、上述の多結晶シリコンのように、埋
め込み材料が絶縁物でない場合には、溝１９の少なくと
もｎ型ベース層３が露出している内壁面が絶縁膜で覆わ
れている必要がある。
【００５６】さらに、半導体基板との熱膨脹率の差の小
さい物質であれば、例えば絶縁膜のみを溝１９の内部に
埋め込むことも可能である。また、上述の第３の実施の
形態にさらに前述の第２の実施の形態を組み合わせるこ
とも可能である。図５は、前述の第２の実施の形態およ
び第３の実施の形態を組み合わせた、本発明の第４の実
施の形態によるＩＧＢＴの構造を示す断面図である。
【００５７】前述の第１乃至第３の実施の形態と同様
に、本実施の形態によるＩＧＢＴは、半導体基板の裏面
に形成されたアノード電極９側から半導体基板表面に形
成されたカソード電極８側へ向かって順に、ｐ型アノー
ド層１、ｎ型バッファ層２、ｎ型ベース層３、ｐ型ベー
ス領域４が形成され、ｐｎｐバイポーラトランジスタ構
造を構成している。また、半導体基板の表面に形成され
たｐ型ベース領域４領域の内部にｎ型カソード領域５が
形成され、さらに、このｎ型カソード領域５とｐ型ベー
ス領域４とｎ型ベース層３との一部を覆うように、半導
体基板表面上にゲート酸化膜６を介してゲート電極７が
形成されており、ｎ型ＭＯＳトランジスタ構造を構成し
ている。カソード電極８は、ｐ型ベース領域４とｎ型カ
ソード領域５とに同時に接続するように形成されてい
る。
【００５８】また、第２の実施の形態と同様に、Ｐ型ベ
ース領域４の間の半導体基板の一部に溝１７が形成さ
れ、この溝の内壁面にゲート酸化膜６´が形成され、さ
らにこのゲート酸化膜６´を介して溝１７の内部にゲー
ト電極７´が埋め込まれている。
【００５９】さらに、第３の実施の形態と同様に、ｐ型
ベース領域４の内部にｐ型ベース領域４の深さよりも深
い溝１９が形成され、この溝１９の内部に、例えば酸化
膜２０を介して例えば多結晶シリコン等の埋め込み材料
２１が埋め込まれている。
【００６０】このように、ｐ型ベース領域４の間および
ｐ型ベース領域４の内部に溝１７および１９を形成し、
溝１７にはゲート酸化膜６´を介してゲート電極７´
を、溝１９には酸化膜２０を介して埋め込み材料２１を
埋め込むことにより、第２および第３の実施の形態で述
べたように、オン抵抗が小さく、接合耐圧の高いＩＧＢ
Ｔを実現することができる。
【００６１】ここで、上述の構造を実現するために、溝
１７と溝１９を同時に形成し、ゲート酸化膜６´と酸化
膜２０とを同時に形成し、さらにゲート電極７´と埋め
込み材料２１とを例えば多結晶シリコン等の同じ材料に
より構成し、ゲート電極７´を溝１７に埋め込む工程と
埋め込み材料２１を溝１９に埋め込む工程とを同時に行
うことが可能である。このように形成することにより、
上述のような効果を有する構造を工程の大幅な増加を伴
わずに、簡単に実現することが可能となる。
【００６２】図６に、図５に示したような本発明の第４
の実施の形態によるＩＧＢＴと、従来のＩＧＢＴにおい
て、カソード電極８とアノード電極９との間に順バイア
ス方向に電圧を印加し、ゲート電極７にカソード電極８
に対して１５Ｖを印加した場合の電流電圧特性（ａ）
と、カソード電極８とアノード電極９との間に逆バイア
ス方向に電圧を印加し、ゲート電極７とカソード電極８
とに等しい電圧を印加した場合の電流電圧特性（ｂ）を
示す。
【００６３】ここで、従来のＩＧＢＴは、図７に示すよ
うな構造を有し、ｎ型ベース層３の濃度は６×１０13ｃ
ｍ-3、厚さは２００μｍ、ｎ型ベース層３の寿命は１０
μ秒、ｐ型ベース領域４の深さは３μｍ、ｎ型カソード
領域５の深さは０．５μｍである。また、ｐ型ベース領
域４の間の間隔とｐ型ベース領域４の幅を加えたセル寸
法の半分（以降ハーフセル寸法と呼ぶ）は１６μｍであ
る。また、本実施の形態によるＩＧＢＴは、図５に示す
ように、ｐ型ベース領域４の間とｐ型ベース領域４の内
部に、深さ４μｍの溝を有し、ハーフセル寸法は３０μ
ｍと、従来より拡大している。これ以外のパラメータ、
すなわち、例えばｎ型ベース層３の濃度等は従来と同様
に形成されている。
【００６４】図６の（ａ）に示すように、本実施の形態
のＩＧＢＴは、従来のＩＧＢＴに比べて、より小さい電
圧で十分に大きい電流が得られることがわかる。すなわ
ち、オン抵抗を小さくすることが可能である。
【００６５】これは前述のように、ｐ型ベース領域４の
内部に溝１９を形成することにより、ｐ型ベース領域４
とｎ型ベース層３との間の接合面積を縮小したことと、
ハーフセル寸法を拡大したこととの２点により、ｎ型ベ
ース層３に蓄積されるキャリアの濃度が増加されるため
である。
【００６６】図６の（ｂ）より、本実施の形態のＩＧＢ
Ｔでは、ハーフセル寸法が１６μｍの従来のＩＧＢＴに
比べて、耐圧が５０Ｖ程度劣化していることがわかる。
しかし、本実施の形態によるＩＧＢＴと同様に、３０μ
ｍのハーフセル寸法を有する構造の従来のＩＧＢＴと比
べた場合には、耐圧が８００Ｖ程度と大幅に改善されて
いることがわかる。
【００６７】これは、ｐ型ベース領域４の間に溝１７を
形成し、この溝１７にゲート電極７´を埋め込むことに
より、溝の表面からｎ型ベース層３の内側に形成される
空乏層がｐ型ベース領域４とｎ型ベース層３との間の接
合により形成される空乏層の形状を滑らかにし、空乏層
中の電界が集中することを防止するためである。
【００６８】
【発明の効果】以上のように、本発明による半導体装置
では、オン抵抗を低減し、逆バイアスにおける耐圧を向
上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の
構造を示す断面図。
【図２】本発明の第２の実施の形態による半導体装置の
構造を示す断面図。
【図３】本発明の第３の実施の形態による半導体装置の
構造を示す断面図。
【図４】本発明の第３の実施の形態による半導体装置の
拡大断面図。
【図５】本発明の第４の実施の形態による半導体装置の
構造を示す断面図。
【図６】本発明の第４の実施の形態による半導体装置の
電流電圧特性を示す図。
【図７】従来の半導体装置の構造を示す断面図。
【図８】従来の半導体装置の不純物およびキャリアの濃
度分布を示す図。
【図９】従来の半導体装置の問題を示す断面図。
【符号の説明】
１…アノード層、２…ｎ型バッファ層、３…ｎ型ベース
層、４…ｐ型ベース領域、５…ｎ型カソード領域、６…
ゲート絶縁膜、７…ゲート電極、８…カソード電極、９
…アノード電極、１１、１２、１６、１８…空乏層、１
５…ｐ型拡散層、１７、１９…溝、２０…酸化膜、２１
…多結晶シリコン

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 一方の側面が半導体基板の表面となるよ
    うに形成された第１の導電型を有するベース層と、一方
    の側面が前記ベース層に接し他方の側面が前記半導体基
    板の裏面となるように形成された第２の導電型を有する
    アノード層と、前記半導体基板の表面領域の一部に形成
    された第２の導電型を有するベース領域と、このベース
    領域内の前記半導体基板の表面の一部に形成された第１
    の導電型を有するカソード領域と、このカソード領域の
    一部とこのカソード領域の一部に隣接する前記ベース領
    域の一部と前記ベース領域の一部に隣接する前記ベース
    層の一部との表面上にゲート絶縁膜を介して形成された
    ゲート電極とを具備する半導体装置において、前記ベー
    ス領域が形成されていない前記ベース層の表面部分の一
    部に前記ゲート電極に対向するように第２の導電型の島
    領域を具備し、前記ベース領域と前記ベース層との間に
    逆バイアス電圧が印加された時に前記ベース領域と前記
    ベース層との間の接合により前記ベース層側へ形成され
    る第１の空乏層が前記島領域と前記ベース層との間の接
    合により前記ベース層側へ形成された第２の空乏層と接
    触するように前記ベース領域に対して設定される位置に
    前記島領域が形成されていることを特徴とする半導体装
    置。
  2. 【請求項２】 一方の側面が半導体基板の表面となるよ
    うに形成された第１の導電型を有するベース層と、一方
    の側面が前記ベース層に接し他方の側面が前記半導体基
    板の裏面となるように形成された第２の導電型を有する
    アノード層と、前記半導体基板の表面領域の一部に形成
    された第２の導電型を有するベース領域と、このベース
    領域内の前記半導体基板の表面の一部に形成された第１
    の導電型を有するカソード領域と、このカソード領域の
    一部とこのカソード領域の一部に隣接する前記ベース領
    域の一部と前記ベース領域の一部に隣接する前記ベース
    層の一部との表面上にゲート絶縁膜を介して形成された
    ゲート電極とを具備する半導体装置において、前記ベー
    ス領域が形成されていない前記ベース層の表面部分の一
    部に前記ゲート電極に対向するように第２の導電型の島
    領域を具備し、前記島領域の深さ方向の不純物分布は前
    記ベース領域の深さ方向の不純物分布とほぼ等しいこと
    を特徴とする半導体装置。
  3. 【請求項３】 一方の側面が半導体基板の表面となるよ
    うに形成された第１の導電型を有するベース層と、一方
    の側面が前記ベース層に接し他方の側面が前記半導体基
    板の裏面となるように形成された第２の導電型を有する
    アノード層と、前記半導体基板の表面領域の一部に形成
    された第２の導電型を有するベース領域と、このベース
    領域内の前記半導体基板の表面の一部に形成された第１
    の導電型を有するカソード領域と、このカソード領域の
    一部とこのカソード領域の一部に隣接する前記ベース領
    域の一部と前記ベース領域の一部に隣接する前記ベース
    層の一部との表面上にゲート絶縁膜を介して形成された
    ゲート電極とを具備する半導体装置において、前記ベー
    ス領域が形成されていない前記ベース層の表面部分の一
    部に溝を具備し、この溝は絶縁膜を介して前記ゲート電
    極が埋め込まれており、前記ベース領域と前記ベース層
    との間に逆バイアス電圧が印加された時に前記ベース領
    域と前記ベース層との間の接合により前記ベース層側へ
    形成される第１の空乏層が前記ベース層の前記溝の内壁
    面より前記ベース層の内部へ形成された第２の空乏層と
    接触するように形成されていることを特徴とする半導体
    装置。
  4. 【請求項４】 一方の側面が半導体基板の表面となるよ
    うに形成された第１の導電型を有するベース層と、一方
    の側面が前記ベース層に接し他方の側面が前記半導体基
    板の裏面となるように形成された第２の導電型を有する
    アノード層と、前記半導体基板の表面領域の一部に形成
    された第２の導電型を有するベース領域と、このベース
    領域内の前記半導体基板の表面の一部に形成された第１
    の導電型を有するカソード領域と、このカソード領域の
    一部とこのカソード領域の一部に隣接する前記ベース領
    域の一部と前記ベース領域の一部に隣接する前記ベース
    層の一部との表面上にゲート絶縁膜を介して形成された
    ゲート電極とを具備する半導体装置において、前記ベー
    ス領域が形成されていない前記ベース層の表面部分の一
    部に溝を具備し、この溝は絶縁膜を介して前記ゲート電
    極が埋め込まれていることを特徴とする半導体装置。
  5. 【請求項５】 前記溝の深さと前記ベース領域の深さと
    前記絶縁膜の膜厚とは以下の式に示す条件を満たす請求
    項４記載の半導体装置。ただし、前記溝の深さをＸｔ、
    前記ベース領域の深さをＸｊ、前記絶縁膜の膜厚をＴｏ
    ｘ、前記絶縁膜の誘電率をｅ1 、前記半導体基板の誘電
    率をｅ2 とする。 Ｘｊ＞Ｘｔ−Ｔｏｘ×ｅ2 ／ｅ1
  6. 【請求項６】 一方の側面が半導体基板の表面となるよ
    うに形成された第１の導電型を有するベース層と、一方
    の側面が前記ベース層に接し他方の側面が前記半導体基
    板の裏面となるように形成された第２の導電型を有する
    アノード層と、前記半導体基板の表面領域の一部に形成
    された第２の導電型を有するベース領域と、このベース
    領域内の前記半導体基板の表面の一部に形成された第１
    の導電型を有するカソード領域と、このカソード領域の
    一部とこのカソード領域の一部に隣接する前記ベース領
    域の一部と前記ベース領域の一部に隣接する前記ベース
    層の一部との表面上にゲート絶縁膜を介して形成された
    ゲート電極とを具備する半導体装置において、前記ベー
    ス領域の内部に形成された前記ベース領域よりも深い深
    さを有する溝と、少なくともこの溝の内壁面上に形成さ
    れた絶縁膜とを具備することを特徴とする半導体装置。
  7. 【請求項７】 一方の側面が半導体基板の表面となるよ
    うに形成された第１の導電型を有するベース層と、一方
    の側面が前記ベース層に接し他方の側面が前記半導体基
    板の裏面となるように形成された第２の導電型を有する
    アノード層と、前記半導体基板の表面領域の一部に形成
    された第２の導電型を有するベース領域と、このベース
    領域内の前記半導体基板の表面の一部に形成された第１
    の導電型を有するカソード領域と、このカソード領域の
    一部とこのカソード領域の一部に隣接する前記ベース領
    域の一部と前記ベース領域の一部に隣接する前記ベース
    層の一部との表面上にゲート絶縁膜を介して形成された
    ゲート電極とを具備する半導体装置において、前記ベー
    ス領域が形成されていない前記ベース層の表面部分の一
    部に前記ゲート電極に対向するように第２の導電型の島
    領域を具備し、前記島領域の深さ方向の不純物分布は前
    記ベース領域の深さ方向の不純物分布とほぼ等しく、前
    記ベース領域の内部に形成された前記ベース領域よりも
    深い深さを有する溝と、少なくともこの溝の内壁面上に
    形成された絶縁膜とを具備することを特徴とする半導体
    装置。
  8. 【請求項８】 一方の側面が半導体基板の表面となるよ
    うに形成された第１の導電型を有するベース層と、一方
    の側面が前記ベース層に接し他方の側面が前記半導体基
    板の裏面となるように形成された第２の導電型を有する
    アノード層と、前記半導体基板の表面領域の一部に形成
    された第２の導電型を有するベース領域と、このベース
    領域内の前記半導体基板の表面の一部に形成された第１
    の導電型を有するカソード領域と、このカソード領域の
    一部とこのカソード領域の一部に隣接する前記ベース領
    域の一部と前記ベース領域の一部に隣接する前記ベース
    層の一部との表面上にゲート絶縁膜を介して形成された
    ゲート電極とを具備する半導体装置において、前記ベー
    ス領域が形成されていない前記ベース層の表面部分の一
    部に形成された第１の溝と前記ベース領域の内部に形成
    された第２の溝とを具備し、前記第１の溝は絶縁膜を介
    して前記ゲート電極が埋め込まれており、前記第２の溝
    は前記ベース領域よりも深い深さを有し、少なくともこ
    の第２の溝の内壁面上に絶縁膜が形成されていることを
    特徴とする半導体装置。
  9. 【請求項９】 前記溝または前記第１の溝または前記第
    ２の溝の内部に絶縁膜を介して多結晶シリコンが埋め込
    まれている請求項３乃至８記載の半導体装置。
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* Cited by examiner, † Cited by third party
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WO1999056323A1 (fr) * 1998-04-27 1999-11-04 Mitsubishi Denki Kabushiki Kaisha Dispositif semi-conducteur et son procede de fabrication
JP2009194164A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 絶縁ゲート型電界効果トランジスタおよびその製造方法
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