CN110931555A - 半导体装置 - Google Patents

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Abstract

半导体装置具备：半导体部，包括第一导电型的第一半导体层；第一电极，设在半导体部表面上；第二电极，设在半导体部背面上；多个控制电极，设在半导体部中，在从第一电极朝第二电极的方向上延伸；及绝缘膜，使多个控制电极与半导体部电绝缘；半导体部包括：第二导电型的第二半导体层，位于邻接的两个控制电极间，且设在第一电极与第一半导体层之间；第一导电型的第三半导体层，设在第一电极与第二半导体层之间；第二导电型的第四半导体层，设在邻接的另外两个控制电极间，且设在第一电极与第一半导体层间；第二导电型的第五半导体层，设在第一电极与第四半导体层之间；及第六半导体层，设在第四与第五半导体层之间，包含第一导电型杂质。

Description

半导体装置
本申请享受以日本专利申请2018-174503号(申请日：2018年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及一种半导体装置。
背景技术
作为具有600V以上的耐压的半导体装置，例如已知有绝缘栅双极晶体管(Insulated Gate Bipolar Transistor：IGBT)。这样的半导体装置例如用于功率转换器，因此期望稳态损失以及开关损失的双方较低，换言之，期望导通电阻较低以及开关速度较快。
例如，在沟槽栅极结构的IGBT中，优选使栅极电极从沟道区域延伸到n-型基极层中的较深位置。由此，能够在相邻的栅极电极之间的n-型基极层中高效地蓄积载流子，能够降低导通电阻。但是，如果在n-型基极层中蓄积载流子并降低导通电阻，则在关断时排出的载流子量也增多。因此，关断时间变长，开关损失增大。即，稳态损失的降低与开关损失的降低处于折衷的关系。
发明内容
实施方式提供一种导通电阻较低、开关损失降低了的半导体装置。
实施方式的半导体装置具备：半导体部，包括第一导电型的第一半导体层；第一电极，设置在上述半导体部的表面上；第二电极，设置在上述半导体部的背面上；多个控制电极，设置在上述半导体部中，在从上述第一电极朝向上述第二电极的方向上延伸；以及绝缘膜，使上述多个控制电极与上述半导体部电绝缘。上述半导体部包括：第二导电型的第二半导体层，位于上述多个控制电极中相邻接的两个控制电极之间，且设置在上述第一电极与上述第一半导体层之间；第一导电型的第三半导体层，设置在上述第一电极与上述第二半导体层之间；第二导电型的第四半导体层，设置在上述多个控制电极中相邻接的另外两个控制电极之间，且设置在上述第一电极与上述第一半导体层之间；第二导电型的第五半导体层，设置在上述第一电极与上述第四半导体层之间；以及第六半导体层，设置在上述第四半导体层与上述第五半导体层之间，包含第一导电型杂质。上述第六半导体层具有位于上述第四半导体层与上述第五半导体层之间的主部、以及位于上述绝缘膜与上述主部之间的边界部，上述边界部的第一导电型杂质浓度比上述主部的第一导电型杂质浓度低。
附图说明
图1是示意性地表示第一实施方式的半导体装置的立体图。
图2是表示第一实施方式的半导体装置的示意截面图。
图3是表示第一实施方式的半导体装置的动作的示意图。
图4是示意性地表示第一实施方式的变形例的半导体装置的立体图。
图5是表示第一实施方式的其他变形例的半导体装置的示意截面图。
图6是表示第二实施方式的半导体装置的示意截面图。
图7是表示第三实施方式的半导体装置的示意截面图。
图8是表示第四实施方式的半导体装置的示意截面图。
图9是表示第五实施方式的半导体装置的示意截面图。
具体实施方式
以下，参照附图对实施方式进行说明。对于附图中的相同部分标注相同的符号并适当省略其详细说明，对于不同的部分进行说明。另外，附图是示意性或概念性的附图，各部分的厚度与宽度之间的关系、部分之间的大小的比率等不一定与现实情况相同。另外，即使在表示相同部分的情况下，也存在根据附图而相互的尺寸、比率被不同地表示的情况。
并且，使用在各图中表示的X轴、Y轴及Z轴来说明各部分的配置及结构。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有时将Z方向设为上方、将其相反方向设为下方来进行说明。
并且，n+、n以及n-表示是n型半导体，其n型杂质浓度按照该顺序被设定得低。p+、p以及p-表示是p型半导体，其p型杂质浓度按照该顺序设定得低。
(第一实施方式)
图1和图2是表示第一实施方式的半导体装置1的示意图。半导体装置1例如是IGBT。图1是示意地表示半导体装置1的主要部分的立体图。图2是表示半导体装置1的结构的示意截面图。
如图1所示，半导体装置1具备半导体部SP和栅极电极GE。栅极电极GE设置于形成在半导体部SP中的栅极沟槽GT的内部。栅极沟槽GT例如沿着从半导体部SP的表面朝向背面的方向(Z方向)挖下，并在沿着半导体部SP的表面的Y方向上延伸。栅极沟槽GT例如在X方向上排列配置。栅极电极GE例如被埋入于栅极沟槽GT的内部，且设置成在Y方向以及Z方向上延伸的板状。
半导体部SP包括n-型基极层10、n型阻挡层15、p型基极层20、n型发射极层30和p+型接触层40。栅极沟槽GT具有从半导体部SP的表面达到n-型基极层10中的深度，n型阻挡层15、p型基极层20、n型发射极层30和p+型接触层40设置于在X方向上相邻接的栅极电极GE之间。
n型阻挡层15设置在n-型基极层10上，p型基极层20设置在n型阻挡层15上。n型发射极层30和p+型接触层40选择性地设置在p型基极层20上，例如在Y方向上交替配置。栅极电极GE被设置为，隔着栅极绝缘膜23与n-型基底层10、n型阻挡层15、p型基底层20相对。
半导体部SP还包括p型半导体层50、n型半导体层60和p型半导体层70。p型半导体层50、n型半导体层60和p型半导体层70设置于栅极电极GE之间的未设置p型基极层20的区域。p型半导体层50设置在n-型基极层10上，n型半导体层60设置在p型半导体层50上。p型半导体层70设置在n型半导体层60上。栅极电极GE被设置为，隔着另外的栅极绝缘膜23与p型半导体层50、n型半导体层60及p型半导体层70相对。
并且，n型半导体层60包括主部60a和边界部60b。主部60a包含高浓度的n型杂质，边界部60b包含浓度比主部60a低的n型杂质。边界部60b位于栅极绝缘膜23与主部60a之间。另外，主部60a及边界部60b与p型半导体层50及70相接。
如图2所示，半导体部SP配置在集电极电极80与发射极电极90之间。集电极电极80配置在半导体部SP的背面侧。发射极电极90配置在半导体部SP的表面侧，并与n型发射极层30、p+型接触层40和p型半导体层70相接。集电极电极80以及发射极电极90例如是包含从包括铝(Al)、钛(Ti)、镍(Ni)、钨(W)和金(Au)的组中选择的至少一种的金属层。发射极电极90例如也可以是导电性的多晶硅层。
半导体部SP还包括n型缓冲层17和p型集电极层85。p型集电极层85位于n-型基极层10与集电极电极80之间。n型缓冲层17设置在n-型基极层10与p型集电极层85之间。n型缓冲层17包含浓度比n-型基极层10高的n型杂质。另外，n型缓冲层17也可以与n-型基底层10一体地形成。
半导体部SP的材料例如是硅(Si)。半导体部SP的材料并不限定于此，例如也可以使用碳化硅(SiC)等半导体。栅极沟槽GT具有从半导体部SP的表面达到n-型基极层10的深度。栅极沟槽GT的深度例如为1～10μm。栅极沟槽GT例如以0.1～几μm的间隔配置在X方向上。
栅极电极GE配置在栅极沟槽GT的内部，并通过栅极绝缘膜23与n-型基极层10、n型阻挡层15、p型基极层20、n型发射极层30、p+型接触层40、p型半导体层50、n型半导体层60和p型半导体层70电绝缘。另外，栅极电极GE通过层间绝缘膜24与发射极电极90电绝缘。
栅极绝缘膜23以及层间绝缘膜24例如是氧化硅膜(SiO2)。栅极绝缘膜23和层间绝缘膜24的材料并不限定于此，例如，栅极绝缘膜23的材料和层间绝缘膜24的材料也可以不同。栅极电极GE例如是包含n型或p型杂质的多晶硅。另外，栅极电极GE的材料也可以是金属。
n-型基极层10例如是具有1×1012～1×1015cm-3的n型杂质浓度的半导体层。n-型基底层10例如具有1～1000μm的层厚。n-型基极层10的n型杂质浓度及层厚被设定为能够得到规定的元件耐压。
n型阻挡层15具有比n-型基极层10的n型杂质浓度高的n型杂质浓度。n型阻挡层15例如包含1×1012～1×1014cm-2的n型杂质。n型阻挡层15的层厚例如为0.1～几μm左右。
p型基底层20例如包含1×1012～1×1014cm-2的p型杂质。p型基底层20的层厚例如为0.1～几μm左右。p型基极层20经由p+型接触层40与发射极电极90电连接。
n型发射极层30具有比n-型基极层10的n型杂质浓度高的n型杂质浓度。n型发射极层30例如包含1×1014～1×1016cm-2的n型杂质。n型发射极层30的层厚例如为0.1～几μm。
p+型接触层40包含浓度比p型基底层20的p型杂质浓度高的p型杂质。p+型接触层40例如包含1×1014～1×1016cm-2的p型杂质。p+型接触层40的层厚例如为0.1～几μm。
p型集电极层85例如包含1×1013～1×1015cm-2的p型杂质。p型集电极层85的层厚例如为0.1～10μm。
半导体装置1包括沟道区域CR和PNP区域。沟道区域CR设置在栅极电极GE之间，并包括p型基极层20和n型发射极层30。PNP区域在栅极电极GE之间包括p型半导体层50、n型半导体层60和p型半导体层70。沟道区域CR和PNP区域例如在X方向上交替配置。另外，也可以如图2所示，在X方向上相邻接的沟道区域CR之间配置多个PNP区域。或者，也可以在X方向上相邻接的PNP区域之间配置多个沟道区域CR。
接着，参照图2和图3对半导体装置1的动作进行说明。图3是表示第一实施方式的半导体装置1的动作的时序图。
例如，在使半导体装置1接通的稳定状态下，对栅极电极GE施加超过阈值的正的驱动信号(栅极电压VGE)。由此，在沟道区域CR中的p型基极层20与栅极绝缘膜23的界面形成n型沟道，n-型基极层10与n型阻挡层15、n型发射极层30之间导通。其结果，电子被注入到n-型基极层10中。因此，p型集电极层85相对于n-型基极层10被正偏压，从p型集电极层85向n-型基极层10注入空穴，并成为导通状态。此时注入的空穴在n-型基极层10中移动并流入p型基极层20。
此外，在n-型基极层10与栅极绝缘膜23的界面形成n型蓄积层。为了与该n型蓄积层的负电荷取得平衡，从p型集电极层85向n-型基极层10的空穴注入被促进，n-型基极层10中的载流子量增加。其结果，半导体装置1的接通状态下的导通电阻降低。
PNP区域为，将p型半导体层50、p型半导体层70的p型杂质浓度设定为，即使在对栅极电极GE施加了超过阈值的正的驱动信号(栅极电压VGE)时，也不会在p型半导体层50、p型半导体层70与栅极绝缘膜23的界面形成n型沟道的浓度。由此，在PNP区域中，n型沟道不导通。但是，通过PNP区域的接合部产生微小的漏电流，与图3中虚线所示的未设置PNP区域的情况相比，集电极发射极间电压Vce稍微上升。因此，产生与Vce的增量ΔVce对应的能量损失(Vce＊Ic)的增量ΔE。
在半导体装置1中，在n型半导体层60中设置包含高浓度的n型杂质的主部60a，由此能够抑制PNP区域的接合部的漏电流，能够抑制接通状态下的Vce的上升以及Vce＊Ic的增加ΔE。
接着，在使半导体装置1关断的情况下，将向栅极电极GE施加的栅极电压VGE降低到比阈值低的驱动信号(以下，记载为截止)。此时，使栅极电压VGE降低到沟道区域CR中的阈值以下，进而，对栅极电极VGE施加负电位。由此，在沟道区域CR的n型沟道以及n-型基极层10与栅极绝缘膜23的界面，n型蓄积层消失。其结果，经由了n型沟道的向n-型基极层10的电子注入停止，半导体装置1被关断。
但是，由于直到蓄积在n-型基极层10中的载流子被向集电极电极80及发射极电极90排出为止都流动集电极电流Ic，因此从使栅极电压VGE截止起到半导体装置1关断为止产生时间延迟(关断时间)。
如图3所示，当使栅极电压VGE截止时，集电极电流Ic开始降低，当降低到一定电平时，半导体装置1成为关断状态。在此期间，随着Vce的增加而Vce＊Ic上升。之后，集电极电流Ic降低，并且Vce＊Ic降低，并在关断状态下成为零电平。该关断期间的Vce＊Ic的累积值成为开关损失。
在半导体装置1中，通过对栅极电极GE施加负电位，由此在PNP区域的n型半导体层60与栅极绝缘膜23之间的界面形成p型沟道。因此，p型半导体层50与p型半导体层70之间导通，能够促进空穴向发射极电极90的排出。由此，与不设置PNP区域的情况相比，能够缩短关断时间，降低开关损失。
在半导体装置1中，通过在n型半导体层60与栅极绝缘膜23相接的部分设置n型杂质浓度较低的边界部60b，由此能够减小形成p型沟道的阈值的绝对值。
例如，在使向栅极电极GE施加的栅极电压VGE从正电位变化为负电位时，由于与栅电容相应的密勒效应，到栅极电位成为形成p型沟道的阈值以下为止需要一定的时间。在半导体装置1中，通过配置边界部60b，能够减小阈值的绝对值，缩短到形成p型沟道为止的时间。由此，能够缩短关断时间，降低开关损失。
图4是示意性地表示第一实施方式的变形例的半导体装置2的立体图。在半导体装置2中，沟道区域CR中的n型发射极层30和p+型接触层40的配置与半导体装置1不同。
如图4所示，n型发射极层30和p+型接触层40在沿着半导体部SP的表面的栅极沟槽的延伸方向上交替配置。n型发射极层30和p+型接触层40被设置为，隔着栅极绝缘膜23与配置在X方向的两侧的栅极电极GE相对。
图1及图4所示的n型发射极层30及p+型接触层40的配置为例示，实施方式并不限定于此。在以下的图5～图9中，表示具有与图1相同的n型发射极层30和p+型接触层40的配置的实施例，但并不限定于此。例如，在图5～图9所示的实施例中，也能够应用图4所示的n型发射极层30和p+型接触层40的配置。
图5是表示第一实施方式的其他变形例的半导体装置3的示意截面图。在半导体装置3中，在沟道区域CR中未设置n型阻挡层15，而在n-型基极层10上直接设置p型基极层20。
在使半导体装置3接通的情况下，在n-型基极层10与栅极绝缘膜23之间的界面形成的n型蓄积层延伸至p型基极层20的附近。由此，从p型集电极层85向n-型基极层10的空穴注入被促进，并得到较低的导通电阻。未设置这样的n型阻挡层15的结构也能够应用于以下的图6～图9所示的实施方式。
(第二实施方式)
图6是表示第二实施方式的半导体装置4的示意截面图。在半导体装置4中，在PNP区域中，在n型半导体层60与栅极电极GE之间设置有栅极绝缘膜25，在p型半导体层70与栅极电极GE之间设置有栅极绝缘膜27。
栅极绝缘膜25的厚度W2例如比栅极绝缘膜23的厚度W1薄。由此，能够减小用于在栅极绝缘膜25与n型半导体层60之间的界面形成p型沟道的阈值电压的绝对值。即，能够提高n型半导体层60的n型杂质的浓度，而抑制接通状态下的漏电流，并且能够使关断时的p型沟道的形成变得容易，而缩短关断时间。由此，能够降低稳态损失和开关损失的双方。
另外，栅极绝缘膜27只要具有相对于对栅极电极GE与p型半导体层70之间施加的电压不产生绝缘击穿的厚度W3即可，例如，在与栅极绝缘膜25一体地形成的情况下，具有与栅极绝缘膜25大致相同的厚度。
(第三实施方式)
图7是表示第三实施方式的半导体装置5的示意截面图。在半导体装置5中，在PNP区域的栅极绝缘膜23与n型半导体层60之间设置有p型区域65。p型区域65例如包含浓度比n型半导体层60的n型杂质低的n型杂质，并且还包含浓度比该n型杂质高的p型杂质。
p型区域65被设置为，与栅极绝缘膜23相接，且与p型半导体层50以及p型半导体层70相连。p型区域65中的该p型杂质具有在对栅极电极GE施加正的栅极电压VGE的情况下反转为n型的浓度，其厚度具有反转为n型的区域与n型半导体层60相连的厚度。
在半导体装置5中，在接通状态下，p型区域65成为n型反转层，与高浓度的n型半导体层60一起抑制PNP区域中的漏电流。另一方面，在关断时，经由p型半导体层50、p型区域65及p型半导体层70从n-型基极层10向发射极电极90排出空穴，能够缩短关断时间。由此，能够降低稳态损失和开关损失的双方。
(第四实施方式)
图8是表示第四实施方式的半导体装置6的示意截面图。半导体装置6具有设置于PNP区域的n型半导体层55。n型半导体层55包括成为相对于空穴的陷阱能级TP的缺陷。
在半导体装置6中设置为，在对栅极电极GE施加了负电位时，在栅极绝缘膜23与n型半导体层55之间的界面形成p型沟道，p型半导体层50与p型半导体层70之间导通。由此，在关断时，能够促进空穴的排出，缩短关断时间。另一方面，在接通状态下，通过n型半导体层55中的空穴陷阱，能够抑制PNP区域的接合部的漏电流。
(第五实施方式)
图9是表示第五实施方式的半导体装置7的示意截面图。在半导体装置7中，在X方向上相邻接的两个沟道区域CR之间设置有PNP区域和两个P区域PR。PNP区域配置于两个P区域PR之间。
在P区域PR中配置有p型半导体层75。PNP区域包括p型半导体层50、n型半导体层60和p型半导体层70。PNP区域例如也可以具有图1、图6～图8中记载的任一种结构。
此外，半导体装置7具有第一栅极电极MG和第二栅极电极CG。第一栅极电极MG位于沟道区域CR与P区域PR之间，第二栅极电极CG位于P区域PR与PNP区域之间。
第二栅极电极CG与第一栅极电极MG被独立地控制，例如，在关断时，在对第一栅极电极MG施加的正的栅极电压VGE截止的定时之前，从正电位切换到负电位，使PNP区域的p型半导体层50与p型半导体层70之间导通。由此，能够促进关断时的空穴的排出，降低开关损失。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图对发明的范围进行限定。这些新的实施方式能够以其他的方式加以实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包括于发明的范围及主旨中，并且包括于专利请求范围所记载的发明和与其等同的范围中。

Claims (12)

1.一种半导体装置，具备：
半导体部，包括第一导电型的第一半导体层；
第一电极，设置在上述半导体部的表面上；
第二电极，设置在上述半导体部的背面上；
多个控制电极，设置在上述半导体部中，在从上述第一电极朝向上述第二电极的第一方向上延伸，且在沿着上述半导体部的上述表面的第二方向上排列配置；以及
多个第一绝缘膜，使上述多个控制电极与上述半导体部电绝缘，
上述半导体部包括：
第二导电型的第二半导体层，位于上述多个控制电极中相邻接的两个控制电极之间，且设置在上述第一电极与上述第一半导体层之间；
第一导电型的第三半导体层，选择性地设置在上述第一电极与上述第二半导体层之间；
第二导电型的第四半导体层，设置在上述多个控制电极中相邻接的另外两个控制电极之间，且设置在上述第一电极与上述第一半导体层之间；
第二导电型的第五半导体层，设置在上述第一电极与上述第四半导体层之间；以及
第六半导体层，设置在上述第四半导体层与上述第五半导体层之间，包含第一导电型杂质，
上述第六半导体层具有位于上述第四半导体层与上述第五半导体层之间的主部、以及位于上述多个第一绝缘膜中的一个第一绝缘膜与上述主部之间的边界部，上述边界部的第一导电型杂质浓度比上述主部的第一导电型杂质浓度低。
2.如权利要求1所述的半导体装置，其中，
还具备分别设置在上述第一电极与上述多个控制电极之间的多个第二绝缘膜，
上述多个控制电极通过上述多个第二绝缘膜而与上述第一电极电绝缘，
上述第一电极与上述第三半导体层以及上述第五半导体层电连接。
3.如权利要求1所述的半导体装置，其中，
上述边界部具有包含浓度比上述第一导电型杂质浓度高的第二导电型杂质的第二导电型。
4.如权利要求1所述的半导体装置，其中，
上述半导体部还包括位于上述第一半导体层与上述第二电极之间的第二导电型的第七半导体层。
5.如权利要求1所述的半导体装置，其中，
上述半导体部还包括第一导电型的第八半导体层，该第八半导体层位于上述第一半导体层与上述第七半导体层之间，包含浓度比上述第一半导体层的第一导电型杂质浓度高的第一导电型杂质。
6.如权利要求1所述的半导体装置，其中，
上述半导体部还包括第一导电型的第八半导体层，该第八半导体层设置在上述第一半导体层与上述第二半导体层之间，包含浓度比上述第一半导体层的第一导电型杂质高的第一导电型杂质。
7.如权利要求1所述的半导体装置，其中，
上述多个控制电极在沿着上述半导体部的上述表面的第三方向、且是与上述第二方向交叉的第三方向上延伸，
上述半导体部还包括第二导电型的第九半导体层，该第九半导体层选择性地设置在上述第二半导体层与上述第一电极之间，包含浓度比上述第二半导体层的第二导电型杂质高的第二导电型杂质，在上述第三方向上与上述第三半导体层交替配置，
上述第一电极与上述第三半导体层、上述第五半导体层以及上述第九半导体层电连接。
8.如权利要求1所述的半导体装置，其中，
上述半导体部具有：第一区域，位于上述相邻接的两个控制电极之间，包括上述第二半导体层和上述第三半导体层；以及第二区域，位于上述另外两个控制电极之间，包括上述第四半导体层、上述第五半导体层以及上述第六半导体层，
上述第一区域和上述第二区域分别配置有多个，
在沿着上述半导体部的表面的第二方向上相邻的两个上述第一区域之间配置有两个以上的上述第二区域。
9.如权利要求1所述的半导体装置，其中，
上述半导体部具有：第一区域，位于上述相邻接的两个控制电极之间，包括上述第二半导体层以及上述第三半导体层；以及第二区域，位于上述另外两个控制电极之间，包括上述第四半导体层、上述第五半导体层以及上述第六半导体层，
上述第一区域和上述第二区域分别配置有多个，
在沿着上述半导体部的表面的第二方向上相邻的两个上述第二区域之间配置两个以上的上述第一区域。
10.一种半导体装置，具备：
半导体部，包括第一导电型的第一半导体层；
第一电极，设置在上述半导体部的表面上；
第二电极，设置在上述半导体部的背面上；
多个控制电极，设置在上述半导体部中，在从上述第一电极朝向上述第二电极的第一方向上延伸，且在沿着上述半导体部的上述表面的第二方向上排列；以及
多个第一绝缘膜，使上述多个控制电极与上述半导体部电绝缘，
上述半导体部包括：
第二导电型的第二半导体层，位于上述多个控制电极中相邻接的两个控制电极之间，且设置在上述第一电极与上述第一半导体层之间；
第一导电型的第三半导体层，选择性地设置在上述第一电极与上述第二半导体层之间；
第二导电型的第四半导体层，设置在上述多个控制电极中相邻接的另外两个控制电极之间，且设置在上述第一电极与上述第一半导体层之间；
第二导电型的第五半导体层，设置在上述第一电极与上述第四半导体层之间；以及
第一导电型的第六半导体层，设置在上述第四半导体层与上述第五半导体层之间，
位于上述第六半导体层与上述另外两个控制电极中的一个控制电极之间的第一绝缘膜的一部分，具有比位于上述第四半导体层与上述另外两个控制电极中的一个控制电极之间的上述第一绝缘膜的另外一部分的膜厚薄的膜厚。
11.如权利要求10所述的半导体装置，其中，
位于上述第六半导体层与上述另外两个控制电极中的一个控制电极之间的上述第一绝缘膜的一部分，具有比位于上述第五半导体层与上述另外两个控制电极中的一个控制电极之间的上述第一绝缘膜的再另外一部分的膜厚薄的膜厚。
12.一种半导体装置，具备：
半导体部，包括第一导电型的第一半导体层；
第一电极，设置在上述半导体部的表面上；
第二电极，设置在上述半导体部的背面上；
多个控制电极，设置在上述半导体部中，在从上述第一电极朝向上述第二电极的方向上延伸；以及
绝缘膜，使上述多个控制电极与上述半导体部电绝缘，
上述半导体部包括：
第二导电型的第二半导体层，位于上述多个控制电极中相邻接的两个控制电极之间，且设置在上述第一电极与上述第一半导体层之间；
第一导电型的第三半导体层，设置在上述第一电极与上述第二半导体层之间；
第二导电型的第四半导体层，设置在上述多个控制电极中相邻接的另外两个控制电极之间，且设置在上述第一电极与上述第一半导体层之间；
第二导电型的第五半导体层，设置在上述第一电极与上述第四半导体层之间；以及
第一导电型的第六半导体层，设置在上述第四半导体层与上述第五半导体层之间，
上述第六半导体层包括对第二导电型的载流子捕获的能级。
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