JP6995722B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
６００Ｖ以上の耐圧を有する半導体装置として、例えば、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）が知られている。このような半導体装置は、例えば、電力変換器に用いられるため、定常損失およびスイッチング損失の双方が低いこと、言い換えれば、オン抵抗が低いこと、および、スイッチング速度が速いことが望まれている。
例えば、トレンチゲート構造のＩＧＢＴでは、ゲート電極をチャネル領域からｎ－形ベース層中の深い位置まで延伸させることが好ましい。これにより、隣り合うゲート電極間のｎ－形ベース層にキャリアを効率よく蓄積することが可能となり、オン抵抗を低減することができる。しかしながら、ｎ－形ベース層中にキャリアを蓄積し、オン抵抗を低減すれば、ターンオフ時に排出されるキャリア量も多くなる。このため、ターンオフ時間が長くなり、スイッチング損失が増大する。つまり、定常損失の低減とスイッチング損失の低減はトレードオフの関係にある。
特許第３９３４６１３号公報
実施形態は、オン抵抗が低く、スイッチング損失が低減された半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の表面上に設けられた第１電極と、前記半導体部の裏面上に設けられた第２電極と、前記半導体部中に設けられ、前記第１電極から前記第２電極に向かう方向に延びる複数の制御電極と、前記複数の制御電極を前記半導体部から電気的に絶縁する絶縁膜と、を備える。前記半導体部は、前記複数の制御電極のうちの隣接する２つの制御電極の間に位置し、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第２半導体層と、前記第１電極と前記第２半導体層との間に設けられた第１導電形の第３半導体層と、前記複数の制御電極のうちの隣接する別の２つの制御電極間に設けられ、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第４半導体層と、前記第１電極と前記第４半導体層との間に設けられた第２導電形の第５半導体層と、前記第４半導体層と前記第５半導体層との間に設けられ、前記第５半導体層に接し、第１導電形不純物を含む第６半導体層と、を含む。前記第５半導体層は、前記第１電極と前記第５半導体層との間に第１導電形の半導体領域もしくは第１導電形の半導体層が設けられないように構成され、前記第６半導体層は、前記第４半導体層と前記第５半導体層との間に位置する主部と、前記絶縁膜と前記主部との間に位置する境界部と、を有し、前記境界部における第１導電形不純物の濃度は、前記主部における第１導電形不純物の濃度よりも低い。
第１実施形態に係る半導体装置を模式的に示す斜視図である。 第１実施形態に係る半導体装置を示す模式断面図である。 第１実施形態に係る半導体装置の動作を示す模式図である。 第１実施形態の変形例に係る半導体装置を模式的に示す斜視図である。 第１実施形態の別の変形例に係る半導体装置を示す模式断面図である。 第２実施形態に係る半導体装置を示す模式断面図である。 第３実施形態に係る半導体装置を示す模式断面図である。 第４実施形態に係る半導体装置を示す模式断面図である。 第５実施形態に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
また、ｎ＋、ｎ、及びｎ－は、ｎ形半導体であることを示し、そのｎ形不純物濃度はこの順に低く設定される。ｐ＋、ｐ、及びｐ－は、ｐ形半導体であることを示し、そのｐ形不純物濃度はこの順に低く設定される。
（第１実施形態）
図１および図２は、第１実施形態に係る半導体装置１を示す模式図である。半導体装置１は、例えば、ＩＧＢＴである。図１は、半導体装置１の主要部を模式的に示す斜視図である。図２は、半導体装置１の構造を示す模式断面図である。
図１に示すように、半導体装置１は、半導体部ＳＰと、ゲート電極ＧＥと、を備える。ゲート電極ＧＥは、半導体部ＳＰ中に形成されたゲートトレンチＧＴの内部に設けられる。ゲートトレンチＧＴは、例えば、半導体部ＳＰの表面から裏面に向かう方向（－Ｚ方向）に掘り下げられ、半導体部ＳＰの表面に沿ったＹ方向に延びる。ゲートトレンチＧＴは、例えば、Ｘ方向に並べて配置される。ゲート電極ＧＥは、例えば、ゲートトレンチＧＴの内部に埋め込まれ、Ｙ方向およびＺ方向に延びる板状に設けられる。
半導体部ＳＰは、ｎ－形ベース層１０と、ｎ形バリア層１５と、ｐ形ベース層２０と、ｎ形エミッタ層３０と、ｐ＋形コンタクト層４０と、を含む。ゲートトレンチＧＴは、半導体部ＳＰの表面からｎ－形ベース層１０中に至る深さを有し、ｎ形バリア層１５、ｐ形ベース層２０、ｎ形エミッタ層３０およびｐ＋形コンタクト層４０は、Ｘ方向において隣接するゲート電極ＧＥの間に設けられる。
ｎ形バリア層１５は、ｎ－形ベース層１０の上に設けられ、ｐ形ベース層２０は、ｎ形バリア層１５の上に設けられる。ｎ形エミッタ層３０およびｐ＋形コンタクト層４０は、ｐ形ベース層２０の上に選択的に設けられており、例えば、Ｙ方向に交互に配置される。ゲート電極ＧＥは、ゲート絶縁膜２３を介してｎ－形ベース層１０、ｎ形バリア層１５、ｐ形ベース層２０に向き合うように設けられる。
半導体部ＳＰは、ｐ形半導体層５０と、ｎ形半導体層６０と、ｐ形半導体層７０と、をさらに含む。ｐ形半導体層５０、ｎ形半導体層６０およびｐ形半導体層７０は、ゲート電極ＧＥ間のｐ形ベース層２０を設けない領域に設けられる。ｐ形半導体層５０は、ｎ－形ベース層１０の上に設けられ、ｎ形半導体層６０は、ｐ形半導体層５０の上に設けられる。ｐ形半導体層７０は、ｎ形半導体層６０の上に設けられる。ゲート電極ＧＥは、別のゲート絶縁膜２３を介してｐ形半導体層５０、ｎ形半導体層６０およびｐ形半導体層７０に向き合うように配置される。
さらに、ｎ形半導体層６０は、主部６０ａと境界部６０ｂとを含む。主部６０ａは、高濃度のｎ形不純物を含み、境界部６０ｂは、主部６０ａよりも低濃度のｎ形不純物を含む。境界部６０ｂは、ゲート絶縁膜２３と主部６０ａとの間に位置する。また、主部６０ａおよび境界部６０ｂは、ｐ形半導体層５０および７０に接する。
図２に示すように、半導体部ＳＰは、コレクタ電極８０と、エミッタ電極９０と、の間に配置される。コレクタ電極８０は、半導体部ＳＰの裏面側に配置される。エミッタ電極９０は、半導体部ＳＰの表面側に配置され、ｎ形エミッタ層３０、ｐ＋形コンタクト層４０およびｐ形半導体層７０に接する。コレクタ電極８０およびエミッタ電極９０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）および金（Ａｕ）からなる群から選ばれる少なくとも１つを含む金属層である。エミッタ電極９０は、例えば、導電性のポリシリコン層であっても良い。
半導体部ＳＰは、ｎ形バッファ層１７とｐ形コレクタ層８５とをさらに含む。ｐ形コレクタ層８５は、ｎ－形ベース層１０とコレクタ電極８０との間に位置する。ｎ形バッファ層１７は、ｎ－形ベース層１０とｐ形コレクタ層８５との間に設けられる。ｎ形バッファ層１７は、ｎ－形ベース層１０よりも高濃度のｎ形不純物を含む。また、ｎ形バッファ層１７は、ｎ－形ベース層１０と一体に形成されても良い。
半導体部ＳＰの材料は、例えば、シリコン（Ｓｉ）である。半導体部ＳＰの材料は、これに限定される訳ではなく、例えば、炭化シリコン（ＳｉＣ）等の半導体を用いても良い。ゲートトレンチＧＴは、半導体部ＳＰの表面からｎ－形ベース層１０に達する深さを有する。ゲートトレンチＧＴの深さは、例えば、１～１０μｍである。ゲートトレンチＧＴは、例えば、０．１～数μｍの間隔でＸ方向に配置される。
ゲート電極ＧＥは、ゲートトレンチＧＴの内部に配置され、ゲート絶縁膜２３によりｎ－形ベース層１０、ｎ形バリア層１５、ｐ形ベース層２０、ｎ形エミッタ層３０、ｐ＋形コンタクト層４０、ｐ形半導体層５０、ｎ形半導体層６０およびｐ形半導体層７０から電気的に絶縁される。また、ゲート電極ＧＥは、層間絶縁膜２４によりエミッタ電極９０から電気的に絶縁される。
ゲート絶縁膜２３および層間絶縁膜２４は、例えば、シリコン酸化膜（ＳｉＯ２）である。ゲート絶縁膜２３および層間絶縁膜２４の材料は、これに限定される訳ではなく、例えば、ゲート絶縁膜２３の材料と層間絶縁膜２４の材料とが異なっても良い。ゲート電極ＧＥは、例えば、ｎ形またはｐ形不純物を含むポリシリコンである。また、ゲート電極ＧＥの材料は、金属であっても良い。
ｎ－形ベース層１０は、例えば、１×１０１２～１×１０１５ｃｍ－３のｎ形不純物濃度を有する半導体層である。ｎ－形ベース層１０は、例えば、１～１０００μｍの層厚を有する。ｎ－形ベース層１０のｎ形不純物濃度および層厚は、所定の素子耐圧が得られるように設定される。
ｎ形バリア層１５は、ｎ－形ベース層１０のｎ形不純物濃度よりも高いｎ形不純物濃度を有する。ｎ形バリア層１５は、例えば、１×１０１２～１×１０１４ｃｍ－２のｎ形不純物を含む。ｎ形バリア層１５の層厚は、例えば、０．１～数μｍ程度である。
ｐ形ベース層２０は、例えば、１×１０１２～１×１０１４ｃｍ－２のｐ形不純物を含む。ｐ形ベース層２０の層厚は、例えば、０．１～数μｍ程度である。ｐ形ベース層２０は、ｐ＋形コンタクト層４０を介してエミッタ電極９０に電気的に接続される。
ｎ形エミッタ層３０は、ｎ－形ベース層１０のｎ形不純物濃度よりも高いｎ形不純物濃度を有する。ｎ形エミッタ層３０は、例えば、１×１０１４～１×１０１６ｃｍ－２のｎ形不純物を含む。ｎ形エミッタ層３０の層厚は、例えば、０．１～数μｍである。
ｐ＋形コンタクト層４０は、ｐ形ベース層２０のｐ形不純物濃度よりも高濃度のｐ形不純物を含む。ｐ＋形コンタクト層４０は、例えば、１×１０１４～１×１０１６ｃｍ－２のｐ形不純物を含む。ｐ＋形コンタクト層４０の層厚は、例えば、０．１～数μｍである。
ｐ形コレクタ層８５は、例えば、１×１０１３～１×１０１５ｃｍ－２のｐ形不純物を含む。ｐ形コレクタ層８５の層厚は、例えば、０．１～１０μｍである。
半導体装置１は、チャネル領域ＣＲとＰＮＰ領域とを含む。チャネル領域ＣＲは、ゲート電極ＧＥ間に設けられ、ｐ形ベース層２０およびｎ形エミッタ層３０を含む。ＰＮＰ領域は、ゲート電極ＧＥ間において、ｐ形半導体層５０、ｎ形半導体層６０およびｐ形半導体層７０を含む。チャネル領域ＣＲとＰＮＰ領域は、例えば、Ｘ方向に交互に配置される。また、図２に示すように、Ｘ方向において隣接するチャネル領域ＣＲ間に複数のＰＮＰ領域が配置されても良い。もしくは、Ｘ方向において隣接するＰＮＰ領域間に複数のチャネル領域ＣＲが配置されても良い。
次に、図２および図３を参照して、半導体装置１の動作を説明する。図３は、第１実施形態に係る半導体装置１の動作を示すタイムチャートである。
例えば、半導体装置１をターンオンさせる定常状態では、ゲート電極ＧＥにしきい値を超える正の駆動信号（ゲート電圧ＶＧＥ）が印加される。これにより、チャネル領域ＣＲにおけるｐ形ベース層２０とゲート絶縁膜２３との界面にｎ形チャネルが形成され、ｎ－形ベース層１０とｎ形バリア層１５、ｎ形エミッタ層３０との間が導通する。その結果、電子がｎ－形ベース層１０中に注入される。このため、ｐ形コレクタ層８５がｎ－形ベース層１０に対して、正バイアスされてｐ形コレクタ層８５から正孔がｎ－形ベース層１０に注入されオン状態になる。このときに注入された正孔は、ｎ－形ベース層１０を走行しｐ形ベース層２０に流れ込む。
さらに、ｎ－形ベース層１０とゲート絶縁膜２３との界面には、ｎ形蓄積層が形成される。このｎ形蓄積層の負電荷とバランスさせるために、ｐ形コレクタ層８５からｎ－形ベース層１０への正孔注入が促進され、ｎ－形ベース層１０中のキャリア量が増加する。この結果、半導体装置１のターンオン状態におけるオン抵抗が低減される。
ＰＮＰ領域は、ｐ形半導体層５０、ｐ形半導体層７０のｐ形不純物濃度を、ゲート電極ＧＥにしきい値を超える正の駆動信号（ゲート電圧ＶＧＥ）が印加された時でも、ｐ形半導体層５０、ｐ形半導体層７０とゲート絶縁膜２３との界面にｎ形チャネルが形成されない濃度に設定しておく。これにより、ＰＮＰ領域ではｎ形チャネルは導通しない。しかし、ＰＮＰ領域の接合部を通じてわずかな漏れ電流が発生し、図３中に破線で示すＰＮＰ領域を設けない場合に比べて、コレクタエミッタ間電圧Ｖｃｅがわずかに上昇する。このため、Ｖｃｅの増分ΔＶｃｅに対応したエネルギー損失（Ｖｃｅ＊Ｉｃ）の増分ΔＥが発生する。
半導体装置１では、ｎ形半導体層６０に高濃度のｎ形不純物を含む主部６０ａを設けることにより、ＰＮＰ領域の接合部における漏れ電流を抑制し、ターンオン状態におけるＶｃｅの上昇およびＶｃｅ＊Ｉｃの増加ΔＥを抑制することができる。
次に、半導体装置１をターンオフさせる場合、ゲート電極ＧＥに印加されるゲート電圧ＶＧＥをしきい値より低い駆動信号にまで下げる（以降、オフすると記載する）。この時、チャネル領域ＣＲにおける閾値以下にゲート電圧ＶＧＥを低下させ、さらに、ゲート電極ＶＧＥに負電位を印加する。これにより、チャネル領域ＣＲのｎ形チャネルおよびｎ－形ベース層１０とゲート絶縁膜２３との界面においてｎ形蓄積層が消失する。この結果。ｎ形チャネルを介したｎ－形ベース層１０への電子の注入が止まり、半導体装置１は、ターンオフされる。
しかしながら、コレクタ電流Ｉｃは、ｎ－形ベース層１０に蓄積されたキャリアがコレクタ電極８０およびエミッタ電極９０に排出されるまで流れるため、ゲート電圧ＶＧＥをオフしてから半導体装置１がターンオフするまでに時間遅れ（ターンオフ時間）が生じる。
図３に示すように、ゲート電圧ＶＧＥをオフすると、コレクタ電流Ｉｃの低下が始まり、一定のレベルまで低下すると、半導体装置１は、ターンオフ状態となる。この間、Ｖｃｅの増加に伴い、Ｖｃｅ＊Ｉｃは上昇する。その後、コレクタ電流Ｉｃが低減されると共に、Ｖｃｅ＊Ｉｃは低下し、ターンオフ状態においてゼロレベルになる。このターンオフ期間におけるＶｃｅ＊Ｉｃの積分値がスイッチング損失となる。
半導体装置１では、ゲート電極ＧＥに負電位を印加することにより、ＰＮＰ領域のｎ形半導体層６０とゲート絶縁膜２３との界面にｐ形チャネルが形成される。よって、ｐ形半導体層５０とｐ形半導体層７０との間が導通し、エミッタ電極９０への正孔の排出を促進することができる。これにより、ＰＮＰ領域を設けない場合に比べてターンオフ時間を短縮し、スイッチング損失を低減することができる。
半導体装置１では、ｎ形半導体層６０がゲート絶縁膜２３に接する部分にｎ形不純物濃度が低い境界部６０ｂを設けることにより、ｐ形チャネルを形成する閾値の絶対値を小さくすることができる。
例えば、ゲート電極ＧＥへ印加されるゲート電圧ＶＧＥを正電位から負電位に変化させた時、ゲート容量に応じたミラー効果により、ゲート電位がｐ形チャネルが形成される閾値以下となるまでに一定の時間を要する。半導体装置１では、境界部６０ｂを配置することにより閾値値の絶対値を小さくし、ｐ形チャネルが形成されるまでの時間を短縮することが可能となる。これにより、ターンオフ時間を短縮し、スイッチング損失を低減することができる。
図４は、第１実施形態の変形例に係る半導体装置２を模式的に示す斜視図である。半導体装置２では、チャネル領域ＣＲにおけるｎ形エミッタ層３０とｐ＋形コンタクト層４０の配置が、半導体装置１とは異なる。
図４に示すように、ｎ形エミッタ層３０およびｐ＋形コンタクト層４０は、半導体部ＳＰの表面に沿ったゲートトレンチの延在方向に交互に配置される。ｎ形エミッタ層３０およびｐ＋形コンタクト層４０は、Ｘ方向における両側に配置されたゲート電極ＧＥにゲート絶縁膜２３を介して向き合うように設けられる。
図１および図４に示したｎ形エミッタ層３０およびｐ＋形コンタクト層４０の配置は例示であり、実施形態は、これらに限定される訳ではない。以下の図５～図９では、図１と同じｎ形エミッタ層３０およびｐ＋形コンタクト層４０の配置を有する実施例を表しているが、これに限定される訳ではない。例えば、図５～図９に示す実施形態にも、図４に示したｎ形エミッタ層３０およびｐ＋形コンタクト層４０の配置を適用することができる。
図５は、第１実施形態の別の変形例に係る半導体装置３を示す模式断面図である。半導体装置３では、チャネル領域ＣＲにｎ形バリア層１５が設けられず、ｎ－形ベース層１０の上にｐ形ベース層２０が直接設けられている。
半導体装置３をターンオンさせた場合、ｎ－形ベース層１０とゲート絶縁膜２３との界面に形成されるｎ形蓄積層は、ｐ形ベース層２０の近傍まで伸びる。これにより、ｐ形コレクタ層８５からｎ－形ベース層１０への正孔注入が促進され、低いオン抵抗が得られる。このようなｎ形バリア層１５を設けない構造は、以下の図６～図９に示す実施形態にも適用可能である。
（第２実施形態）
図６は、第２実施形態に係る半導体装置４を示す模式断面図である。半導体装置４では、ＰＮＰ領域において、ｎ形半導体層６０とゲート電極ＧＥとの間にゲート絶縁膜２５が設けられ、ｐ形半導体層７０とゲート電極ＧＥとの間にゲート絶縁膜２７が設けられる。
ゲート絶縁膜２５の厚さＷ２は、例えば、ゲート絶縁膜２３の厚さＷ１よりも薄い。これにより、ゲート絶縁膜２５とｎ形半導体層６０との界面にｐ形チャネルを形成するための閾値電圧の絶対値を低減することができる。すなわち、ｎ形半導体層６０のｎ形不純物の濃度を高くして、ターンオン状態における漏れ電流を抑制すると共に、ターンオフ時におけるｐ形チャネルの形成を容易にして、ターンオフ時間を短縮することが可能となる。これにより、定常損失とスイッチング損失の両方を低減することができる。
なお、ゲート絶縁膜２７は、ゲート電極ＧＥとｐ形半導体層７０との間に印加される電圧に対して絶縁破壊を生じさせない厚さＷ３を有すれば良く、例えば、ゲート絶縁膜２５と一体に形成される場合は、ゲート絶縁膜２５と略同一の厚さを有する。
（第３実施形態）
図７は、第３実施形態に係る半導体装置５を示す模式断面図である。半導体装置５では、ＰＮＰ領域のゲート絶縁膜２３とｎ形半導体層６０との間にｐ形領域６５が設けられる。ｐ形領域６５は、例えば、ｎ形半導体層６０のｎ形不純物よりも低濃度のｎ形不純物を含み、さらに、そのｎ形不純物よりも高濃度のｐ形不純物を含む。
ｐ形領域６５は、ゲート絶縁膜２３に接し、ｐ形半導体層５０およびｐ形半導体層７０につながるように設けられる。ｐ形領域６５における、そのｐ形不純物は、ゲート電極ＧＥに正のゲート電圧ＶＧＥが印加された場合にｎ形に反転する濃度を有し、その厚みは、ｎ形に反転した領域とｎ形半導体層６０がつながる厚みを有する。
半導体装置５では、ターンオン状態において、ｐ形領域６５はｎ形反転層となり、高濃度のｎ形半導体層６０と共にＰＮＰ領域における漏れ電流を抑制する。一方、ターンオフ時には、ｐ形半導体層５０、ｐ形領域６５およびｐ形半導体層７０を介してｎ－形ベース層１０からエミッタ電極９０へ正孔が排出され、ターンオフ時間を短縮することができる。これにより、定常損失とスイッチング損失の両方を低減することができる。
（第４実施形態）
図８は、第４実施形態に係る半導体装置６を示す模式断面図である。半導体装置６は、ＰＮＰ領域に設けられたｎ形半導体層５５を有する。ｎ形半導体層５５は、正孔に対するトラップ準位ＴＰとなる欠陥を含む。
半導体装置６では、ゲート電極ＧＥに負電位が印加された時、ゲート絶縁膜２３とｎ形半導体層５５との界面にｐ形チャネルが形成され、ｐ形半導体層５０とｐ形半導体層７０との間が導通するように設けられる。これにより、ターンオフ時において、正孔の排出を促進し、ターンオフ時間を短縮することができる。一方、ターンオン状態では、ｎ形半導体層５５中の正孔トラップにより、ＰＮＰ領域の接合部の漏れ電流を抑制することができる。
（第５実施形態）
図９は、第５実施形態に係る半導体装置７を示す模式断面図である。半導体装置７では、Ｘ方向において隣接する２つのチャネル領域ＣＲの間に、ＰＮＰ領域と２つのＰ領域ＰＲとが設けられる。ＰＮＰ領域は、２つのＰ領域ＰＲの間に配置される。
Ｐ領域ＰＲには、ｐ形半導体層７５が配置される。ＰＮＰ領域は、ｐ形半導体層５０と、ｎ形半導体層６０と、ｐ形半導体層７０と、を含む。ＰＮＰ領域は、例えば、図１、図６～図８に記載されたいずれかの構造を有しても良い。
さらに、半導体装置７は、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧを有する。第１ゲート電極ＭＧは、チャネル領域ＣＲとＰ領域ＰＲとの間に位置し、第２ゲート電極ＣＧは、Ｐ領域ＰＲとＰＮＰ領域との間に位置する。
第２ゲート電極ＣＧは、第１ゲート電極ＭＧとは独立に制御され、例えば、ターンオフ時において、第１ゲート電極ＭＧに印加される正のゲート電圧ＶＧＥがオフされるタイミングよりも前に、正の電位から負の電位へ切り替えられ、ＰＮＰ領域のｐ形半導体層５０とｐ形半導体層７０との間を導通させる。これにより、ターンオフ時における正孔の排出が促進され、スイッチング損失を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～７…半導体装置、 １０…ｎ－形ベース層、 １５…ｎ形バリア層、 １７…ｎ形バッファ層、 ２０…ｐ形ベース層、 ２３、２５、２７…ゲート絶縁膜、 ２４…層間絶縁膜、 ３０…ｎ形エミッタ層、 ４０…ｐ＋形コンタクト層、 ５０、７０、７５…ｐ形半導体層、 ５５、６０…ｎ形半導体層、 ６０ａ…主部、 ６０ｂ…境界部、 ６５…ｐ形領域、 ８０…コレクタ電極、 ８５…ｐ形コレクタ層、 ９０…エミッタ電極、 ＧＥ…ゲート電極、 ＭＧ…第１ゲート電極、 ＣＧ…第２ゲート電極、 ＣＲ…チャネル領域、 ＧＴ…ゲートトレンチ、 ＳＰ…半導体部

Claims (9)

  1. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の表面上に設けられた第１電極と、
    前記半導体部の裏面上に設けられた第２電極と、
    前記半導体部中に設けられ、前記第１電極から前記第２電極に向かう方向に延びる複数の制御電極と、
    前記複数の制御電極を前記半導体部から電気的に絶縁する絶縁膜と、
    を備え、
    前記複数の制御電極のうちの隣接する２つの制御電極の間に位置し、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第２半導体層と、
    前記第１電極と前記第２半導体層との間に設けられた第１導電形の第３半導体層と、
    前記複数の制御電極のうちの隣接する別の２つの制御電極間に設けられ、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第４半導体層と、
    前記第１電極と前記第４半導体層との間に設けられた第２導電形の第５半導体層であって、前記第１電極と前記第５半導体層との間に第１導電形の半導体領域もしくは第１導電形の半導体層が設けられないように構成された、第５半導体層と、
    前記第４半導体層と前記第５半導体層との間に設けられ、前記第５半導体層に接し、第１導電形不純物を含む第６半導体層と、
    を含む前記半導体部を有し、
    前記第６半導体層は、前記第４半導体層と前記第５半導体層との間に位置する主部と、前記絶縁膜と前記主部との間に位置する境界部と、を有し、前記境界部における第１導電形不純物の濃度は、前記主部における第１導電形不純物の濃度よりも低い半導体装置。
  2. 前記境界部は、第１導電形不純物の前記濃度よりも高濃度の第２導電形不純物を含む請求項１記載の半導体装置。
  3. 前記半導体部は、前記第１半導体層と前記第２電極との間に位置する第２導電形の第７半導体層をさらに含む請求項１または２に記載の半導体装置。
  4. 前記半導体部は、前記第１半導体層と前記第７半導体層との間に位置し、前記第１半導体層の第１導電形不純物濃度よりも高濃度の第１導電形不純物を含む第１導電形の第８半導体層をさらに含む請求項３記載の半導体装置。
  5. 前記半導体部は、前記隣接する２つの制御電極の間に位置し、前記第２半導体層と前記第３半導体層とを含む第１領域と、前記別の２つの制御電極間に位置し、前記第４半導体層と前記第５半導体層と前記第６半導体層とを含む第２領域と、を有し、
    前記第１領域および前記第２領域は、それぞれ複数配置され、
    前記半導体部の表面に沿った方向において隣り合う２つの前記第１領域の間に、２つ以上の前記第２領域が配置される請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記半導体部は、前記隣接する２つの制御電極の間に位置し、前記第２半導体層と前記第３半導体層とを含む第１領域と、前記別の２つの制御電極間に位置し、前記第４半導体層と前記第５半導体層と前記第６半導体層とを含む第２領域と、を有し、
    前記第１領域および前記第２領域は、それぞれ複数配置され、
    前記半導体部の表面に沿った方向において隣り合う２つの前記第２領域の間に、２つ以上の前記第１領域が配置される請求項１～４のいずれか１つに記載の半導体装置。
  7. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の表面上に設けられた第１電極と、
    前記半導体部の裏面上に設けられた第２電極と、
    前記半導体部中に設けられ、前記第１電極から前記第２電極に向かう方向に延びる複数
    の制御電極と、
    前記複数の制御電極を前記半導体部から電気的に絶縁する絶縁膜と、
    を備え、
    前記複数の制御電極のうちの隣接する２つの制御電極の間に位置し、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第２半導体層と、
    前記第１電極と前記第２半導体層との間に設けられた第１導電形の第３半導体層と、
    前記複数の制御電極のうちの隣接する別の２つの制御電極間に設けられ、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第４半導体層と、
    前記第１電極と前記第４半導体層との間に設けられた第２導電形の第５半導体層と、
    前記第４半導体層と前記第５半導体層との間に設けられた第１導電形の第６半導体層と、
    を含む前記半導体部を有し、
    前記第６半導体層と前記別の２つの制御電極のうちの１つとの間に位置する前記絶縁膜の一部は、前記第４半導体層と前記別の２つの制御電極のうちの１つとの間に位置する前記絶縁膜の別の一部の膜厚よりも薄い膜厚を有し、前記第２半導体層と前記２つの制御電極のうちの１つとの間に位置する前記絶縁膜の膜厚よりも薄い前記膜厚を有する半導体装置。
  8. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の表面上に設けられた第１電極と、
    前記半導体部の裏面上に設けられた第２電極と、
    前記半導体部中に設けられ、前記第１電極から前記第２電極に向かう方向に延びる複数の制御電極と、
    前記複数の制御電極を前記半導体部から電気的に絶縁する絶縁膜と、
    を備え、
    前記複数の制御電極のうちの隣接する２つの制御電極の間に位置し、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第２半導体層と、
    前記第１電極と前記第２半導体層との間に設けられた第１導電形の第３半導体層と、
    前記複数の制御電極のうちの隣接する別の２つの制御電極間に設けられ、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第４半導体層と、
    前記第１電極と前記第４半導体層との間に設けられた第２導電形の第５半導体層と、
    前記第４半導体層と前記第５半導体層との間に設けられた第１導電形の第６半導体層と、
    を含む前記半導体部を有し、
    前記第６半導体層は、第２導電形のキャリアをトラップする準位を含む半導体装置。
  9. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の表面上に設けられた第１電極と、
    前記半導体部の裏面上に設けられた第２電極と、
    前記半導体部中に設けられ、前記第１電極から前記第２電極に向かう方向に延びる複数の制御電極と、
    前記複数の制御電極を前記半導体部から電気的に絶縁する絶縁膜と、
    を備え、
    前記複数の制御電極のうちの隣接する２つの制御電極の間に位置し、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第２半導体層と、
    前記第１電極と前記第２半導体層との間に設けられた第１導電形の第３半導体層と、
    前記複数の制御電極のうちの隣接する別の２つの制御電極間に設けられ、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第４半導体層と、
    前記第１電極と前記第４半導体層との間に設けられた第２導電形の第５半導体層と、
    前記第４半導体層と前記第５半導体層との間に設けられ、第１導電形不純物を含む第６半導体層と、
    を含む前記半導体部を有し、
    前記第６半導体層は、前記第４半導体層と前記第５半導体層との間に位置する主部と、前記絶縁膜と前記主部との間に位置する境界部と、を有し、前記境界部における第１導電形不純物の濃度は、前記主部における第１導電形不純物の濃度よりも低く、
    前記境界部は、第１導電形不純物の前記濃度よりも高濃度の第２導電形不純物を含む半導体装置。
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