JP2015181178A - 半導体装置 - Google Patents
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Abstract
【課題】耐圧が高くダイオードの応答性が向上した半導体装置を提供する。【解決手段】ｐ＋形コンタクト層１８およびｎ＋形エミッタ層１７は、エミッタ電極８１に電気的に接続されている。さらに、トレンチ２０内の導電体層２２およびトレンチ２３内の導電体層２５は、エミッタ電極８１に電気的に接続されている。これによりトレンチゲート電極である導電体層２８の電位は、導伝体層２８の両側に設けられた導電体層２２および導電体層２５によってシールドされる。すなわち、導電体層２２および導電体層２５は、導電体層２８の電気的な遮蔽層として機能する。ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ層１７およびトレンチ２０、２３、２６の表面には、絶縁層７０が設けられている。【選択図】図１
Description
本発明は、半導体装置に関する。
電力用の半導体装置のひとつの例として、ＩＧＢＴ（Insulated Gate Bipolar Transis
tor）がある。ＩＧＢＴにおいては、コレクタ電極上に、ｐ形コレクタ層及びｎ形ベース
層がこの順に積層され、その上に複数本のストライプ状のトレンチゲート電極が設けられ
ている。そして、トレンチゲート電極間の領域にはｐ形ベース層が設けられており、この
ｐ形ベース層の上層部分の一部に、エミッタ電極に接続されたｎ形エミッタ層が設けられ
ている。
tor）がある。ＩＧＢＴにおいては、コレクタ電極上に、ｐ形コレクタ層及びｎ形ベース
層がこの順に積層され、その上に複数本のストライプ状のトレンチゲート電極が設けられ
ている。そして、トレンチゲート電極間の領域にはｐ形ベース層が設けられており、この
ｐ形ベース層の上層部分の一部に、エミッタ電極に接続されたｎ形エミッタ層が設けられ
ている。
ＩＧＢＴにおいては、トレンチゲート電極に正電位が印加されることにより、ｐ形ベー
ス層にＭＯＳチャネルが形成し、ｎ形エミッタ層から電子が導入されると共にｐ形コレク
タ層から正孔が導入されて、コレクタ電極とエミッタ電極との間に電流が流れる。
ス層にＭＯＳチャネルが形成し、ｎ形エミッタ層から電子が導入されると共にｐ形コレク
タ層から正孔が導入されて、コレクタ電極とエミッタ電極との間に電流が流れる。
最近では、オン状態でのコレクタ電極とエミッタ電極との間の飽和電圧（Ｖｃｅ（ｓａ
ｔ））を下げるために、素子表面近傍の蓄積キャリア（例えば、正孔）の排出を抑制する
方法が開示されている（例えば、特許文献１参照）。この先行例では、ｎ形バリア層をｐ
形ベース層の直下に設け、素子表面近傍の蓄積キャリアの排出を抑制している。
ｔ））を下げるために、素子表面近傍の蓄積キャリア（例えば、正孔）の排出を抑制する
方法が開示されている（例えば、特許文献１参照）。この先行例では、ｎ形バリア層をｐ
形ベース層の直下に設け、素子表面近傍の蓄積キャリアの排出を抑制している。
しかしながら、ｎ形バリア層の濃度については、ｎ形バリア層とｐ形ベース層との間で
の降伏を抑制する都合上、その濃度を高くすることができない。これにより、飽和電圧（
Ｖｃｅ（ｓａｔ））には限界が生じ、半導体装置の特性が向上しないという問題があった
。
の降伏を抑制する都合上、その濃度を高くすることができない。これにより、飽和電圧（
Ｖｃｅ（ｓａｔ））には限界が生じ、半導体装置の特性が向上しないという問題があった
。
本発明が解決しようとする課題は、良好な特性を有する半導体装置を提供することであ
る。
る。
本発明の一態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域上に設
けられ、前記第１半導体領域よりも高い不純物濃度を有する第１導電型の第２半導体領域
と、前記第２半導体領域に隣接して設けられた第２導電型の第３半導体領域と、前記第２
半導体領域上に設けられ、底部全面が前記第２半導体領域に接する第２導電型の第４半導
体領域と、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域に絶縁膜
を介して接し、底部が前記第２半導体領域及び前記第３半導体領域に位置し、且つ前記第
２半導体領域と前記第３半導体領域とが、前記底部と前記第１半導体領域との間において
接するように設けられた導電体層と、前記第１半導体領域に電気的に接続された第１の電
極と、前記第４半導体領域に電気的に接続された第２の電極と、を有する半導体装置が提
供される。
けられ、前記第１半導体領域よりも高い不純物濃度を有する第１導電型の第２半導体領域
と、前記第２半導体領域に隣接して設けられた第２導電型の第３半導体領域と、前記第２
半導体領域上に設けられ、底部全面が前記第２半導体領域に接する第２導電型の第４半導
体領域と、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域に絶縁膜
を介して接し、底部が前記第２半導体領域及び前記第３半導体領域に位置し、且つ前記第
２半導体領域と前記第３半導体領域とが、前記底部と前記第１半導体領域との間において
接するように設けられた導電体層と、前記第１半導体領域に電気的に接続された第１の電
極と、前記第４半導体領域に電気的に接続された第２の電極と、を有する半導体装置が提
供される。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の要部断面模式図である。
図１は、第１の実施の形態に係る半導体装置の要部断面模式図である。
図２は、第１の実施の形態に係る半導体装置の要部平面模式図である。
図１には、図２のＸ−Ｘ’断面が示されている。図２には、図１に例示するエミッタ電
極８１、絶縁層７０が表示されていない。
極８１、絶縁層７０が表示されていない。
図１、２に示す半導体装置１は、電力用の半導体装置（例えば、ＩＥＧＴ（Injection
Enhanced Gate Transistor））であり、第１の主電極であるコレクタ電極８０と、ｐ形コ
レクタ層１１と、ｎ−形ベース層１３と、ｎ形バリア層１４と、ｐ形拡散層１５と、ｐ形
ベース層１６と、ｎ＋形エミッタ層１７と、トレンチ２０、２３、２６と、第２の主電極
であるエミッタ電極８１と、を備える。ここで、「コレクタ」については、「ドレイン」
と称してもよく、「エミッタ」については、「ソース」と称してもよい。また、不純物の
導電型については、ｎ形を第１導電型とし、ｐ形を第２導電型とする。
Enhanced Gate Transistor））であり、第１の主電極であるコレクタ電極８０と、ｐ形コ
レクタ層１１と、ｎ−形ベース層１３と、ｎ形バリア層１４と、ｐ形拡散層１５と、ｐ形
ベース層１６と、ｎ＋形エミッタ層１７と、トレンチ２０、２３、２６と、第２の主電極
であるエミッタ電極８１と、を備える。ここで、「コレクタ」については、「ドレイン」
と称してもよく、「エミッタ」については、「ソース」と称してもよい。また、不純物の
導電型については、ｎ形を第１導電型とし、ｐ形を第２導電型とする。
図１に示すように、半導体装置１においては、コレクタ電極８０（第１の主電極）の上
に、ｐ形コレクタ層１１が設けられている。ｐ形コレクタ層１１の上には、ｎ形バッファ
層１２が設けられている。ｎ形バッファ層１２の上には、ｎ−形ベース層１３が設けられ
ている。ｎ−形ベース層１３の不純物濃度は、ｎ形バッファ層１２の不純物濃度よりも低
い。ｎ−形ベース層１３は、ドリフト層として機能する。
に、ｐ形コレクタ層１１が設けられている。ｐ形コレクタ層１１の上には、ｎ形バッファ
層１２が設けられている。ｎ形バッファ層１２の上には、ｎ−形ベース層１３が設けられ
ている。ｎ−形ベース層１３の不純物濃度は、ｎ形バッファ層１２の不純物濃度よりも低
い。ｎ−形ベース層１３は、ドリフト層として機能する。
ｎ−形ベース層１３の上には、ｎ形バリア層１４と、ｐ形拡散層１５とが設けられてい
る。ｎ形バリア層１４と、ｐ形拡散層１５とは、ｎ−形ベース層１３の上で、交互に配列
されいている。ｎ形バリア層１４の不純物濃度は、ｎ−形ベース層１３の不純物濃度より
も高い。ｎ形バリア層１４の上面は、ｐ形拡散層１５の上面よりも低い。換言すれば、ｎ
形バリア層１４は、ｎ−形ベース層１３の主面からｐ形拡散層１５側に向かい凸状に形成
されている。ｎ形バリア層１４の上には、ｐ形ベース層１６が設けられている。ｐ形ベー
ス層１６の表面には、選択的にｎ＋形エミッタ層１７と、ｐ＋形コンタクト層１８が設け
られている。ｐ形ベース層１６およびｐ形拡散層１５の表面からコレクタ電極８０側に向
かい、複数の溝状のトレンチが形成されている。トレンチは、ｐ形ベース層１６およびｎ
形バリア層１４と、ｐ形拡散層１５との間に設けられている。
る。ｎ形バリア層１４と、ｐ形拡散層１５とは、ｎ−形ベース層１３の上で、交互に配列
されいている。ｎ形バリア層１４の不純物濃度は、ｎ−形ベース層１３の不純物濃度より
も高い。ｎ形バリア層１４の上面は、ｐ形拡散層１５の上面よりも低い。換言すれば、ｎ
形バリア層１４は、ｎ−形ベース層１３の主面からｐ形拡散層１５側に向かい凸状に形成
されている。ｎ形バリア層１４の上には、ｐ形ベース層１６が設けられている。ｐ形ベー
ス層１６の表面には、選択的にｎ＋形エミッタ層１７と、ｐ＋形コンタクト層１８が設け
られている。ｐ形ベース層１６およびｐ形拡散層１５の表面からコレクタ電極８０側に向
かい、複数の溝状のトレンチが形成されている。トレンチは、ｐ形ベース層１６およびｎ
形バリア層１４と、ｐ形拡散層１５との間に設けられている。
例えば、ｎ形バリア層１４は、ｐ形拡散層１５により挟まれている。これにより、ｎ形
バリア層１４の両側には、２つのｐｎ接合界面が存在する。２つのｐｎ接合界面の中の一
つを図中では、矢印Ａで表示し、矢印Ａとは反対側のｐｎ接合界面を矢印Ｂで表示してい
る。
バリア層１４の両側には、２つのｐｎ接合界面が存在する。２つのｐｎ接合界面の中の一
つを図中では、矢印Ａで表示し、矢印Ａとは反対側のｐｎ接合界面を矢印Ｂで表示してい
る。
矢印Ａで示すｎ形バリア層１４とｐ形拡散層１５との接合界面においては、ｐ形ベース
層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状のトレ
ンチ２０が形成されている。トレンチ２０内には、酸化膜等の絶縁膜２１を介して、例え
ば、ポリシリコンからなる導電体層２２が設けられている。ｐ形拡散層１５およびｎ形バ
リア層１４の底面（下面）は、トレンチ２０の下端よりコレクタ電極８０側に位置してい
る。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ２０の先端近傍（下端近傍）でス
ーパージャンクション（超接合）を形成している。
層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状のトレ
ンチ２０が形成されている。トレンチ２０内には、酸化膜等の絶縁膜２１を介して、例え
ば、ポリシリコンからなる導電体層２２が設けられている。ｐ形拡散層１５およびｎ形バ
リア層１４の底面（下面）は、トレンチ２０の下端よりコレクタ電極８０側に位置してい
る。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ２０の先端近傍（下端近傍）でス
ーパージャンクション（超接合）を形成している。
また、矢印Ｂで示すｎ形バリア層１４とｐ形拡散層１５との接合界面においては、ｐ形
ベース層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状
のトレンチ２３が形成されている。トレンチ２３内には、酸化膜等の絶縁膜２４を介して
、例えば、ポリシリコンからなる導電体層２５が設けられている。ｐ形拡散層１５および
ｎ形バリア層１４の底面は、トレンチ２３の下端よりコレクタ電極８０側に位置している
。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ２３の先端近傍でスーパージャンク
ションを形成している。
ベース層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状
のトレンチ２３が形成されている。トレンチ２３内には、酸化膜等の絶縁膜２４を介して
、例えば、ポリシリコンからなる導電体層２５が設けられている。ｐ形拡散層１５および
ｎ形バリア層１４の底面は、トレンチ２３の下端よりコレクタ電極８０側に位置している
。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ２３の先端近傍でスーパージャンク
ションを形成している。
また、半導体装置１においては、トレンチ２０とトレンチ２３との間に、溝状のトレン
チ２６が設けられている。トレンチ２６は、ｎ＋形エミッタ層１７、ｐ形ベース層１６を
貫通し、ｎ形バリア層１４にまで到達している。トレンチ２６内には、酸化膜等の絶縁膜
２７を介して、例えば、ポリシリコンからなる導電体層２８が設けられている。トレンチ
２０、トレンチ２３およびトレンチ２６は、略同じ深さである。
チ２６が設けられている。トレンチ２６は、ｎ＋形エミッタ層１７、ｐ形ベース層１６を
貫通し、ｎ形バリア層１４にまで到達している。トレンチ２６内には、酸化膜等の絶縁膜
２７を介して、例えば、ポリシリコンからなる導電体層２８が設けられている。トレンチ
２０、トレンチ２３およびトレンチ２６は、略同じ深さである。
このように、半導体装置１においては、ｐ形拡散層１５およびｎ形バリア層１４の底面
は、トレンチ２０、２３、２６の下端よりコレクタ電極８０側に位置している。なお、導
電体層２８は、半導体装置１のトレンチゲート電極（制御電極）であり、ゲート配線（図
示しない）に電気的に接続されている。導電体層２８は、ｎ＋形エミッタ層１７とｎ形バ
リア層１４との間の通電を制御する制御電極である。
は、トレンチ２０、２３、２６の下端よりコレクタ電極８０側に位置している。なお、導
電体層２８は、半導体装置１のトレンチゲート電極（制御電極）であり、ゲート配線（図
示しない）に電気的に接続されている。導電体層２８は、ｎ＋形エミッタ層１７とｎ形バ
リア層１４との間の通電を制御する制御電極である。
ｐ＋形コンタクト層１８およびｎ＋形エミッタ層１７は、エミッタ電極８１（第２の主
電極）に電気的に接続されている。さらに、トレンチ２０内の導電体層２２およびトレン
チ２３内の導電体層２５は、エミッタ電極８１に電気的に接続されている。これにより、
トレンチゲート電極である導電体層２８の電位は、導電体層２８の両側に設けられた導電
体層２２および導電体層２５によってシールドされる。すなわち、導電体層２２および導
電体層２５は、導電体層２８の電気的な遮蔽層として機能する。ｐ形拡散層１５、ｐ形ベ
ース層１６、ｎ＋形エミッタ層１７およびトレンチ２０、２３、２６の表面には、絶縁層
７０が設けられている。
電極）に電気的に接続されている。さらに、トレンチ２０内の導電体層２２およびトレン
チ２３内の導電体層２５は、エミッタ電極８１に電気的に接続されている。これにより、
トレンチゲート電極である導電体層２８の電位は、導電体層２８の両側に設けられた導電
体層２２および導電体層２５によってシールドされる。すなわち、導電体層２２および導
電体層２５は、導電体層２８の電気的な遮蔽層として機能する。ｐ形拡散層１５、ｐ形ベ
ース層１６、ｎ＋形エミッタ層１７およびトレンチ２０、２３、２６の表面には、絶縁層
７０が設けられている。
また、図２に示すように、半導体装置１においては、それぞれのトレンチ２０、２３、
２６が略平行にストライプ状に延在している。延在する方向は、例えば、ｎ−形ベース層
１３の主面と略平行な方向である。また、ｎ＋形エミッタ層１７に隣接するように、ｐ＋
形コンタクト層１８が設けられている。
２６が略平行にストライプ状に延在している。延在する方向は、例えば、ｎ−形ベース層
１３の主面と略平行な方向である。また、ｎ＋形エミッタ層１７に隣接するように、ｐ＋
形コンタクト層１８が設けられている。
図１および図２を参照すると、ｎ＋形エミッタ層１７は、トレンチ２６の両側に位置し
、トレンチ２６の側面に接している。ｐ形ベース層１６は、トレンチ２０の側面またはト
レンチ２３の側面に接している。ｐ形ベース層１６は、ｎ＋形エミッタ層１７およびｐ＋
形コンタクト層１８の下側に設けられている。ｐ形ベース層１６は、ｎ＋形エミッタ層１
７またはｐ＋形コンタクト層１８を介して、エミッタ電極８１に電気的に接続されている
。
、トレンチ２６の側面に接している。ｐ形ベース層１６は、トレンチ２０の側面またはト
レンチ２３の側面に接している。ｐ形ベース層１６は、ｎ＋形エミッタ層１７およびｐ＋
形コンタクト層１８の下側に設けられている。ｐ形ベース層１６は、ｎ＋形エミッタ層１
７またはｐ＋形コンタクト層１８を介して、エミッタ電極８１に電気的に接続されている
。
また、半導体装置１においては、各部材の「幅」をトレンチ２０、２３、２６がストラ
イプ状に延在する方向に対し略垂直、且つｎ−形ベース層１３の主面と略平行な方向の幅
で定義した場合、ｐ形拡散層１５で挟まれたｎ形バリア層１４の幅は、ｐ形拡散層１５の
幅よりも狭く構成されている。
イプ状に延在する方向に対し略垂直、且つｎ−形ベース層１３の主面と略平行な方向の幅
で定義した場合、ｐ形拡散層１５で挟まれたｎ形バリア層１４の幅は、ｐ形拡散層１５の
幅よりも狭く構成されている。
例えば、コレクタ電極８０上でｎ形バリア層１４およびｐ形ベース層１６が占める領域
をメインセル９０とし、コレクタ電極８０上でｐ形拡散層１５が占める領域をサブセル９
１とした場合、メインセル９０の幅は、サブセル９１の幅よりも狭く構成されている。例
えば、サブセル９１の幅は、メインセル９０の幅の２〜５倍程度に調整されている。
をメインセル９０とし、コレクタ電極８０上でｐ形拡散層１５が占める領域をサブセル９
１とした場合、メインセル９０の幅は、サブセル９１の幅よりも狭く構成されている。例
えば、サブセル９１の幅は、メインセル９０の幅の２〜５倍程度に調整されている。
メインセル９０およびサブセル９１は、トレンチ２０、２３、２６が延在する方向に延
在し、交互に配置されている。メインセル９０は、ゲート電極である導電体層２８、ｐ形
ベース層１６、ｎ＋形エミッタ層１７、ｎ形バリア層１４を備えることからＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transistor）として機能する。このため、
メインセル９０におけるｐ形ベース層１６およびｎ＋形エミッタ層１７の不純物濃度およ
び面積は、ＭＯＳＦＥＴに要求される性能に応じて決定される。一方、ｎ形バリア層１４
の不純物濃度は、ｎ−形ベース層１３の不純物濃度より高い濃度とされる。但し、ｎ形バ
リア層１４とｐ形拡散層１５とのｐｎ接合界面から空乏層が充分に広がる程度に、不純物
濃度が調整されている。
在し、交互に配置されている。メインセル９０は、ゲート電極である導電体層２８、ｐ形
ベース層１６、ｎ＋形エミッタ層１７、ｎ形バリア層１４を備えることからＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transistor）として機能する。このため、
メインセル９０におけるｐ形ベース層１６およびｎ＋形エミッタ層１７の不純物濃度およ
び面積は、ＭＯＳＦＥＴに要求される性能に応じて決定される。一方、ｎ形バリア層１４
の不純物濃度は、ｎ−形ベース層１３の不純物濃度より高い濃度とされる。但し、ｎ形バ
リア層１４とｐ形拡散層１５とのｐｎ接合界面から空乏層が充分に広がる程度に、不純物
濃度が調整されている。
なお、ｐ形コレクタ層１１、ｎ形バッファ層１２、ｎ−形ベース層１３、ｎ形バリア層
１４、ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ層１７、ｐ＋形コンタクト層
１８の材質は、例えば、シリコン（Ｓｉ）を主成分としている。コレクタ電極８０、エミ
ッタ電極８１の材質は、金属である。絶縁膜２１、２４、２７の材質は、例えば、酸化シ
リコン（ＳｉＯ２）である。
１４、ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ層１７、ｐ＋形コンタクト層
１８の材質は、例えば、シリコン（Ｓｉ）を主成分としている。コレクタ電極８０、エミ
ッタ電極８１の材質は、金属である。絶縁膜２１、２４、２７の材質は、例えば、酸化シ
リコン（ＳｉＯ２）である。
次に、半導体装置１の作用効果について説明する。
図３は、半導体装置１の作用効果を説明する図である。
図３に示す半導体装置１のエミッタ電極８１の電位を、例えば、接地電位とし、コレク
タ電極８０に接地電位よりも高い電位を印加した状態で、導電体層２８に閾値以上の電位
を印加する。すると、ｐ形ベース層１６における絶縁膜２７に接する領域にチャネルが形
成される。これにより、メインセル９０に形成されたＭＯＳＦＥＴがオン状態となり、ｎ
＋形エミッタ層１７からチャネルを介してｎ形バリア層１４に電子が流れる（図中の矢印
ｅ（電子）参照）。この際、ｐ形コレクタ層１１からｎ形バッファ層１２を介してｎ−形
ベース層１３に正孔が流れる（矢印ｈ（正孔）参照）。この結果、コレクタ電極８０とエ
ミッタ電極８１との間で、電流が流れる。
タ電極８０に接地電位よりも高い電位を印加した状態で、導電体層２８に閾値以上の電位
を印加する。すると、ｐ形ベース層１６における絶縁膜２７に接する領域にチャネルが形
成される。これにより、メインセル９０に形成されたＭＯＳＦＥＴがオン状態となり、ｎ
＋形エミッタ層１７からチャネルを介してｎ形バリア層１４に電子が流れる（図中の矢印
ｅ（電子）参照）。この際、ｐ形コレクタ層１１からｎ形バッファ層１２を介してｎ−形
ベース層１３に正孔が流れる（矢印ｈ（正孔）参照）。この結果、コレクタ電極８０とエ
ミッタ電極８１との間で、電流が流れる。
このとき、エミッタ電極８１は、メインセル９０のみに接続されており、サブセル９１
には接続されていない。ｎ−形ベース層１３内の正孔は、上述したｐ＋形コンタクト層１
８を通じて、メインセル９０を介してのみ半導体装置１の外部に排出される。半導体装置
１においては、メインセル９０のほか、導電に寄与しないサブセル９１が設けられている
ため、正孔に対する障壁が形成される。さらに、半導体装置１には、ｐ形ベース層１６の
下側に、ｎ形バリア層１４が配置されている。これにより、正孔のｐ形ベース層１６への
流れ込み量が少なくなる。この効果は、メインセル９０の幅がより狭くなるほど、あるい
は、ｎ形バリア層１４の濃度を高くするほど顕著になる。その結果、相対的にｎ＋形エミ
ッタ層１７を介した電子の注入量が多くなり、ｐ形ベース層１６の下側のｎ形バリア層１
４、ｎ−形ベース層１３のキャリア濃度が高くなる。
には接続されていない。ｎ−形ベース層１３内の正孔は、上述したｐ＋形コンタクト層１
８を通じて、メインセル９０を介してのみ半導体装置１の外部に排出される。半導体装置
１においては、メインセル９０のほか、導電に寄与しないサブセル９１が設けられている
ため、正孔に対する障壁が形成される。さらに、半導体装置１には、ｐ形ベース層１６の
下側に、ｎ形バリア層１４が配置されている。これにより、正孔のｐ形ベース層１６への
流れ込み量が少なくなる。この効果は、メインセル９０の幅がより狭くなるほど、あるい
は、ｎ形バリア層１４の濃度を高くするほど顕著になる。その結果、相対的にｎ＋形エミ
ッタ層１７を介した電子の注入量が多くなり、ｐ形ベース層１６の下側のｎ形バリア層１
４、ｎ−形ベース層１３のキャリア濃度が高くなる。
また、半導体装置１においては、メインセル９０に、ｎ−形ベース層１３よりも不純物
濃度が高いｎ形バリア層１４が凸状に設けられているため、ｎ形半導体層を流れる電子の
パスが増加する。
濃度が高いｎ形バリア層１４が凸状に設けられているため、ｎ形半導体層を流れる電子の
パスが増加する。
このため、半導体装置１においては、オン抵抗が低くなる。
また、半導体装置１においては、トレンチゲート電極である導電体層２８の両側に設け
られた導電体層２２、２５がエミッタ電極８１に接続されている。このため、スイッチン
グ時において、導電体層２８の電位は、導電体層２８の両側に設けられた導電体層２２お
よび導電体層２５によってシールドされる。すなわち、半導体装置１の導電体層２８は、
サブセル９１のｐ形拡散層１５の電位変動の影響を受け難く、半導体装置１のゲートミラ
ー容量が大きく減少する。例えば、導電体層２８を０〜１５Ｖの範囲で駆動する場合、導
電体層２８の電位が０Ｖより低くなるアンダーシューティングが抑制される。これにより
、半導体装置１においては、より高速のスイッチング動作が可能になる。
られた導電体層２２、２５がエミッタ電極８１に接続されている。このため、スイッチン
グ時において、導電体層２８の電位は、導電体層２８の両側に設けられた導電体層２２お
よび導電体層２５によってシールドされる。すなわち、半導体装置１の導電体層２８は、
サブセル９１のｐ形拡散層１５の電位変動の影響を受け難く、半導体装置１のゲートミラ
ー容量が大きく減少する。例えば、導電体層２８を０〜１５Ｖの範囲で駆動する場合、導
電体層２８の電位が０Ｖより低くなるアンダーシューティングが抑制される。これにより
、半導体装置１においては、より高速のスイッチング動作が可能になる。
一方、半導体装置１の導電体層２８に閾値より低い電位が印加されると、ｐ形ベース層
１６からチャネルが消失して、メインセル９０に形成されたＭＯＳＦＥＴがオフ状態とな
る。これにより、コレクタ電極８０とエミッタ電極８１との間の電圧が上昇し、ｎ形バリ
ア層１４には、コレクタ電極８０からｐ形コレクタ層１１、ｎ形バッファ層１２およびｎ
−形ベース層１３を通じて正電位が伝導する。一方、ｐ形拡散層１５は、絶縁膜２１、２
４を介して導電体層２２、２５とカップリングしているため、相対的にコレクタ電極８０
の電圧よりも低い電位になる。この結果、ｎ−形ベース層１３およびｎ形バリア層１４に
は、正の電位が印加され、ｐ形拡散層１５には、負の電位が印加される。
１６からチャネルが消失して、メインセル９０に形成されたＭＯＳＦＥＴがオフ状態とな
る。これにより、コレクタ電極８０とエミッタ電極８１との間の電圧が上昇し、ｎ形バリ
ア層１４には、コレクタ電極８０からｐ形コレクタ層１１、ｎ形バッファ層１２およびｎ
−形ベース層１３を通じて正電位が伝導する。一方、ｐ形拡散層１５は、絶縁膜２１、２
４を介して導電体層２２、２５とカップリングしているため、相対的にコレクタ電極８０
の電圧よりも低い電位になる。この結果、ｎ−形ベース層１３およびｎ形バリア層１４に
は、正の電位が印加され、ｐ形拡散層１５には、負の電位が印加される。
半導体装置１においては、トレンチ２０、２３の先端近傍で、ｎ形バリア層１４とｐ形
拡散層１５とによるスーパージャンクションが形成されている。従って、トレンチ２０、
２３の先端近傍のｐｎ接合界面からメインセル９０内に空乏層が拡がる。その結果、ｐ形
ベース層１６とｎ形バリア層１４との接合界面におけるアバランシェ降伏が抑制される。
また、空乏層が拡がることにより、トレンチ２０、２３、２６の先端近傍の電界強度も緩
和され、トレンチ先端近傍で生じ得るアバランシェ降伏も抑制される。また、スーパージ
ャンクションを形成することで、ｎ形バリア層１４の不純物濃度を高くすることができ、
コレクタ電極８０とエミッタ電極８１との間の飽和電圧Ｖｃｅ（ｓａｔ）を低減すること
ができる。
拡散層１５とによるスーパージャンクションが形成されている。従って、トレンチ２０、
２３の先端近傍のｐｎ接合界面からメインセル９０内に空乏層が拡がる。その結果、ｐ形
ベース層１６とｎ形バリア層１４との接合界面におけるアバランシェ降伏が抑制される。
また、空乏層が拡がることにより、トレンチ２０、２３、２６の先端近傍の電界強度も緩
和され、トレンチ先端近傍で生じ得るアバランシェ降伏も抑制される。また、スーパージ
ャンクションを形成することで、ｎ形バリア層１４の不純物濃度を高くすることができ、
コレクタ電極８０とエミッタ電極８１との間の飽和電圧Ｖｃｅ（ｓａｔ）を低減すること
ができる。
また、サブセル９１におけるトレンチ２０、２３のピッチは、メインセル９０における
トレンチ２０、２３、２６のピッチよりも大きいが、ｐ形拡散層１５がトレンチ２０、２
３、２６よりも深く形成されているために、トレンチ先端の電界集中は緩和される。これ
により、トレンチ先端近傍の耐圧低下が抑制される。
トレンチ２０、２３、２６のピッチよりも大きいが、ｐ形拡散層１５がトレンチ２０、２
３、２６よりも深く形成されているために、トレンチ先端の電界集中は緩和される。これ
により、トレンチ先端近傍の耐圧低下が抑制される。
これに対し、図４は、比較例に係る半導体装置１００の作用効果を説明する図である。
比較例に係る半導体装置１００においては、メインセル９０に、ｎ−形ベース層１３０よ
りも不純物濃度が高いｎ形バリア層１４０が設けられている。しかし、ｎ形バリア層１４
０およびｐ形拡散層１５０の底面は、トレンチ２０、２３、２６の下端よりも高い位置に
ある。このため、半導体装置１００においては、トレンチ２０、２３の先端近傍にスーパ
ージャンクションが存在しない構成になる。
比較例に係る半導体装置１００においては、メインセル９０に、ｎ−形ベース層１３０よ
りも不純物濃度が高いｎ形バリア層１４０が設けられている。しかし、ｎ形バリア層１４
０およびｐ形拡散層１５０の底面は、トレンチ２０、２３、２６の下端よりも高い位置に
ある。このため、半導体装置１００においては、トレンチ２０、２３の先端近傍にスーパ
ージャンクションが存在しない構成になる。
半導体装置１００の構成では、トレンチ２０、２３、２６の先端は、ｎ−形ベース層１
３０中に形成されているために、ｎ形バリア層１４０がない場合と同等の高い耐圧が得ら
れる。しかしながら、特性を改善するために（例えば、ｎ形バリア層１４０のバリア性を
向上させるために）、さらにｎ形バリア層１４０のインプラドーズ量を高くしていくと、
ｎ形不純物が拡散し、あるところでｎ形バリア層１４０の底面はトレンチ２０、２３、２
６の下端よりコレクタ電極８０側に位置するようになる。そのとき、半導体装置１００に
おいては、トレンチ２０、２３、２６の先端近傍の不純物濃度が高くなるために、トレン
チ先端近傍でのアバランシェ降伏が半導体装置１に比べ起き易くなる。特に、半導体装置
１００のｎ形バリア層１４０とｐ形拡散層１５０とは、スーパージャンクションを形成し
ていないので、ｎ形バリア層１４０の不純物濃度については、ｎ形バリア層１４の不純物
濃度よりも高くすることができない。このように、半導体装置１００においては、ｎ形バ
リア層１４０とｐ形ベース層１６とのｐｎ接合界面におけるアバランシェ降伏を抑制する
ために、ｎ形バリア層１４０の不純物濃度に上限が生じてしまう。これにより、半導体装
置１００の飽和電圧Ｖｃｅ（ｓａｔ）は、半導体装置１の飽和電圧Ｖｃｅ（ｓａｔ）より
も高くなってしまう。
３０中に形成されているために、ｎ形バリア層１４０がない場合と同等の高い耐圧が得ら
れる。しかしながら、特性を改善するために（例えば、ｎ形バリア層１４０のバリア性を
向上させるために）、さらにｎ形バリア層１４０のインプラドーズ量を高くしていくと、
ｎ形不純物が拡散し、あるところでｎ形バリア層１４０の底面はトレンチ２０、２３、２
６の下端よりコレクタ電極８０側に位置するようになる。そのとき、半導体装置１００に
おいては、トレンチ２０、２３、２６の先端近傍の不純物濃度が高くなるために、トレン
チ先端近傍でのアバランシェ降伏が半導体装置１に比べ起き易くなる。特に、半導体装置
１００のｎ形バリア層１４０とｐ形拡散層１５０とは、スーパージャンクションを形成し
ていないので、ｎ形バリア層１４０の不純物濃度については、ｎ形バリア層１４の不純物
濃度よりも高くすることができない。このように、半導体装置１００においては、ｎ形バ
リア層１４０とｐ形ベース層１６とのｐｎ接合界面におけるアバランシェ降伏を抑制する
ために、ｎ形バリア層１４０の不純物濃度に上限が生じてしまう。これにより、半導体装
置１００の飽和電圧Ｖｃｅ（ｓａｔ）は、半導体装置１の飽和電圧Ｖｃｅ（ｓａｔ）より
も高くなってしまう。
図５は、ｎ形バリア層の濃度とブレークダウン電圧（Ｖｃｅｓ）との関係図である。図
５の横軸には、ｎ形バリア層１４、１４０の不純物濃度（Ｑｎｂ×１０１３ｃｍ−２）が
示され、縦軸には、ブレークダウン電圧Ｖｃｅｓ（Ｖ）が示されている。
５の横軸には、ｎ形バリア層１４、１４０の不純物濃度（Ｑｎｂ×１０１３ｃｍ−２）が
示され、縦軸には、ブレークダウン電圧Ｖｃｅｓ（Ｖ）が示されている。
例えば、目標とするブレークダウン電圧Ｖｃｅｓ（Ｖ）を１０５０Ｖとした場合、半導
体装置１００では、ｎ形バリア層１４０の不純物濃度が１．０×１０１３ｃｍ−２以上で
目的値（１０５０Ｖ）よりも下がるのに対し、半導体装置１では、ｎ形バリア層１４の不
純物濃度が２．０×１０１３ｃｍ−２〜４．０×１０１３ｃｍ−２で目的値（１０５０Ｖ
）よりも高くなっている。このように、半導体装置１の耐圧は、半導体装置１００の耐圧
よりも高くなる。
体装置１００では、ｎ形バリア層１４０の不純物濃度が１．０×１０１３ｃｍ−２以上で
目的値（１０５０Ｖ）よりも下がるのに対し、半導体装置１では、ｎ形バリア層１４の不
純物濃度が２．０×１０１３ｃｍ−２〜４．０×１０１３ｃｍ−２で目的値（１０５０Ｖ
）よりも高くなっている。このように、半導体装置１の耐圧は、半導体装置１００の耐圧
よりも高くなる。
次に、他の実施の形態について説明する。以下の説明では、同一の部材には同一の符号
を付し、一度説明した部材については、適宜説明を省略する。
を付し、一度説明した部材については、適宜説明を省略する。
（第２の実施の形態）
図６は、第２の実施の形態に係る半導体装置の要部断面模式図である。
図６は、第２の実施の形態に係る半導体装置の要部断面模式図である。
図６に示す半導体装置２は、逆導通型の電力用半導体装置（例えば、ＲＣ（Reverse Co
nducting）−ＩＥＧＴ）である。半導体装置２では、コレクタ電極８０の上に、ｐ形コレ
クタ層１１が選択的に設けられている。例えば、メインセル９０においては、コレクタ電
極８０の上に、ｐ形コレクタ層１１が設けられておらず、ｎ形バッファ層１２がコレクタ
電極８０に直接的に接続されている。すなわち、ｐ形コレクタ層１１の一部が取り除かれ
、第１の主電極であるコレクタ電極８０がｐ形コレクタ層１１を介さず、ｎ−形ベース層
１３に電気的に接続された部分がある。
nducting）−ＩＥＧＴ）である。半導体装置２では、コレクタ電極８０の上に、ｐ形コレ
クタ層１１が選択的に設けられている。例えば、メインセル９０においては、コレクタ電
極８０の上に、ｐ形コレクタ層１１が設けられておらず、ｎ形バッファ層１２がコレクタ
電極８０に直接的に接続されている。すなわち、ｐ形コレクタ層１１の一部が取り除かれ
、第１の主電極であるコレクタ電極８０がｐ形コレクタ層１１を介さず、ｎ−形ベース層
１３に電気的に接続された部分がある。
半導体装置２のメインセル９０におけるＭＯＳＦＥＴについては、半導体装置１と同様
の効果を有する。ただし、半導体装置２においては、ｎ形バッファ層１２の一部がコレク
タ電極８０に接続されているために、コレクタ電極８０の電位を、例えば、接地電位とし
、エミッタ電極８１に接地電位よりも高い電位を印加した場合（順バイアス）でも、エミ
ッタ電極８１から、ｐ形ベース層１６、ｎ形バリア層１４、ｎ−形ベース層１３、ｎ形バ
ッファ層１２、コレクタ電極８０を通じて電流を流すことができる。
の効果を有する。ただし、半導体装置２においては、ｎ形バッファ層１２の一部がコレク
タ電極８０に接続されているために、コレクタ電極８０の電位を、例えば、接地電位とし
、エミッタ電極８１に接地電位よりも高い電位を印加した場合（順バイアス）でも、エミ
ッタ電極８１から、ｐ形ベース層１６、ｎ形バリア層１４、ｎ−形ベース層１３、ｎ形バ
ッファ層１２、コレクタ電極８０を通じて電流を流すことができる。
すなわち、半導体装置２のメインセル９０においては、ＭＯＳＦＥＴのほか、ダイオー
ドが内蔵されている。例えば、メインセル９０には、コレクタ電極８０の上に、ｎ形バッ
ファ層１２、ｎ−形ベース層１３が設けられ、ｎ−形ベース層１３の上にｎ形バリア層１
４が設けられ、ｎ形バリア層１４の上にｐ形ベース層１６が設けられている。ｐ形ベース
層１６には、ｐ＋形コンタクト層１８またはｎ＋形エミッタ層１７を介してエミッタ電極
８１が接続されている。すなわち、エミッタ電極８１をアノード、コレクタ電極８０をカ
ソードとした場合、アノード・カソード間にｐｎダイオードが形成されている。
ドが内蔵されている。例えば、メインセル９０には、コレクタ電極８０の上に、ｎ形バッ
ファ層１２、ｎ−形ベース層１３が設けられ、ｎ−形ベース層１３の上にｎ形バリア層１
４が設けられ、ｎ形バリア層１４の上にｐ形ベース層１６が設けられている。ｐ形ベース
層１６には、ｐ＋形コンタクト層１８またはｎ＋形エミッタ層１７を介してエミッタ電極
８１が接続されている。すなわち、エミッタ電極８１をアノード、コレクタ電極８０をカ
ソードとした場合、アノード・カソード間にｐｎダイオードが形成されている。
また、半導体装置２においては、ｐ形拡散層１５およびｎ形バリア層１４の底面がトレ
ンチ２０、２３、２６の下端よりコレクタ電極８０側に位置している。ｎ形バリア層１４
とｐ形拡散層１５とは、トレンチ２０、２３の先端近傍でスーパージャンクションを形成
している。
ンチ２０、２３、２６の下端よりコレクタ電極８０側に位置している。ｎ形バリア層１４
とｐ形拡散層１５とは、トレンチ２０、２３の先端近傍でスーパージャンクションを形成
している。
内蔵ダイオードにおいては、メインセル９０の幅をサブセル９１の幅より小さくするこ
とにより、その面積をより小さくすることができる。また、ｎ形バリア層１４の不純物濃
度を半導体装置１と同様に高くすることができる。このため、アノード側から注入される
正孔に対するバリア性が向上する。従って、半導体装置２の内蔵ダイオードにおいては、
アノード側からの正孔注入をより抑制することができる。
とにより、その面積をより小さくすることができる。また、ｎ形バリア層１４の不純物濃
度を半導体装置１と同様に高くすることができる。このため、アノード側から注入される
正孔に対するバリア性が向上する。従って、半導体装置２の内蔵ダイオードにおいては、
アノード側からの正孔注入をより抑制することができる。
アノード側からの正孔注入をより抑制する方法として、ＨｅやＨ＋をｐ形ベース層１６
下のｎ−形ベース層１３に注入する方法がある。ＨｅやＨ＋がｎ−形ベース層１３に注入
されると、ｎ−形ベース層１３において正孔の寿命が短命になり、内蔵ダイオードへの正
孔注入が抑制される。しかし、このような方法では高温になると、逆バイアス印加時の漏
れ電流が大きくなることや、コストが高くなるという問題がある。
下のｎ−形ベース層１３に注入する方法がある。ＨｅやＨ＋がｎ−形ベース層１３に注入
されると、ｎ−形ベース層１３において正孔の寿命が短命になり、内蔵ダイオードへの正
孔注入が抑制される。しかし、このような方法では高温になると、逆バイアス印加時の漏
れ電流が大きくなることや、コストが高くなるという問題がある。
半導体装置２においては、ＨｅやＨ＋の注入工程を略すことができ、耐性が高く、低コ
ストの内蔵ダイオードが形成される。また、内蔵ダイオードにおいては、アノード側から
の正孔注入がｎ形バリア層１４によって抑制されるので、順バイアスから逆バイアスに切
り換えても、逆回復電流が減少し、ダイオードの応答性（レスポンス）が向上する。
ストの内蔵ダイオードが形成される。また、内蔵ダイオードにおいては、アノード側から
の正孔注入がｎ形バリア層１４によって抑制されるので、順バイアスから逆バイアスに切
り換えても、逆回復電流が減少し、ダイオードの応答性（レスポンス）が向上する。
（第３の実施の形態）
図７は、第３の実施の形態に係る半導体装置の要部断面模式図である。
図７は、第３の実施の形態に係る半導体装置の要部断面模式図である。
図８は、第３の実施の形態に係る半導体装置の要部平面模式図である。
図７には、図８のＸ−Ｘ’断面が示されている。図８には、図７に例示するエミッタ電
極８１、絶縁層７０が表示されていない。
極８１、絶縁層７０が表示されていない。
図７に示す半導体装置３は、電力用の半導体装置（例えば、ＩＧＢＴ（Insulated Gate
Bipolar Transistor））であり、第１の主電極であるコレクタ電極８０と、ｐ形コレク
タ層１１と、ｎ−形ベース層１３と、ｎ形バリア層１４と、ｐ形拡散層１５と、ｐ形ベー
ス層１６と、ｎ＋形エミッタ層１７と、トレンチ２０、２３、２６と、第２の主電極であ
るエミッタ電極８１と、を備える。ここで、「コレクタ」については、「ドレイン」と称
してもよく、「エミッタ」については、「ソース」と称してもよい。また、不純物の導電
型については、ｎ形を第１導電型とし、ｐ形を第２導電型とする。
Bipolar Transistor））であり、第１の主電極であるコレクタ電極８０と、ｐ形コレク
タ層１１と、ｎ−形ベース層１３と、ｎ形バリア層１４と、ｐ形拡散層１５と、ｐ形ベー
ス層１６と、ｎ＋形エミッタ層１７と、トレンチ２０、２３、２６と、第２の主電極であ
るエミッタ電極８１と、を備える。ここで、「コレクタ」については、「ドレイン」と称
してもよく、「エミッタ」については、「ソース」と称してもよい。また、不純物の導電
型については、ｎ形を第１導電型とし、ｐ形を第２導電型とする。
図７に示すように、半導体装置３においては、コレクタ電極８０（第１の主電極）の上
に、ｐ形コレクタ層１１が設けられている。ｐ形コレクタ層１１の上には、ｎ形バッファ
層１２が設けられている。ｎ形バッファ層１２の上には、ｎ−形ベース層１３が設けられ
ている。ｎ−形ベース層１３の不純物濃度は、ｎ形バッファ層１２の不純物濃度よりも低
い。ｎ−形ベース層１３は、ドリフト層として機能する。
に、ｐ形コレクタ層１１が設けられている。ｐ形コレクタ層１１の上には、ｎ形バッファ
層１２が設けられている。ｎ形バッファ層１２の上には、ｎ−形ベース層１３が設けられ
ている。ｎ−形ベース層１３の不純物濃度は、ｎ形バッファ層１２の不純物濃度よりも低
い。ｎ−形ベース層１３は、ドリフト層として機能する。
ｎ−形ベース層１３の上には、ｎ形バリア層１４と、ｐ形拡散層１５とが設けられてい
る。ｎ形バリア層１４と、ｐ形拡散層１５とは、ｎ−形ベース層１３の上で、交互に配列
されいている。ｎ形バリア層１４の不純物濃度は、ｎ−形ベース層１３の不純物濃度より
も高い。ｎ形バリア層１４の上面は、ｐ形拡散層１５の上面よりも低い。換言すれば、ｎ
形バリア層１４は、ｎ−形ベース層１３の主面からｐ形拡散層１５側に向かい凸状に形成
されている。ｎ形バリア層１４の上には、ｐ形ベース層１６が設けられている。ｐ形ベー
ス層１６の表面には、選択的にｎ＋形エミッタ層１７およびｐ＋コンタクト層が設けられ
ている。ｐ形ベース層１６およびｐ形拡散層１５の表面からコレクタ電極８０側に向かい
、複数の溝状のトレンチが形成されている。トレンチは、ｐ形ベース層１６およびｎ形バ
リア層１４と、ｐ形拡散層１５との間に設けられている。
る。ｎ形バリア層１４と、ｐ形拡散層１５とは、ｎ−形ベース層１３の上で、交互に配列
されいている。ｎ形バリア層１４の不純物濃度は、ｎ−形ベース層１３の不純物濃度より
も高い。ｎ形バリア層１４の上面は、ｐ形拡散層１５の上面よりも低い。換言すれば、ｎ
形バリア層１４は、ｎ−形ベース層１３の主面からｐ形拡散層１５側に向かい凸状に形成
されている。ｎ形バリア層１４の上には、ｐ形ベース層１６が設けられている。ｐ形ベー
ス層１６の表面には、選択的にｎ＋形エミッタ層１７およびｐ＋コンタクト層が設けられ
ている。ｐ形ベース層１６およびｐ形拡散層１５の表面からコレクタ電極８０側に向かい
、複数の溝状のトレンチが形成されている。トレンチは、ｐ形ベース層１６およびｎ形バ
リア層１４と、ｐ形拡散層１５との間に設けられている。
例えば、ｎ形バリア層１４は、ｐ形拡散層１５により挟まれている。これにより、ｎ形
バリア層１４の両側には、２つのｐｎ接合界面が存在する。２つのｐｎ接合界面の中の一
つを図中では、矢印Ａで表示し、矢印Ａとは反対側のｐｎ接合界面を矢印Ｂで表示してい
る。
バリア層１４の両側には、２つのｐｎ接合界面が存在する。２つのｐｎ接合界面の中の一
つを図中では、矢印Ａで表示し、矢印Ａとは反対側のｐｎ接合界面を矢印Ｂで表示してい
る。
矢印Ａで示すｎ形バリア層１４とｐ形拡散層１５との接合界面においては、ｐ形ベース
層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状のトレ
ンチ３０が形成されている。トレンチ３０内には、酸化膜等の絶縁膜３１を介して、例え
ば、ポリシリコンからなる導電体層３２が設けられている。ｐ形拡散層１５およびｎ形バ
リア層１４の底面（下面）は、トレンチ３０の下端よりコレクタ電極８０側に位置してい
る。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ３０の先端近傍（下端近傍）でス
ーパージャンクション（超接合）を形成している。
層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状のトレ
ンチ３０が形成されている。トレンチ３０内には、酸化膜等の絶縁膜３１を介して、例え
ば、ポリシリコンからなる導電体層３２が設けられている。ｐ形拡散層１５およびｎ形バ
リア層１４の底面（下面）は、トレンチ３０の下端よりコレクタ電極８０側に位置してい
る。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ３０の先端近傍（下端近傍）でス
ーパージャンクション（超接合）を形成している。
また、矢印Ｂで示すｎ形バリア層１４とｐ形拡散層１５との接合界面においては、ｐ形
ベース層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状
のトレンチ３３が形成されている。トレンチ３３内には、酸化膜等の絶縁膜３４を介して
、例えば、ポリシリコンからなる導電体層３５が設けられている。ｐ形拡散層１５および
ｎ形バリア層１４の底面は、トレンチ２３の下端よりコレクタ電極８０側に位置している
。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ３３の先端近傍でスーパージャンク
ションを形成している。トレンチ３０およびトレンチ３３は、略同じ深さである。
ベース層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状
のトレンチ３３が形成されている。トレンチ３３内には、酸化膜等の絶縁膜３４を介して
、例えば、ポリシリコンからなる導電体層３５が設けられている。ｐ形拡散層１５および
ｎ形バリア層１４の底面は、トレンチ２３の下端よりコレクタ電極８０側に位置している
。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ３３の先端近傍でスーパージャンク
ションを形成している。トレンチ３０およびトレンチ３３は、略同じ深さである。
このように、半導体装置３においては、ｐ形拡散層１５およびｎ形バリア層１４の底面
は、トレンチ３０、３３の下端よりコレクタ電極８０側に位置している。なお、導電体層
３２、３５は、半導体装置３のトレンチゲート電極であり、ゲート配線（図示しない）に
電気的に接続されている。導電体層３２、３５は、ｎ＋形エミッタ層１７とｎ形バリア層
１４との間の通電を制御する制御電極である。
は、トレンチ３０、３３の下端よりコレクタ電極８０側に位置している。なお、導電体層
３２、３５は、半導体装置３のトレンチゲート電極であり、ゲート配線（図示しない）に
電気的に接続されている。導電体層３２、３５は、ｎ＋形エミッタ層１７とｎ形バリア層
１４との間の通電を制御する制御電極である。
ｐ＋形コンタクト層１８およびｎ＋形エミッタ層１７は、エミッタ電極８１（第２の主
電極）に電気的に接続されている。ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ
層１７およびトレンチ３０、３３の表面には、絶縁層７０が設けられている。
電極）に電気的に接続されている。ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ
層１７およびトレンチ３０、３３の表面には、絶縁層７０が設けられている。
また、図８に示すように、半導体装置３においては、それぞれのトレンチ３０、３３が
略平行にストライプ状に延在している。延在する方向は、例えば、ｎ−形ベース層１３の
主面と略平行な方向である。また、ｎ＋形エミッタ層１７に隣接するように、ｐ＋形コン
タクト層１８が設けられている。ｎ＋形エミッタ層１７は、トレンチ３０の側面またはト
レンチ３３の側面に接している。
略平行にストライプ状に延在している。延在する方向は、例えば、ｎ−形ベース層１３の
主面と略平行な方向である。また、ｎ＋形エミッタ層１７に隣接するように、ｐ＋形コン
タクト層１８が設けられている。ｎ＋形エミッタ層１７は、トレンチ３０の側面またはト
レンチ３３の側面に接している。
図７および図８を参照すると、ｐ形ベース層１６は、ｎ＋形エミッタ層１７下のトレン
チ３０の側面またはトレンチ３３の側面に接している。ｐ形ベース層１６は、ｎ＋形エミ
ッタ層１７およびｐ＋形コンタクト層１８の下側に設けられている。ｐ形ベース層１６は
、ｎ＋形エミッタ層１７またはｐ＋形コンタクト層１８を介して、エミッタ電極８１に電
気的に接続されている。
チ３０の側面またはトレンチ３３の側面に接している。ｐ形ベース層１６は、ｎ＋形エミ
ッタ層１７およびｐ＋形コンタクト層１８の下側に設けられている。ｐ形ベース層１６は
、ｎ＋形エミッタ層１７またはｐ＋形コンタクト層１８を介して、エミッタ電極８１に電
気的に接続されている。
コレクタ電極８０上でｎ形バリア層１４およびｐ形ベース層１６が占める領域をメイン
セル９０とし、コレクタ電極８０上でｐ形拡散層１５が占める領域をサブセル９１とした
場合、メインセル９０およびサブセル９１は、トレンチ３０、３３が延在する方向に延在
し、交互に配置されている。メインセル９０は、ゲート電極である導電体層３２、３５、
ｐ形ベース層１６、ｎ＋形エミッタ層１７、ｎ形バリア層１４を備えることからＭＯＳＦ
ＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として機能する。このた
め、メインセル９０におけるｐ形ベース層１６およびｎ＋形エミッタ層１７の不純物濃度
および面積は、ＭＯＳＦＥＴに要求される性能に応じて決定される。一方、ｎ形バリア層
１４の不純物濃度は、ｎ−形ベース層１３の不純物濃度より高い濃度とされる。但し、ｎ
形バリア層１４とｐ形拡散層１５とのｐｎ接合界面から空乏層が充分に広がる程度に、不
純物濃度が調整されている。
セル９０とし、コレクタ電極８０上でｐ形拡散層１５が占める領域をサブセル９１とした
場合、メインセル９０およびサブセル９１は、トレンチ３０、３３が延在する方向に延在
し、交互に配置されている。メインセル９０は、ゲート電極である導電体層３２、３５、
ｐ形ベース層１６、ｎ＋形エミッタ層１７、ｎ形バリア層１４を備えることからＭＯＳＦ
ＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として機能する。このた
め、メインセル９０におけるｐ形ベース層１６およびｎ＋形エミッタ層１７の不純物濃度
および面積は、ＭＯＳＦＥＴに要求される性能に応じて決定される。一方、ｎ形バリア層
１４の不純物濃度は、ｎ−形ベース層１３の不純物濃度より高い濃度とされる。但し、ｎ
形バリア層１４とｐ形拡散層１５とのｐｎ接合界面から空乏層が充分に広がる程度に、不
純物濃度が調整されている。
なお、ｐ形コレクタ層１１、ｎ形バッファ層１２、ｎ−形ベース層１３、ｎ形バリア層
１４、ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ層１７、ｐ＋形コンタクト層
１８の材質は、例えば、シリコン（Ｓｉ）を主成分としている。コレクタ電極８０、エミ
ッタ電極８１の材質は、金属である。絶縁膜３１、３４の材質は、例えば、酸化シリコン
（ＳｉＯ２）である。
１４、ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ層１７、ｐ＋形コンタクト層
１８の材質は、例えば、シリコン（Ｓｉ）を主成分としている。コレクタ電極８０、エミ
ッタ電極８１の材質は、金属である。絶縁膜３１、３４の材質は、例えば、酸化シリコン
（ＳｉＯ２）である。
次に、半導体装置３の作用効果について説明する。
図９は、半導体装置３の作用効果を説明する図である。
図９に示す半導体装置３のエミッタ電極８１の電位を、例えば、接地電位とし、コレク
タ電極８０に接地電位よりも高い電位を印加した状態で、導電体層３２、３５に閾値以上
の電位を印加する。すると、ｐ形ベース層１６における絶縁膜３１、３４に接する領域に
チャネルが形成される。これにより、メインセル９０に形成されたＭＯＳＦＥＴがオン状
態となり、ｎ＋形エミッタ層１７からチャネルを介してｎ形バリア層１４に電子が流れる
（図中の矢印ｅ（電子）参照）。この際、ｐ形コレクタ層１１からｎ形バッファ層１２を
介してｎ−形ベース層１３に正孔が流れる（矢印ｈ（正孔）参照）。この結果、コレクタ
電極８０とエミッタ電極８１との間で、電流が流れる。
タ電極８０に接地電位よりも高い電位を印加した状態で、導電体層３２、３５に閾値以上
の電位を印加する。すると、ｐ形ベース層１６における絶縁膜３１、３４に接する領域に
チャネルが形成される。これにより、メインセル９０に形成されたＭＯＳＦＥＴがオン状
態となり、ｎ＋形エミッタ層１７からチャネルを介してｎ形バリア層１４に電子が流れる
（図中の矢印ｅ（電子）参照）。この際、ｐ形コレクタ層１１からｎ形バッファ層１２を
介してｎ−形ベース層１３に正孔が流れる（矢印ｈ（正孔）参照）。この結果、コレクタ
電極８０とエミッタ電極８１との間で、電流が流れる。
また、半導体装置３においては、メインセル９０に、ｎ−形ベース層１３よりも不純物
濃度が高いｎ形バリア層１４が凸状に設けられているため、ｎ形半導体層を流れる電子の
パスが増加する。このため、半導体装置３においては、オン抵抗が低くなる。
濃度が高いｎ形バリア層１４が凸状に設けられているため、ｎ形半導体層を流れる電子の
パスが増加する。このため、半導体装置３においては、オン抵抗が低くなる。
一方、半導体装置３の導電体層３２、３５に閾値より低い電位が印加されると、ｐ形ベ
ース層１６からチャネルが消失して、メインセル９０に形成されたＭＯＳＦＥＴがオフ状
態となる。これにより、コレクタ電極８０とエミッタ電極８１との間の電圧が上昇し、ｎ
形バリア層１４には、コレクタ電極８０からｐ形コレクタ層１１、ｎ形バッファ層１２お
よびｎ−形ベース層１３を通じて正電位が伝導する。一方、ｐ形拡散層１５は、絶縁膜３
１、３４を介して導電体層３２、３５とカップリングしているため、相対的にコレクタ電
極８０の電圧よりも低い電位になる。この結果、ｎ−形ベース層１３およびｎ形バリア層
１４には、正の電位が印加され、ｐ形拡散層１５には、負の電位が印加される。
ース層１６からチャネルが消失して、メインセル９０に形成されたＭＯＳＦＥＴがオフ状
態となる。これにより、コレクタ電極８０とエミッタ電極８１との間の電圧が上昇し、ｎ
形バリア層１４には、コレクタ電極８０からｐ形コレクタ層１１、ｎ形バッファ層１２お
よびｎ−形ベース層１３を通じて正電位が伝導する。一方、ｐ形拡散層１５は、絶縁膜３
１、３４を介して導電体層３２、３５とカップリングしているため、相対的にコレクタ電
極８０の電圧よりも低い電位になる。この結果、ｎ−形ベース層１３およびｎ形バリア層
１４には、正の電位が印加され、ｐ形拡散層１５には、負の電位が印加される。
半導体装置３においては、トレンチ３０、３３の先端近傍で、ｎ形バリア層１４とｐ形
拡散層１５とによるスーパージャンクションが形成されている。従って、トレンチ２０、
２３の先端近傍のｐｎ接合界面からメインセル９０内に空乏層が拡がる。その結果、ｐ形
ベース層１６とｎ形バリア層１４との接合界面におけるアバランシェ降伏が抑制される。
また、空乏層が拡がることにより、トレンチ３０、３３の先端近傍の電界強度も緩和され
、トレンチ先端近傍で生じ得るアバランシェ降伏も抑制される。また、スーパージャンク
ションを形成することで、ｎ形バリア層１４の不純物濃度を高くすることができ、コレク
タ電極８０とエミッタ電極８１との間の飽和電圧Ｖｃｅ（ｓａｔ）を低減することができ
る。
拡散層１５とによるスーパージャンクションが形成されている。従って、トレンチ２０、
２３の先端近傍のｐｎ接合界面からメインセル９０内に空乏層が拡がる。その結果、ｐ形
ベース層１６とｎ形バリア層１４との接合界面におけるアバランシェ降伏が抑制される。
また、空乏層が拡がることにより、トレンチ３０、３３の先端近傍の電界強度も緩和され
、トレンチ先端近傍で生じ得るアバランシェ降伏も抑制される。また、スーパージャンク
ションを形成することで、ｎ形バリア層１４の不純物濃度を高くすることができ、コレク
タ電極８０とエミッタ電極８１との間の飽和電圧Ｖｃｅ（ｓａｔ）を低減することができ
る。
（第４の実施の形態）
図１０は、第４の実施の形態に係る半導体装置の要部断面模式図である。
図１０は、第４の実施の形態に係る半導体装置の要部断面模式図である。
図１０に示す半導体装置４は、逆導通型の電力用半導体装置（例えば、ＲＣ（Reverse
Conducting）−ＩＧＢＴ）である。半導体装置４では、コレクタ電極８０の上に、ｐ形コ
レクタ層１１が選択的に設けられている。例えば、メインセル９０においては、コレクタ
電極８０の上に、ｐ形コレクタ層１１が設けられておらず、ｎ形バッファ層１２がコレク
タ電極８０に直接的に接続されている。すなわち、ｐ形コレクタ層１１の一部が取り除か
れ、第１の主電極であるコレクタ電極８０がｐ形コレクタ層１１を介さず、ｎ−形ベース
層１３に電気的に接続された部分がある。
Conducting）−ＩＧＢＴ）である。半導体装置４では、コレクタ電極８０の上に、ｐ形コ
レクタ層１１が選択的に設けられている。例えば、メインセル９０においては、コレクタ
電極８０の上に、ｐ形コレクタ層１１が設けられておらず、ｎ形バッファ層１２がコレク
タ電極８０に直接的に接続されている。すなわち、ｐ形コレクタ層１１の一部が取り除か
れ、第１の主電極であるコレクタ電極８０がｐ形コレクタ層１１を介さず、ｎ−形ベース
層１３に電気的に接続された部分がある。
半導体装置４のメインセル９０におけるＭＯＳＦＥＴについては、半導体装置３と同様
の効果を有する。ただし、半導体装置４においては、ｎ形バッファ層１２の一部がコレク
タ電極８０に接続されているために、コレクタ電極８０の電位を、例えば、接地電位とし
、エミッタ電極８１に接地電位よりも高い電位を印加した場合（順バイアス）でも、エミ
ッタ電極８１から、ｐ形ベース層１６、ｎ形バリア層１４、ｎ−形ベース層１３、ｎ形バ
ッファ層１２、コレクタ電極８０を通じて電流を流すことができる。
の効果を有する。ただし、半導体装置４においては、ｎ形バッファ層１２の一部がコレク
タ電極８０に接続されているために、コレクタ電極８０の電位を、例えば、接地電位とし
、エミッタ電極８１に接地電位よりも高い電位を印加した場合（順バイアス）でも、エミ
ッタ電極８１から、ｐ形ベース層１６、ｎ形バリア層１４、ｎ−形ベース層１３、ｎ形バ
ッファ層１２、コレクタ電極８０を通じて電流を流すことができる。
すなわち、半導体装置４のメインセル９０においては、ＭＯＳＦＥＴのほか、ダイオー
ドが内蔵されている。例えば、メインセル９０には、コレクタ電極８０の上に、ｎ形バッ
ファ層１２、ｎ−形ベース層１３が設けられ、ｎ−形ベース層１３の上にｎ形バリア層１
４が設けられ、ｎ形バリア層１４の上にｐ形ベース層１６が設けられている。ｐ形ベース
層１６には、ｐ＋形コンタクト層１８またはｎ＋形エミッタ層１７を介して、エミッタ電
極８１が接続されている。すなわち、エミッタ電極８１をアノード、コレクタ電極８０を
カソードとした場合、アノード・カソード間にｐｎダイオードが形成されている。
ドが内蔵されている。例えば、メインセル９０には、コレクタ電極８０の上に、ｎ形バッ
ファ層１２、ｎ−形ベース層１３が設けられ、ｎ−形ベース層１３の上にｎ形バリア層１
４が設けられ、ｎ形バリア層１４の上にｐ形ベース層１６が設けられている。ｐ形ベース
層１６には、ｐ＋形コンタクト層１８またはｎ＋形エミッタ層１７を介して、エミッタ電
極８１が接続されている。すなわち、エミッタ電極８１をアノード、コレクタ電極８０を
カソードとした場合、アノード・カソード間にｐｎダイオードが形成されている。
また、半導体装置４においては、ｐ形拡散層１５およびｎ形バリア層１４の底面がトレ
ンチ３０、３３の下端よりコレクタ電極８０側に位置している。ｎ形バリア層１４とｐ形
拡散層１５とは、トレンチ３０、３３の先端近傍でスーパージャンクションを形成してい
る。
ンチ３０、３３の下端よりコレクタ電極８０側に位置している。ｎ形バリア層１４とｐ形
拡散層１５とは、トレンチ３０、３３の先端近傍でスーパージャンクションを形成してい
る。
内蔵ダイオードにおいては、メインセル９０の両側に、トレンチ３０、３３を設けるこ
とにより、その面積をより小さくすることができる。また、ｎ形バリア層１４の不純物濃
度を半導体装置３と同様に高くすることができる。このため、アノード側から注入される
正孔に対するバリア性が向上する。従って、半導体装置４の内蔵ダイオードにおいては、
アノード側からの正孔注入をより抑制することができる。
とにより、その面積をより小さくすることができる。また、ｎ形バリア層１４の不純物濃
度を半導体装置３と同様に高くすることができる。このため、アノード側から注入される
正孔に対するバリア性が向上する。従って、半導体装置４の内蔵ダイオードにおいては、
アノード側からの正孔注入をより抑制することができる。
アノード側からの正孔注入をより抑制する方法として、ＨｅやＨ＋をｐ形ベース層１６
下のｎ−形ベース層１３に注入する方法がある。ＨｅやＨ＋がｎ−形ベース層１３に注入
されると、ｎ−形ベース層１３において正孔の寿命が短命になり、内蔵ダイオードへの正
孔注入が抑制される。しかし、このような方法では高温になると、逆バイアス印加時の漏
れ電流が大きくなることや、コストが高くなるという問題がある。
下のｎ−形ベース層１３に注入する方法がある。ＨｅやＨ＋がｎ−形ベース層１３に注入
されると、ｎ−形ベース層１３において正孔の寿命が短命になり、内蔵ダイオードへの正
孔注入が抑制される。しかし、このような方法では高温になると、逆バイアス印加時の漏
れ電流が大きくなることや、コストが高くなるという問題がある。
半導体装置４においては、ＨｅやＨ＋の注入工程を略すことができ、耐性が高く、低コ
ストの内蔵ダイオードが形成される。また、内蔵ダイオードにおいては、アノード側から
の正孔注入がｎ形バリア層１４によって抑制されるので、順バイアスから逆バイアスに切
り換えても、逆回復電流が減少し、ダイオードの応答性（レスポンス）が向上する。
ストの内蔵ダイオードが形成される。また、内蔵ダイオードにおいては、アノード側から
の正孔注入がｎ形バリア層１４によって抑制されるので、順バイアスから逆バイアスに切
り換えても、逆回復電流が減少し、ダイオードの応答性（レスポンス）が向上する。
（第５の実施の形態）
なお、図１および図７の構造において、トレンチが浅くなった場合の変形例について説
明する。
なお、図１および図７の構造において、トレンチが浅くなった場合の変形例について説
明する。
図１１は、第５の実施の形態に係る半導体装置の要部断面模式図である。
図１１に示す半導体装置５においては、トレンチ４０、４３、６０、６３が半導体装置
１のトレンチ２０、２３、２６、半導体装置３のトレンチ３０、３３よりも浅く構成され
ている。トレンチ４０内には、絶縁膜４１を介して導電体層４２が形成されている。トレ
ンチ４３内には、絶縁膜４４を介して導電体層４５が形成されている。トレンチ６０内に
は、絶縁膜６１を介して導電体層６２が形成されている。トレンチ６３内には、絶縁膜６
４を介して導電体層６５が形成されている。ｐ形ベース層１６は、トレンチ４０、４３の
間に位置し、ｎ＋形エミッタ層１７がトレンチ４０、４３のそれぞれに接している。導電
体層６２、６５は、エミッタ電極８１に接続されている。
１のトレンチ２０、２３、２６、半導体装置３のトレンチ３０、３３よりも浅く構成され
ている。トレンチ４０内には、絶縁膜４１を介して導電体層４２が形成されている。トレ
ンチ４３内には、絶縁膜４４を介して導電体層４５が形成されている。トレンチ６０内に
は、絶縁膜６１を介して導電体層６２が形成されている。トレンチ６３内には、絶縁膜６
４を介して導電体層６５が形成されている。ｐ形ベース層１６は、トレンチ４０、４３の
間に位置し、ｎ＋形エミッタ層１７がトレンチ４０、４３のそれぞれに接している。導電
体層６２、６５は、エミッタ電極８１に接続されている。
例えば、図１に示す半導体装置１のトレンチ２０、２３、２６が浅くなると、ｐ形拡散
層１５とｐ形ベース層１６の距離が見かけ上、短くなる。
層１５とｐ形ベース層１６の距離が見かけ上、短くなる。
すると、ｐ形ベース層１６、ｎ形バリア層１４、ｐ形拡散層１５、ｎ−形ベース層１３
で構成される寄生ｐｎｐｎサイリスタが動作しやすくなり、高電流密度の動作時における
ターンオフを制御できず、素子破壊が起きる場合がある。
で構成される寄生ｐｎｐｎサイリスタが動作しやすくなり、高電流密度の動作時における
ターンオフを制御できず、素子破壊が起きる場合がある。
しかし、半導体装置５では、この現象を回避するために、ｎ形バリア層１４とｐ形拡散
層１５による超接合と、ｐ形ベース層１６との間の距離を、トレンチ４０、４３を介在さ
せることにより長くし、寄生ｐｎｐｎサイリスタを動作させ難くしている。これにより半
導体装置５では、ターンオフ不良による素子破壊を回避することができる。
層１５による超接合と、ｐ形ベース層１６との間の距離を、トレンチ４０、４３を介在さ
せることにより長くし、寄生ｐｎｐｎサイリスタを動作させ難くしている。これにより半
導体装置５では、ターンオフ不良による素子破壊を回避することができる。
さらに、図７に示す半導体装置３に対して、ゲート電極である導電体層４２、４５の電
位は、エミッタシールド電極である導電体層６２、６５によってｐ形拡散層１５からシー
ルドされている。従って、ゲート電極である導電体層４２、４５は、ｐ形拡散層１５の電
位変動の影響を受け難くなる。
位は、エミッタシールド電極である導電体層６２、６５によってｐ形拡散層１５からシー
ルドされている。従って、ゲート電極である導電体層４２、４５は、ｐ形拡散層１５の電
位変動の影響を受け難くなる。
ここで、トレンチ４０とトレンチ６０との間、およびトレンチ４３とトレンチ６３との
間のｐ形半導体層６７、６８は、フローティング電位にすることにより、エミッタ−コレ
クタ間抵抗を低くすることができる。ただし、スイッチング時には、フローティング電位
であるｐ形半導体層６７、６８の電位変動によりゲート容量（ゲート−ドレイン間容量）
が増加する虞がある。しかし、半導体装置５では、ｐ形半導体層６７，６８の体積をｐ形
拡散層１５に比べて小さくしている。従って、ゲート容量については、より小さくするこ
とができる。
間のｐ形半導体層６７、６８は、フローティング電位にすることにより、エミッタ−コレ
クタ間抵抗を低くすることができる。ただし、スイッチング時には、フローティング電位
であるｐ形半導体層６７、６８の電位変動によりゲート容量（ゲート−ドレイン間容量）
が増加する虞がある。しかし、半導体装置５では、ｐ形半導体層６７，６８の体積をｐ形
拡散層１５に比べて小さくしている。従って、ゲート容量については、より小さくするこ
とができる。
また、ｐ形半導体層６７、６８を抵抗素子を介してエミッタ電極８１に接続すると、ｐ
形半導体層６７、６８の電位変動が抑制され、さらに、ゲート容量が小さくなる。なお、
エミッタ−コレクタ間の抵抗については、ｐ形半導体層６７、６８の体積を小さくするこ
とで、より小さくすることができる。
形半導体層６７、６８の電位変動が抑制され、さらに、ゲート容量が小さくなる。なお、
エミッタ−コレクタ間の抵抗については、ｐ形半導体層６７、６８の体積を小さくするこ
とで、より小さくすることができる。
上記ｐ形半導体層６７、６８をエミッタ電極８１に接続する抵抗は、ポリシリコンで形
成してもよいし、ｐ形半導体層６７、６８の一部分をエミッタ電極８１に接続してもよい
。
成してもよいし、ｐ形半導体層６７、６８の一部分をエミッタ電極８１に接続してもよい
。
（第６の実施の形態）
図１２は、インバータ回路を含む交流・直流変換回路の要部図である。
図１２は、インバータ回路を含む交流・直流変換回路の要部図である。
例えば、図１２に示すように、交流電源７５から供給された交流電圧は、コンバータ７
６によって、直流電圧に変換される。また、コンバータ７６の出力端子９５からは正電圧
が出力され、出力端子９６からは、負電圧が出力される。出力端子９５、９６は、インバ
ータ５０に接続されている。
６によって、直流電圧に変換される。また、コンバータ７６の出力端子９５からは正電圧
が出力され、出力端子９６からは、負電圧が出力される。出力端子９５、９６は、インバ
ータ５０に接続されている。
インバータ５０は、いわゆる６ｉｎ１構造（６個の素子５１〜５６が１つの回路内にあ
る構造）の３相インバータ回路であり、スイッチング素子５１ｔ〜５６ｔのそれぞれと、
逆並列に接続されたダイオード５１ｄ〜５５ｄを有する。スイッチング素子５１ｔ〜５６
ｔは、例えば、ＩＧＢＴであり、ダイオード５１ｄ〜５５ｄは、例えば、ＦＲＤ（First
Recovery Diode）である。
る構造）の３相インバータ回路であり、スイッチング素子５１ｔ〜５６ｔのそれぞれと、
逆並列に接続されたダイオード５１ｄ〜５５ｄを有する。スイッチング素子５１ｔ〜５６
ｔは、例えば、ＩＧＢＴであり、ダイオード５１ｄ〜５５ｄは、例えば、ＦＲＤ（First
Recovery Diode）である。
スイッチング素子５１ｔと、スイッチング素子５２ｔとは、直列に接続され、スイッチ
ング素子５３ｔと、スイッチング素子５４ｔとは、直列に接続され、スイッチング素子５
５ｔと、スイッチング素子５６ｔとは、直列に接続されている。そして、スイッチング素
子５１ｔ、５３ｔ、５５ｔは、出力端子９５に接続され、スイッチング素子５２ｔ、５４
ｔ、５６ｔは、出力端子９６に接続されている。さらに、スイッチング素子５１ｔと、ス
イッチング素子５２ｔとの中間点は、出力端子９７に接続され、スイッチング素子５３ｔ
と、スイッチング素子５４ｔとの中間点は、出力端子９８に接続され、スイッチング素子
５５ｔと、スイッチング素子５６ｔとの中間点は、出力端子９９に接続されている。出力
端子９７、９８、９９からは、３相の交流電圧が得られる。
ング素子５３ｔと、スイッチング素子５４ｔとは、直列に接続され、スイッチング素子５
５ｔと、スイッチング素子５６ｔとは、直列に接続されている。そして、スイッチング素
子５１ｔ、５３ｔ、５５ｔは、出力端子９５に接続され、スイッチング素子５２ｔ、５４
ｔ、５６ｔは、出力端子９６に接続されている。さらに、スイッチング素子５１ｔと、ス
イッチング素子５２ｔとの中間点は、出力端子９７に接続され、スイッチング素子５３ｔ
と、スイッチング素子５４ｔとの中間点は、出力端子９８に接続され、スイッチング素子
５５ｔと、スイッチング素子５６ｔとの中間点は、出力端子９９に接続されている。出力
端子９７、９８、９９からは、３相の交流電圧が得られる。
上述した半導体装置２を用いれば、ＩＧＢＴと、ＦＲＤ（First Recovery Diode）とを
個別に引用していたインバータが１つの半導体装置２により集約することができる。これ
により、回路面積、コストが低減する。特に、半導体装置２を用いた場合は内蔵ダイオー
ドの応答性が向上している。従って、応答性の高いインバータ５０が形成される。なお、
半導体装置２を半導体装置４で置き換えても同様の効果が得られる。
個別に引用していたインバータが１つの半導体装置２により集約することができる。これ
により、回路面積、コストが低減する。特に、半導体装置２を用いた場合は内蔵ダイオー
ドの応答性が向上している。従って、応答性の高いインバータ５０が形成される。なお、
半導体装置２を半導体装置４で置き換えても同様の効果が得られる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこ
れらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計
変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例え
ば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは
、例示したものに限定されるわけではなく適宜変更することができる。例えば、ｐ形コレ
クタ層１１を取り除いたＭＯＳＦＥＴにも転用できる。
れらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計
変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例え
ば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは
、例示したものに限定されるわけではなく適宜変更することができる。例えば、ｐ形コレ
クタ層１１を取り除いたＭＯＳＦＥＴにも転用できる。
また、本実施の形態では、第１導電型をｎ形とし、第２導電型をｐ形とした場合につい
て説明したが、第１導電型をｐ形とし、第２導電型をｎ形とする構造についても実施の形
態に含まれ、同様の効果を得る。
て説明したが、第１導電型をｐ形とし、第２導電型をｎ形とする構造についても実施の形
態に含まれ、同様の効果を得る。
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明
の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施さ
れることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を
行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、
特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施さ
れることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を
行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、
特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、２、３、４、５、１００ 半導体装置
１１ ｐ形コレクタ層
１２ ｎ形バッファ層
１３、１３０ ｎ−形ベース層
１４、１４０ ｎ形バリア層
１５、１５０ ｐ形拡散層
１６ ｐ形ベース層
１７ ｎ＋形エミッタ層
１８ ｐ＋形コンタクト層
２０、２３、２６、３０、３３、４０、４３、６０、６３ トレンチ
２１、２４、２７、３１、３４、４１、４４、６１、６４ 絶縁膜
２２、２５、２８、３２、３５、４２、４５、６２、６５ 導電体層
５０ インバータ
５１ｄ ダイオード
５１ｔ、５２ｔ、５３ｔ、５４ｔ、５５ｔ、５６ｔ スイッチング素子
６７、６８ ｐ形半導体層
７０ 絶縁層
７５ 交流電源
７６ コンバータ
８０ コレクタ電極
８１ エミッタ電極
９０ メインセル
９１ サブセル
９５、９６、９７、９８、９９ 出力端子
１１ ｐ形コレクタ層
１２ ｎ形バッファ層
１３、１３０ ｎ−形ベース層
１４、１４０ ｎ形バリア層
１５、１５０ ｐ形拡散層
１６ ｐ形ベース層
１７ ｎ＋形エミッタ層
１８ ｐ＋形コンタクト層
２０、２３、２６、３０、３３、４０、４３、６０、６３ トレンチ
２１、２４、２７、３１、３４、４１、４４、６１、６４ 絶縁膜
２２、２５、２８、３２、３５、４２、４５、６２、６５ 導電体層
５０ インバータ
５１ｄ ダイオード
５１ｔ、５２ｔ、５３ｔ、５４ｔ、５５ｔ、５６ｔ スイッチング素子
６７、６８ ｐ形半導体層
７０ 絶縁層
７５ 交流電源
７６ コンバータ
８０ コレクタ電極
８１ エミッタ電極
９０ メインセル
９１ サブセル
９５、９６、９７、９８、９９ 出力端子
Claims (3)
- 第１導電型の第１半導体領域と、
前記第１半導体領域上に設けられ、前記第１半導体領域よりも高い不純物濃度を有する
第１導電型の第２半導体領域と、
前記第２半導体領域に隣接して設けられた第２導電型の第３半導体領域と、
前記第２半導体領域上に設けられ、底部全面が前記第２半導体領域に接する第２導電型
の第４半導体領域と、
前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域に絶縁膜を介して
接し、底部が前記第２半導体領域及び前記第３半導体領域に位置し、且つ前記第２半導体
領域と前記第３半導体領域とが、前記底部と前記第１半導体領域との間において接するよ
うに設けられた導電体層と、
前記第１半導体領域に電気的に接続された第１の電極と、
前記第４半導体領域に電気的に接続された第２の電極と、
を有する半導体装置。 - 前記導電体層に前記絶縁膜を介して接し、前記第４半導体領域の表面に選択的に設けら
れた第１導電型の第５半導体領域と、
をさらに有する請求項１に記載の半導体装置。 - 前記第１の電極と前記第１半導体領域との間に、第２導電型の第６半導体領域を有する
請求項１または２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015097591A JP2015181178A (ja) | 2015-05-12 | 2015-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015097591A JP2015181178A (ja) | 2015-05-12 | 2015-05-12 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013039949A Division JP2013145903A (ja) | 2013-02-28 | 2013-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015181178A true JP2015181178A (ja) | 2015-10-15 |
Family
ID=54329289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015097591A Pending JP2015181178A (ja) | 2015-05-12 | 2015-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2015181178A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9825159B2 (en) | 2016-02-16 | 2017-11-21 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2019050434A (ja) * | 2019-01-04 | 2019-03-28 | 株式会社東芝 | 半導体装置 |
| JP2020119939A (ja) * | 2019-01-21 | 2020-08-06 | 株式会社デンソー | 半導体装置 |
| CN115295613A (zh) * | 2022-10-08 | 2022-11-04 | 烟台台芯电子科技有限公司 | 一种快恢复二极管结构及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005333068A (ja) * | 2004-05-21 | 2005-12-02 | Toshiba Corp | 半導体装置 |
| JP2009099911A (ja) * | 2007-10-19 | 2009-05-07 | Toshiba Corp | 半導体装置 |
-
2015
- 2015-05-12 JP JP2015097591A patent/JP2015181178A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP7180402B2 (ja) | 2019-01-21 | 2022-11-30 | 株式会社デンソー | 半導体装置 |
| CN115295613A (zh) * | 2022-10-08 | 2022-11-04 | 烟台台芯电子科技有限公司 | 一种快恢复二极管结构及其制造方法 |
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