JP2005333068A - 半導体装置 - Google Patents

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Abstract

【課題】 高速スイッチングと高電圧ブロッキングが可能なスーパージャンクション半導体装置を提供する。
【解決手段】 半導体装置は、第１導電型の半導体基体と、前記半導体基体内に横方向に所定パターンで配列形成され、それらの間を垂直ドリフト電流領域として区画する第２導電型のバリア層と、前記半導体基体の第１の主面に形成された第２導電型のベース層と、前記半導体基体の第１の主面に、前記バリア層上にそれと絶縁されて重なるように前記ベース層より深く埋め込み形成されて、ゲート絶縁膜を介して前記ベース層に対向するゲート電極と、前記ベース層に形成された第１導電型の第１主電極領域と、前記半導体基体の第２の主面に形成された第２主電極領域と、前記バリア層と前記ベース層との間を接続するキャリア通路とを有する。
【選択図】 図１

Description

この発明は、半導体装置に係り、特にスーパージャンクション（超接合）構造を有する半導体装置に関する。
近年、電力スイッチング用半導体装置として、スーパージャンクション半導体装置の開発が進められている。例えば、ｎチャネルのＭＩＳＦＥＴでは、半導体基板の上下に形成されるｎ＋型のソース領域とドレイン領域の間に、ｎ型のドレイン電流領域を区画するように柱状のｐ型バリア層が横方向に所定ピッチで配列されたスーパージャンクション構造が形成される。ｎ型の垂直ドレイン電流領域は、オン時にチャネルを介してソース及びドレイン領域間に介在してドリフト電流が流れる高抵抗ドレイン領域であり、以下“ドリフト層”と呼ぶ。ｐ型バリア層は、ターンオフ時にｎ型ドリフト層内に空乏層を拡げてターンオフを加速すると共に、オフ時にはｎ型ドリフト層と共に完全空乏化して高電圧をブロックするために用いられる。ｐ型バリア層は、ｎ型ドリフト層とほぼ同じ深さをもって配列形成される。
縦型ＭＩＳＦＥＴでは、スーパージャンクション構造の上部に形成されたｐ型ベース層に、ｎ型ドリフト層に達するトレンチが形成され、このトレンチ内にゲート電極が埋め込まれる。ｐ型ベース層表面にはｎ＋型ソース層が形成される。スーパージャンクション構造内のｐ型バリア層の上部は、ｐ型ベース層に接し、ｎ＋型ソース層を貫通して形成されたｐ＋型層を介してソース電極に接続される（例えば、特許文献１参照）。
この様なパワー用ＭＩＳＦＥＴの低いオン抵抗（従って低いオン電圧）を実現するためには、ｎ型ドリフト層は、比較的高不純物濃度に設定される。一方、オフ時にｎ型ドリフト層とｐ型バリア層とが完全空乏化して、ソース，ドレイン間の高電圧をブロックするように、スーパージャンクション構造部の不純物濃度や寸法が設計される。これにより、低いオン電圧と高耐圧のＭＩＳＦＥＴが得られる。
以上のようなＭＩＳＦＥＴのスーパージャンクション構造を形成するには、次のような方法がある。第１の方法は、半導体基板に、ドリフト層となるｎ型層のエピタキシャル成長と、ｐ型バリア層形成のためのイオン注入及び活性化アニールとを複数回繰り返すことにより、所定厚みのスーパージャンクション構造を形成する。第２の方法は、半導体基板にｎ型エピタキシャル層を形成したエピタキシャル基板に、所定ピッチで深いトレンチを形成し、そのトレンチ内にｐ型バリア層をエピタキシャル成長法により埋め込む。第３の方法は、半導体基板にｎ型エピタキシャル層を形成したエピタキシャル基板に、所定ピッチで深いトレンチを形成し、そのトレンチ内壁にｐ型バリア層（拡散層）を形成した後、トレンチを絶縁層で埋め戻す（例えば、特許文献２参照）。
第１の方法（マルチ・エピタキシャル法）は、工程数が多くなり、従ってコスト高になる。また複数回のアニール工程で不純物の横方向拡散が避けられないため、スーパージャンクション構造を微細ピッチで形成することが難しい。
第２の方法（エピタキシャル埋め込み法）は、深いトレンチ内に均質な結晶膜からなるバリア層を埋め込むことが難しい。具体的にトレンチ内では、側壁及び底部からエピタキシャル成長が進むため、埋め込まれる結晶層内にボイドが形成され易い。また両側壁からの成長膜の接合部（シーム）には多くの結晶欠陥が入る。結晶欠陥は、キャリアの生成・再結合中心となり、リーク電流の原因となる。リーク電流は、高電圧ブロッキングを困難にし、また耐圧限界以下の電圧で流れるリーク電流はＭＩＳＦＥＴの性能を低下させる。
第３の方法では、トレンチ内部に埋め込まれる絶縁層部分が、バリア層としては無効領域（即ち、ターンオフ時、キャリアバランスによってｎ型ドリフト層に空乏層を拡大させる働きを有しない部分）となる。従って、オフ時の完全空乏化の条件を満たすためには、ｐ型バリア層を横方向に深く拡散させる必要があり、これと絶縁層埋め込みとが相まって、スーパージャンクション構造の微細化を難しくする。
スーパージャンクション構造内のｐ型仕切り領域（即ちバリア層）を、ソース領域の下方ではなく、埋め込みゲート電極の下方にゲート電極と絶縁された状態に配置する構造も提案されている（例えば、非特許文献１参照）。ここで提案されている構造では、バリア層はベース層と離れて形成されて、電気的にフローティング状態になる。従って、結晶欠陥によるリーク電流の影響は避けられる。しかしこれでは、ターンオフ時にバリア層の多数キャリアであるホールをソース電極に排出する経路がなくなり、スーパージャンクション構造の完全空乏化ができない。このため、高速スイッチング特性や高耐圧特性が得られない。
特開２００２−７６３３９号公報 特開２００２−２１７４１５号公報 2003 The 15th International Symposium on Power Semiconductor Devices & ICs Conference Proceedings, pp 211-221, "200V Multi RESURF Trench MOSFET (MR-TMOS)"
この発明は、上記事情を考慮してなされたもので、高速スイッチングと高電圧ブロッキングが可能なスーパージャンクション半導体装置を提供することを目的とする。
この発明の一態様による半導体装置は、第１導電型の半導体基体と、前記半導体基体内に横方向に所定パターンで配列形成され、それらの間を垂直ドリフト電流領域として区画する第２導電型のバリア層と、前記半導体基体の第１の主面に形成された第２導電型のベース層と、前記半導体基体の第１の主面に、前記バリア層上にそれと絶縁されて重なるように前記ベース層より深く埋め込み形成されて、ゲート絶縁膜を介して前記ベース層に対向するゲート電極と、前記ベース層に形成された第１導電型の第１主電極領域と、前記半導体基体の第２の主面に形成された第２主電極領域と、前記バリア層と前記ベース層との間を接続するキャリア通路とを有することを特徴とする。
この発明によると、高速スイッチングと高電圧ブロッキングが可能なスーパージャンクション半導体装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。以下の実施の形態では、第１導電型、第２導電型をそれぞれｎ型、ｐ型としてｎチャネルトランジスタを構成した場合を説明するが、各部の導電型を逆にして、ｐチャネル型とすることができる。
［実施の形態１］
図１は実施の形態１によるｎチャネルのスーパージャンクションＭＩＳＦＥＴの平面図であり、図２及び図３はそれぞれ図１のＩ−Ｉ’及びII−II’断面図である。素子が形成されるｎ型シリコン基体１０は、ｎ＋型シリコン基板１１にｎ型エピタキシャル層１２を形成したエピタキシャル基板である。
シリコン基体１０のｎ型層１２の表面（第１の主面）には、ｐ−型ベース層１３が形成されている。また第１の主面には、ベース層１３を貫通してｎ型層１２に達する深さのトレンチ１４が形成されて、このトレンチ１４内に多結晶シリコンからなるゲート電極１５が埋め込まれている。ゲート電極１５の下地には絶縁膜１６が埋め込まれている。ゲート電極１５は、トレンチ側壁に形成されたゲート絶縁膜１７を介してｐ−型ベース層１３の側面に対向する。従って、ベース層１３の側面をチャネル領域とする縦型ＭＩＳＦＥＴが構成される。
ゲート電極１５は、図１に示すように、基板面の一方向（Ｙ方向）には連続し、これと直交するＸ方向には所定ピッチで離散的に配置されたストライプパターンをもってレイアウトされる。これらのゲート電極１５は実際には、その長手方向の一方の端部で物理的に接続されて一体のゲート電極を構成するか、少なくとも電気的に共通にゲート端子パッド（Ｇ）に接続される。
ベース層１３の表面には、ゲート電極１５と整合されてストライプパターンをなして、ＭＩＳＦＥＴの第１主電極領域としてのｎ＋型ソース領域１８が形成されている。ゲート電極１５が埋め込まれた面は絶縁膜２１で覆われ、これにコンタクト孔が開けられてソース領域１８にコンタクトするソース電極２０が全面に形成されている。一方、ｎ＋型基板１１は、ＭＩＳＦＥＴの第２主電極領域としてのドレイン領域となり、その表面（第２の主面）には全面にドレイン電極２２が形成されている。
ｎ＋型ソース領域１８内には、これを貫通してベース層１３に達するコンタクト用ｐ＋型層１９が拡散形成されている。ソース電極２０は、このｐ＋型層１９を介してベース層１３にも接続される。これにより、ベース層１３は、ソース電極２０の電位に固定される。
シリコン基体１０のｎ型層１２内には、ゲート電極１５の下方に、柱状のｐ型半導体層３１が、その底部が基板１１に近い位置になる深さをもって埋め込まれている。柱状半導体層３１は、素子の垂直ドリフト電流領域を区画するためのもので、以下“バリア層”という。この実施の形態の場合、バリア層３１は、ゲート電極１５と同様にＹ方向に細長いライン状をなして、Ｘ方向にはゲート電極１５と重なるように配置されて、ピッチ（Ｄ１＋Ｄ２）のストライプパターンをなしている。Ｘ方向に隣接する各二つのバリア層３１により挟まれたｎ型領域が、“垂直ドリフト電流領域”（以下、単にドリフト層という）３２となる。
ｐ型バリア層３１は、その上端面が絶縁膜１６で覆われてゲート電極１５と分離されているだけでなく、ベース層１３より深い位置に埋め込まれて、ベース層１３とも分離されている。このｐ型バリア層３１を、その長手方向（Ｙ方向）の複数箇所でｐ−型ベース層１３に接続するためのキャリア通路３３として、図１及び図３に示すように、ｐ型不純物拡散層が形成されている。即ちキャリア通路３３は、ベース層１３の延在部としてベース層１３より深くかつ高濃度に、ｐ型バリア層３１の上端部側面に接するように、ｎ型層１２の表面から不純物を拡散して形成されたｐ型拡散層である。
キャリア通路３３は、ターンオフ時にスーパージャンクション構造を空乏化するためのバリア層３１のホール排出経路となる。素子のスイッチング過渡期の局部的な電流集中を避けるためには、キャリア通路３３をチップ面内に均等に分散配置することが望まれる。具体的にこの実施の形態では、キャリア通路３３は、Ｘ方向にはバリア層３１を挟んで連続し、Ｙ方向には所定のピッチ（Ａ＋Ｂ）をもって離散的に配置されて、ゲート電極１５のそれとは直交するストライプパターンをなす。
以上のように、素子基体１０内には、その主面と直交するある断面内で、一横方向（Ｘ方向）にｎ型ドリフト層３２とｐ型バリア層３１とが交互に配列されたスーパージャンクション構造が形成されている。バリア層３１とドリフト層３２のそれぞれＸ方向の幅Ｄ１，Ｄ２及び不純物濃度は、ＭＩＳＦＥＴのオフ時にブロックすべきドレイン・ソース間電圧でドリフト層３２とバリア層３１が完全空乏化するように設計される。この条件を満たしながら更に、ＭＩＳＦＥＴのオン抵抗をできるだけ小さくするように、ｎ型エピタキシャル層１２（従ってドリフト層３２）の不純物濃度が最適設定される。
次にこの実施の形態のＭＩＳＦＥＴの製造工程を、図４〜図７の製造工程断面図（図１のＩ−Ｉ’断面）を参照して説明する。図４に示すようにｎ型エピタキシャルシリコン基体１０の第１の主面全面にｐ−型ベース層１３を形成する。続いて、図４に破線で示すように、後に埋め込まれるｐ型バリア層を部分的にベース層１３に接続するためのキャリア通路３３をベース層１３より深く拡散形成する。その後、基板１１にほぼ達する深さのバリア層埋め込み用のトレンチ４１を形成する。
この後、図５に示すように、気相エピタキシャル成長法により、トレンチ４１内にｐ型シリコン層からなるバリア層３１を埋め込む。これにより、Ｙ方向に飛び飛びに形成されたキャリア通路３３はそれぞれ、バリア層３１の上端部側面に接して、バリア層３１とベース層１３との間を接続する。
次に図６に示すように、ベース層１３に、バリア層３１にほぼ重なるパターンとｎ型層１２に達する深さをもつ、ゲート埋め込み用のトレンチ１４を形成する。但し、このトレンチ１４は、キャリア通路３３の拡散深さよりは浅い。トレンチ１４の底部には、バリア層３１の上端を覆う絶縁膜１６を埋め込む。
次に、図７に示すように、トレンチ１４には、その側面（即ちベース層１３の側面）にゲート絶縁膜１７を形成した後、ゲート電極１５を埋め込む。そして、ベース層１３の表面にｎ＋型ソース層１８を形成し、更にソース層１８内にベース層１３に達する深さのｐ＋型層１９を形成する。
この後は図示しないが、ゲート電極１５を絶縁膜で覆って、ソース電極及びドレイン電極を形成する。
以上のようにこの実施の形態では、スーパージャンクション構造を構成するためのｐ型バリア層３１は、ゲート電極１５の下に埋め込まれて、基本的にベース層１３から電気的に分離されている。従って、バリア層３１がリークの多い結晶層であったとしても、素子特性に悪影響を与えない。一方、ＭＩＳＦＥＴのターンオフ時には、ｐ型バリア層３１の多数キャリアであるホールをソース電極側に排出する必要がある。この実施の形態ではそのためのホール排出経路となるキャリア通路３３がＹ方向に所定ピッチで形成されている。これにより、素子の高速ターンオフ特性が保証される。またターンオン時には、キャリア通路３３を介してバリア層３１に速やかにホールが集まる。以上により、高速のスイッチング特性が得られる。
図１に示すキャリア通路３３の幅Ｂと配列間隔Ａ及び配列ピッチＡ＋Ｂは、リーク電流特性、高速スイッチング特性及び電流容量等との兼ね合いで最適化することが必要である。即ち、キャリア通路３３は、ｐ型バリア層３１の結晶欠陥に起因するリーク電流の経路ともなるため、リーク電流を低減するには、Ａ／Ｂ比が大きく、かつ（Ａ＋Ｂ）／Ｄ１が大きい方がよい。またキャリア通路３３は、素子スイッチングに必要なキャリア排出経路であり、高速スイッチングのためには、Ａ／Ｂ比が小さく、かつ（Ａ＋Ｂ）／Ｄ１比が小さい方がよい。一方、キャリア通路３３は、実質的にトランジスタ動作しない領域となるから、Ａ／Ｂ比や（Ａ＋Ｂ）／Ｄ１比をあまり小さくすると、チップの有効ソース面積が小さくなり、単位面積当たりの電流容量が制限される。
これらを考慮して例えば、Ａ／Ｂ比は、５〜２０に設定し、ピッチ（Ａ＋Ｂ）とバリア層３１の幅Ｄ１の比（Ａ＋Ｂ）／Ｄ１は、５〜５０に設定する。即ち、Ａ／Ｂ比又は（Ａ＋Ｂ）／Ｄ１比が上記の上限値を越えると、実用上必要な高速スイッチング特性が得られなくなる。また、Ａ／Ｂ比又は（Ａ＋Ｂ）／Ｄ１比が上記下限値より小さくなると、バリア層３１をゲート電極下に絶縁して配置した効果が失われて、リーク電流レベルが許容値を超えるか、或いは必要とする電流容量が得られなくなる。
なおこの実施の形態では、十分な耐圧を保証するために、ｐ型バリア層３１は、その底部がｎ＋型基板１１に達しないように深さが制御されている。しかし、必要な耐圧が保証できるなら、ｐ型バリア層３１を基板１１に達する深さに形成してもよい。また、多結晶シリコンゲート電極１５の低抵抗化のために、これに重ねてメタルゲート配線を形成してもよい。このメタルゲート配線とソース電極とを同層メタルで形成するには、互いに噛み合う一対の櫛歯状パターンからなるインターディジタル電極として形成すればよい。これらの変形は、以下に説明する各実施の形態においても同様に可能である。
［実施の形態２］
次に図８を参照して、実施の形態２によるスーパージャンクションＭＩＳＦＥＴを説明する。図８は、先の実施の形態１の図３対応のII−II’断面構造である。平面図は、実施の形態１の図１と同じであり、そのＩ−Ｉ’断面図は図２と同じであるから、それらの詳細説明は省く。
先の実施の形態１の図３では、バリア層３１とベース層１３とを接続するキャリア通路３３がバリア層３１により分断されて、バリア層３１の上端部側面に接している。これに対してこの実施の形態２では、図８に示すように、キャリア通路３３がゲート電極１５の下でＸ方向に連続して、バリア層３１の上端面に接する状態に形成されている。具体的にこの相違は、製造工程の相違から生じる。
即ち、実施の形態１では、図４に示すように、ｐ型ベース層１３及びキャリア通路３３を形成した後に、バリア層埋め込み用トレンチ４１を形成した。これに対してこの実施の形態２では、図４及び図５に相当する工程図は、図９及び図１０のように変更される。即ち図９に示すように、ｐ−型ベース層１３及びキャリア通路３３を形成する前に、ｎ型層１２にトレンチ４１を形成し、ここにバリア層３１をエピタキシャル成長法により埋め込む。この後、図１０に示すように、ベース層１３を形成する。更に、II−II’断面位置には、破線で示すようにキャリア通路３３を拡散形成する。この後は、先の実施の形態１の図６及び図７で説明したと同様の工程で、ゲート電極１５を埋め込み、ソース拡散層１８を形成する。
この実施の形態２によると、バリア層３１とベース層１３との間を接続するキャリア通路３３を実施の形態１より低抵抗にすることができる。キャリア通路３３の配列に関して、そのＡ／Ｂ比及び（Ａ＋Ｂ）／Ｄ１比は、実施の形態１と同様に設定することが好ましい。これにより、実施の形態１と同様の効果が得られる。
［実施の形態３］
図１１は、実施の形態３によるＭＩＳＦＥＴの平面図である。図１２は図１１のII−II’断面図である。図１１のＩ−Ｉ’断面は、実施の形態１の図２と同じである。
埋め込みゲート電極１５及びその直下のｐ型バリア層３１がピッチ（Ｄ１＋Ｄ２）のストライプパターンをもって配列されることは、実施の形態１，２と同様である。この実施の形態では、バリア層３１とベース層１３の間のキャリア通路５１は、ゲート電極埋め込み用のトレンチ１４の一側面に形成されたｐ型拡散層により構成される。キャリア通路５１は、図１１に示すように、Ｘ方向にはゲート電極と同じピッチ（Ｄ１＋Ｄ２）で、Ｙ方向にはピッチ（Ａ＋Ｂ）で、共に離散的に配置される。
図１３は、キャリア通路５１の形成工程を示すII-II’断面図である。ベース層１３及びバリア層３１は、実施の形態１と同様に、ゲート電極埋め込み前に形成される。そして、ゲート電極埋め込み用トレンチ１４を形成した後、基板を回転させることなく、トレンチ１４のアスペクト比に応じた所望の角度でボロン（Ｂ＋）を斜めイオン注入する。例えば、入射角５°〜２０°程度の斜めイオン注入により、トレンチ１４の一側面にｐ型拡散層を形成して、これをキャリア通路５１とする。
このとき、トレンチ１４のエッチングに用いたマスク５２をそのまま、耐イオン注入マスクとして用いることができる。またキャリア通路５１をＹ方向に離散的に形成するためには、マスク５２とは別にレジストマスクを形成すればよい。これにより、トレンチ１４の側面から底面に延在してベース層１３とバリア層３１との間をつなぐキャリア通路５１を形成することができる。
この実施の形態の場合、キャリア通路５１は、ゲート電極１５の一側面のみに形成される。従って、Ａ／Ｂ比や（Ａ＋Ｂ）／Ｄ１比の好ましい範囲は、先の実施の形態１，２のそれの約１／２小さい方にシフトする。但し、キャリア通路５１は、ゲート電極１５の両側面に形成されてもよく、またキャリア通路５１をＹ方向に連続的に配置することや、Ｘ方向にゲート電極１５と異なるピッチで形成することも可能であり、素子のリーク電流特性、高速スイッチング特性等を損なわない範囲で任意に配置すればよい。この実施の形態３によっても、実施の形態１，２と同様の効果が得られる。
［実施の形態４］
次に、バリア層とこれに重なるゲート電極とを、格子パターンとした実施の形態のＭＩＳＦＥＴ平面図を図１４〜図１７に示す。
図１４は、バリア層３１とゲート電極１５とが共に四角柱状をなして重ねられており、そのレイアウトをＸ，Ｙ両方向に離散的な格子窓パターンとした例である。そのII−II’断面は、図３或いは図８と同じになる。ソース領域１８は、格子橋パターンとしてゲート電極１５を取り囲むように形成され、従ってゲート電極１５の全周囲にチャネルが形成される。離散的に配置されたゲート電極１５は模式的に示したメタル配線によりゲート端子パッド（Ｇ）に共通接続される。
バリア層３１とベース層１３間を接続するキャリア通路３３は、実施の形態１或いは２と同様に、ベース層１３より深く形成したｐ型拡散層により形成される。キャリア通路３３は、Ｙ方向に配列された各ゲート電極１５の位置で、Ｘ方向に細長いストライプパターンをなして形成される。
図１４では、ゲート電極１５とバリア層３１の配置を正方格子パターンとしている。バリア層３１の幅Ｄ１とその配列間隔Ｄ２により格子配列ピッチ（Ｄ１＋Ｄ２）が決まり、キャリア通路３３の配列ピッチ（Ａ＋Ｂ）はこれと等しくなる。従って、先の実施の形態１，２のようにキャリア通路レイアウトの大きな自由度はないが、Ａ／Ｂ比や（Ａ＋Ｂ）／Ｄ１比は、先の実施の形態１と同様の観点に基づいて最適設定することが望ましい。具体的には、ドリフト層に対するバリア層の体積比が実施の形態１のそれに比べて小さいことから、Ａ／Ｂ比や（Ａ＋Ｂ）／Ｄ１比を実施の形態１の２〜１０倍程度としても、十分な高速スイッチング特性を得ることが可能である。
図１５は図１４とは逆に、バリア層３１とこれに重なるゲート電極１５とをそれぞれ、連続する格子橋パターンをもつ一体のものとして形成している。従ってソース領域１８が離散的な格子窓パターンとなる。ゲート電極１５とバリア層３１はそれぞれ一体に形成されているが、II−II’断面は図３或いは図８と同様になり、その断面ではそれぞれ複数のゲート電極１５とバリア層３１が離散的に配置された構造となる。
バリア層３１とベース層１３間を接続するキャリア通路３３は、実施の形態１或いは２と同様にｐ型拡散層により形成される。キャリア通路３３は、Ｙ方向に配列された各ソース領域１８の位置で、Ｘ方向に細長いストライプパターンをなして形成される。従って、図１４と同様にゲート電極配置を正方格子として、その格子ピッチ（Ｄ１＋Ｄ２）とキャリア通路３３の配列ピッチ（Ａ＋Ｂ）は等しい。この場合も、Ａ／Ｂ比や（Ａ＋Ｂ）／Ｄ１比は、図１４の場合と同様の観点に基づいて最適設定することが望ましい。
図１６は、図１４と同様に、バリア層３１とこれに重なるゲート電極１５とを、Ｘ，Ｙ両方向に離散的に配置した格子窓パターンとし、かつ実施の形態３の手法でゲート埋め込み用トレンチの側壁への斜めイオン注入により、バリア層３１とベース層１３を接続するキャリア通路５１を形成した例である。図１７は、図１５と同様に、ゲート電極１５とこれに重なるバリア層３１を格子橋パターンとしかつ、かつ実施の形態３の手法でゲート埋め込み用トレンチの側壁への斜めイオン注入により、バリア層３１とベース層１３を接続するキャリア通路５１を形成した例である。図１６及び図１７のII−II’断面は、図１２と同様になる。但し、図１６の場合は、ゲート電極埋め込み用トレンチが格子窓パターンになるから、格別のマスク工程なしに斜めイオンにより離散的なキャリア通路５１を形成することができるのに対して、図１７の場合は、ゲート電極埋め込み用トレンチが格子橋パターンになるから、離散的なキャリア通路５１を形成するためには、マスク工程が必要である。また、図１６及び図１７の場合、先の実施の形態３と同様に、キャリア通路５１をゲート電極１５の複数の側面に形成することや、連続的、或いはゲート電極１５と異なるパターンで形成することも可能である。
図１４或いは図１６のように、ゲート電極１５を離散的に配置する場合、前述のようにこれらのゲート電極１５を共通接続する配線が必要である。図１８は、ゲートメタル配線２３とソース電極２０とを同層メタルで形成する場合のメタル配線レイアウト例を示している。ゲート配線２３とソース電極２０は、図示のように互いに噛み合うインターディジタル電極としてパターニングされる。
ゲート配線２３は、電流が流れないので細くてもよい。ゲート配線２３は、配線コンタクト２３ａで各ゲート電極１５にコンタクトし、チップ面の一端でゲート端子パッド（Ｇ）に共通接続される。ソース電極２０は、大きな電流が流れるので、できる限り大きな面積のコンタクト部２０ａ及び２０ｂでソース領域１８にコンタクトさせる。このソース電極２０はチップ面の他端でソース端子パッド（Ｓ）に共通接続される。
図１５及び図１７の場合、ゲート電極１５は連続的に一体に形成されるので、原理的にゲートメタル配線は要らない。従って、実施の形態１と同様に、ソース電極を、ゲート端子パッド部を除いてほぼチップ全面を覆うように形成することもできる。しかし、ゲート電極の低抵抗化のためには、裏打ちメタル配線を形成することが好ましい。そのためには、図１８と同様に、ソース電極とゲート配線をインターディジタル電極としてレイアウトすればよい。
この発明は上記実施の形態に限られない。例えば図１４から図１７に示した例では、格子窓を略正方形としたが、これを三角形や四角以上の多角形、或いは円形とすることもできる。
また実施の形態では、スーパージャンクション構造の形成にエピタキシャル埋め込み法を適用した場合を説明したが、マルチ・エピタキシャル法を利用する場合にも、この発明を適用することが可能である。
更に、実施の形態ではＭＩＳＦＥＴを説明したが、この発明は、導電変調型ＭＩＳＦＥＴ即ち、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に適用することもできる。具体的に、上記各実施の形態のドレイン領域となるｎ＋型シリコン基板１１をｐ＋型とすれば、ｎ＋ソース（エミッタ）１８／ｐベース１３／ｎベース３２／ｐ＋ドレイン（コレクタ）１１のｐｎｐｎ構造を持つｎチャネルＩＧＢＴとなる。
実施の形態１によるＭＩＳＦＥＴの平面図である。 図１のＩ−Ｉ’断面図である。 図１のII−II’断面図である。 同ＭＩＳＦＥＴのベース層形成からバリア層埋め込み用トレンチ形成までの工程を示す断面図である。 同ＭＩＳＦＥＴのバリア層埋め込み工程を示す断面図である。 同ＭＩＳＦＥＴのゲート電極埋め込み用トレンチの形成工程を示す断面図である。 同ＭＩＳＦＥＴのゲート電極埋め込みからソース領域形成までの工程を示す断面図である。 実施の形態２によるＭＩＳＦＥＴのII−II’断面図である。 同ＭＩＳＦＥＴのバリア層埋め込み工程を示す断面図である。 同ＭＩＳＦＥＴのベース層及びキャリア通路（ｐ型拡散層）形成工程を示す断面図である。 実施の形態３によるＭＩＳＦＥＴの平面図である。 図１１のII−II’断面図である。 同ＭＩＳＦＥＴのキャリア通路（ｐ型拡散層）形成工程を示す断面図である。 ゲート電極を格子窓パターンとして、実施の形態１或いは２と同様のキャリア通路を形成した実施の形態のＭＩＦＥＴの平面図である。 ゲート電極を格子橋パターンとして、実施の形態１或いは２と同様のキャリア通路を形成した実施の形態のＭＩＳＦＥＴの平面図である。 ゲート電極を格子窓パターンとして、実施の形態３と同様のキャリア通路を形成した実施の形態のＭＩＦＥＴの平面図である。 ゲート電極を格子橋パターンとして、実施の形態３と同様のキャリア通路を形成した実施の形態のＭＩＳＦＥＴの平面図である。 図１４及び図１５のＭＩＳＦＥＴのゲート配線とソース電極のレイアウト例を示す平面図である。
符号の説明
１０…ｎ型シリコン基体、１１…ｎ＋型シリコン基板（ドレイン領域）、１２…ｎ型エピタキシャル層、１３…ｐ−型ベース層、１４…ゲート電極埋め込み用トレンチ、１５…ゲート電極、１６…絶縁膜、１７…ゲート絶縁膜、１８…ｎ＋型ソース領域、１９…ｐ＋型層、２０…ソース電極、２１…絶縁膜、２２…ドレイン電極、３１…ｐ型バリア層、３２…ドリフト層（垂直ドリフト電流領域）、３３，５１…ｐ型拡散層（キャリア通路）、４１…バリア層埋め込み用トレンチ。

Claims (5)

  1. 第１導電型の半導体基体と、
    前記半導体基体内に横方向に所定パターンで配列形成され、それらの間を垂直ドリフト電流領域として区画する第２導電型のバリア層と、
    前記半導体基体の第１の主面に形成された第２導電型のベース層と、
    前記半導体基体の第１の主面に、前記バリア層上にそれと絶縁されて重なるように前記ベース層より深く埋め込み形成されて、ゲート絶縁膜を介して前記ベース層に対向するゲート電極と、
    前記ベース層に形成された第１導電型の第１主電極領域と、
    前記半導体基体の第２の主面に形成された第２主電極領域と、
    前記バリア層と前記ベース層との間を接続するキャリア通路とを有する
    ことを特徴とする半導体装置。
  2. 前記キャリア通路は、前記半導体基体の第１の主面に選択的に前記ベース層より深く形成されて前記バリア層の上端部に接する第２導電型の不純物拡散層である
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記キャリア通路は、前記ゲート電極を埋め込むためのトレンチの少なくとも一側面に選択的に形成されて前記バリア層の上端部に接する第２導電型の不純物拡散層である
    ことを特徴とする請求項１記載の半導体装置。
  4. 前記バリア層とゲート電極は、前記半導体基体に、第１のストライプパターンをもって互いに重なるように配置されており、
    前記キャリア通路は、前記第１のストライプパターンと交差する第２のストライプパターンをもって形成されている
    ことを特徴とする請求項２記載の半導体装置。
  5. 前記バリア層とゲート電極は、前記半導体基体に、所定の格子ピッチの格子パターンをもって互いに重なるように配置されており、
    前記キャリア通路は、前記格子ピッチと同じピッチで配列形成された第２導電型の不純物拡散層である
    ことを特徴とする請求項１記載の半導体装置。
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