JP7151395B2

JP7151395B2 - 半導体装置の製造方法

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Publication number: JP7151395B2
Application number: JP2018211704A
Authority: JP
Inventors: 克己鈴木; 克博朽木; 泰浦上
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-11-09
Filing date: 2018-11-09
Publication date: 2022-10-12
Anticipated expiration: 2038-11-09
Also published as: JP2020077824A

Description

本明細書に開示の技術は、半導体装置の製造方法に関する。

特許文献１には、ｐ型のボディ領域と、ボディ領域を貫通するトレンチと、トレンチ内に配置されたゲート絶縁膜及びゲート電極と、トレンチの底面に接しているｐ型の底部領域と、トレンチの側面に接しているとともにボディ領域と底部領域を接続するｐ型の接続領域を有する半導体装置が開示されている。底部領域と接続領域を設けることによって、半導体装置の耐圧を向上することができる。

特許文献１に開示の半導体装置の製造方法では、ボディ領域と接続領域を形成した後に、トレンチを形成する。その後、トレンチの底部にｐ型不純物を注入することによって、底部領域を形成する。

特開２０１８－０４６１９７号公報

特許文献１の技術では、底部領域を形成する際に、トレンチの底面だけでなく、トレンチの側面にもｐ型不純物が注入される。トレンチの側面にｐ型不純物が注入されると、チャネルが形成される領域やその直下のドリフト領域でｐ型不純物濃度が上昇する。このため、特許文献１の技術では、チャネル抵抗の増大やドリフト抵抗の増大（すなわち、オン抵抗の増大）といった問題が生じる。本明細書では、トレンチの側面に不要な不純物が注入されることを防止する技術を提供する。

本明細書が開示する製造方法により製造される半導体装置は、トレンチと、前記トレンチ内に配置されたゲート絶縁膜と、前記トレンチ内に配置されたゲート電極と、前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース領域と、前記ソース領域の下側の前記側面で前記ゲート絶縁膜に接するｐ型のボディ領域と、前記ボディ領域の下側の前記側面で前記ゲート絶縁膜に接するｎ型のドリフト領域と、前記トレンチの底面で前記ゲート絶縁膜に接するｐ型の底部領域と、前記トレンチの前記側面で前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続しているｐ型の接続領域、を有する。前記半導体装置の製造方法は、ｐ型領域を形成する工程と、トレンチを形成する工程を有する。前記ｐ型領域を形成する工程では、半導体基板内に、前記半導体基板の上面に沿う第１方向に沿って伸びる第１部分と、前記半導体基板の前記上面に沿うとともに前記第１方向とは異なる第２方向に沿って前記第１部分から伸びる第２部分を有するｐ型領域を形成する。前記トレンチを形成する工程では、前記ｐ型領域を形成した後に、前記半導体基板の前記上面に、前記第１部分と重複するように前記第１方向に沿って伸び、前記第１部分よりも幅が広く、前記第２部分よりも幅が狭く、前記第１部分及び前記第２部分よりも浅いトレンチを形成する。前記トレンチを形成した工程の後に前記トレンチの下側に残存する前記第１部分が、前記底部領域となり、前記トレンチを形成した工程の後に前記トレンチの側方に残存する前記第２部分が、前記接続領域となる。

なお、ｐ型領域を形成する工程では、第１部分と第２部分を１度の不純物注入工程により形成してもよいし、別々の不純物注入工程により形成してもよい。

上記の製造方法では、第１部分と第２部分を有するｐ型領域を形成した後に、トレンチを形成する。トレンチは、第１部分と重複するように伸び、第１部分よりも幅が広く、第２部分よりも幅が狭く形成される。このため、トレンチの下側に第１部分が残存し、トレンチの側方に第２部分が残存する。また、トレンチは、第１部分及び第２部分よりも浅く形成される。したがって、トレンチ形成後でも、第１部分と第２部分は接続されている。トレンチの下側に残存した第１部分が、トレンチの底面に接する底部領域となる。トレンチの側方に残存した第２部分が、トレンチの側面に接するとともに底部領域（第１部分）に接続された接続領域となる。このように、上記の製造方法では、トレンチの底面にｐ型不純物を注入することなく、底部領域と接続領域を形成することができる。このため、上記の製造方法によれば、トレンチの側面に接する範囲の半導体領域に不要なｐ型不純物が注入されることが防止される。したがって、半導体装置のオン抵抗の増大を抑制することができる。

ＭＯＳＦＥＴ１０の上面図。図１のＩＩ－ＩＩ線における断面図。図１のＩＩＩ－ＩＩＩ線における断面図。ＭＯＳＦＥＴ１０の製造工程を説明するための図（実施例１）。ＭＯＳＦＥＴ１０の製造工程を説明するための図（実施例１）。ＭＯＳＦＥＴ１０の製造工程を説明するための図（実施例１）。ＭＯＳＦＥＴ１０の製造工程を説明するための図（実施例１）。ＭＯＳＦＥＴ１０の製造工程を説明するための図（実施例１）。ＭＯＳＦＥＴ１０の製造工程を説明するための図（実施例２）。ＭＯＳＦＥＴ１０の製造工程を説明するための図（実施例２）。ＭＯＳＦＥＴ１０の製造工程を説明するための図（実施例２）。変形例のＭＯＳＦＥＴの上面図。図１２のＸＩＩＩ－ＸＩＩＩ線における断面図。変形例のＭＯＳＦＥＴの製造工程を説明するための図（図５に対応）。

図１は、実施例１のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層等の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、例えば、ＳｉＣ（炭化シリコン）によって構成されている。

図１に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。図２に示すように、各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。

図２に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。

図２に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８が設けられている。

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。各ソース領域３０は、トレンチ２２の上端部において、ゲート絶縁膜２４に接している。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、上部電極７０にオーミック接触している。メインボディ領域３２ｂは、ソース領域３０及びコンタクト領域３２ａの下側に配置されている。メインボディ領域３２ｂは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。メインボディ領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。メインボディ領域３２ｂの下端は、ゲート電極２６の下端よりも上側に位置している。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図３に示すように、ドリフト領域３４は、接続領域３８が存在しない範囲のトレンチ２２の側面において、ゲート絶縁膜２４に接している。ドリフト領域３４は、ボディ領域３２の下側でゲート絶縁膜２４に接している。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

各底部領域３６は、ｐ型領域である。図２、３に示すように、各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、ゲート絶縁膜２４に接している。各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。接続領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。

各接続領域３８は、ｐ型領域である。図２に示すように、各接続領域３８は、対応するトレンチ２２の側面に露出する範囲に配置されている。各接続領域３８は、対応するトレンチ２２の側面において、ゲート絶縁膜２４に接している。各接続領域３８は、トレンチ２２の側面に接する範囲から底部領域３６の側面に接する範囲までｚ方向に伸びている。図１に示すように、各トレンチ２２に対して、複数の接続領域３８がｙ方向に間隔を空けて配置されている。図２に示すように、接続領域３８の上端は、メインボディ領域３２ｂに接続されている。接続領域３８の下部は、底部領域３６に接続されている。すなわち、接続領域３８によって、ボディ領域３２と底部領域３６が接続されている。

ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加する。すると、ゲート絶縁膜２４に接する範囲のメインボディ領域３２ｂにチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加する。すると、メインボディ領域３２ｂに形成されていたチャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。ＭＯＳＦＥＴ１０がオフすると、下部電極７２の電位が上部電極７０の電位に対して上昇する。ドリフト領域３４はドレイン領域３５を介して下部電極７２に電気的に接続されており、底部領域３６は接続領域３８とボディ領域３２を介して上部電極７０に接続されている。したがって、ＭＯＳＦＥＴ１０がオフすると、ドリフト領域３４の電位が底部領域３６の電位に対して上昇する。すると、底部領域３６からドリフト領域３４に空乏層が広がる。底部領域３６から広がる空乏層によって、トレンチ２２の下端近傍に生じる電界が緩和される。このように、ＭＯＳＦＥＴ１０は、底部領域３６と接続領域３８を有するので、高い耐圧を有する。

次に、図４～８を参照して、ＭＯＳＦＥＴ１０の製造方法について説明する。なお、図４以降において、２つの断面が描かれている図では、左側の断面が図２に対応する断面を示しており、右側の断面が図３に対応する断面を示している。後述する実施例２においても同様である。

まず、図４、５に示すように、ｎ型のドリフト領域３４を有する半導体基板１２ｘを準備して、半導体基板１２ｘの上面に開口部６０ａを有するマスク６０を形成する。図５は、半導体基板１２ｘの上面図であり、Ａ－Ａ線における断面図が図４の左側の断面を示しており、Ｂ－Ｂ線における断面図が図４の右側の断面を示している。図４、５に示すように、開口部６０ａは、ｘ方向に沿って長く伸びる部分６０ｃと、ｙ方向に沿って長く伸びる部分６０ｂを有している。部分６０ｃのｘ方向における幅は、部分６０ｂのｘ方向における幅よりも広い。次に、半導体基板１２ｘの上面に対して、マスク６０を介してｐ型不純物（例えば、Ａｌイオン）を注入することにより、ｐ型領域５２を形成する。ｐ型領域５２は、開口部６０ａの部分６０ｂに沿って形成された第１部分５４と、開口部６０ａの部分６０ｃに沿って形成された第２部分５６を有する。第１部分５４は、ｙ方向に沿って直線状に伸びている。第２部分５６は、第１部分５４からｘ方向に沿って伸びている。第１部分５４は、複数の第２部分５６と交差するようにｙ方向に長く伸びている。図４、５に示すように、第２部分５６のｘ方向の幅は、第１部分５４のｘ方向の幅よりも広い。

次に、図６に示すように、半導体基板１２ｘの上面に、メインボディ領域３２ｂと、ソース領域３０と、コンタクト領域３２ａを従来公知の方法により形成する。一例ではあるが、メインボディ領域３２ｂ及びソース領域３０はエピタキシャル成長によって形成することができ、コンタクト領域３２ａは、メインボディ領域３２ｂ及びソース領域３０を形成した後に、ｐ型不純物を選択的に注入することによって形成することができる。これにより、第１部分５４の上端及び第２部分５６の上端がメインボディ領域３２ｂに接続される。以下では、半導体基板１２ｘ、ソース領域３０、コンタクト領域３２ａ及びメインボディ領域３２ｂを併せて半導体基板１２ｙという。

次に、図７、８に示すように、半導体基板１２ｙを部分的にエッチングすることによって、半導体基板１２ｙの上面にソース領域３０及びボディ領域３２を貫通するトレンチ２２を形成する。図８に示すように、トレンチ２２は、第１部分５４と重複するようにｙ方向に沿って伸びるように形成される。また、トレンチ２２は、第１部分５４よりも幅（ｘ方向の幅）が広く、第２部分５６よりも幅（ｘ方向の幅）が狭くなるように形成される。このため、第１部分５４は、トレンチ２２よりも浅い範囲では除去される。第２部分５６は、トレンチ２２よりも浅い範囲でトレンチ２２の側面に接するように残存する。また、トレンチ２２は、第１部分５４及び第２部分５６よりも浅くなるように形成される。すなわち、トレンチ２２を形成する工程では、トレンチ２２の下端の位置が、第１部分５４の下端及び第２部分５６の下端の位置よりも上側に位置するように、トレンチ２２の深さが調整される。このため、第１部分５４は、トレンチ２２の下側に、トレンチ２２の底面に接するように残存する。これにより、第１部分５４がトレンチ２２の底面に接し、第２部分５６の一部がトレンチ２２の側面に接する状態となる。また、図７の左側の断面に示すように、トレンチ２２の下側に残存する第１部分５４は、トレンチ２２の側方に残存する第２部分５６と接続された状態が維持される。したがって、第１部分５４がトレンチ２２の底面に接する底部領域３６となり、第２部分５６がメインボディ領域３２ｂと底部領域３６（第１部分５４）を接続する接続領域３８となる。

その後、従来公知の方法によって、ゲート絶縁膜２４、ゲート電極２６、層間絶縁膜２８、上部電極７０、ドレイン領域３５及び下部電極７２が形成される。これにより、図１～図３に示すＭＯＳＦＥＴ１０が完成する。

以上に説明したように、実施例１の製造方法では、第１部分５４と第２部分５６を有するｐ型領域５２を形成した後に、トレンチ２２を形成する。このため、トレンチ２２の底面にｐ型不純物を注入することなく、底部領域３６と接続領域３８を形成することができる。このため、上記の製造方法によれば、トレンチ２２の側面に接する範囲の半導体領域に不要なｐ型不純物が注入されることが防止される。したがって、ＭＯＳＦＥＴ１０のオン抵抗の増大を抑制することができる。

また、上記の製造方法では、第１部分５４及び第２部分５６（すなわち、底部領域３６及び接続領域３８）を１度の工程で同時に形成することができるため、従来と比較して工程数を削減することができる。

なお、ソース領域３０及びボディ領域３２をエピタキシャル成長により形成する工程は、ｐ型領域５２を形成する工程の前に実施されてもよい。

実施例２では、ＭＯＳＦＥＴ１０の実施例１とは異なる製造方法について説明する。実施例１では、メインボディ領域３２ｂ及びソース領域３０をエピタキシャル成長により形成した。これに対し、本実施例では、メインボディ領域３２ｂ及びソース領域３０をイオン注入により形成する。

まず、図９に示すように、ｎ型のドリフト領域３４を有する半導体基板１２ｚを準備する。上述したように、実施例１では、メインボディ領域３２ｂ及びソース領域３０をエピタキシャル成長により形成したのに対し、本実施例では、メインボディ領域３２ｂ及びソース領域３０をイオン注入により形成する。このため、半導体基板１２ｚは、実施例１の半導体基板１２ｘよりも厚みが大きいものが準備される。例えば、半導体基板１２ｚは、実施例１の半導体基板１２ｙと略同じ厚みを有する。そして、実施例１と同様に開口部６０ａを有するマスク６０を介してｐ型不純物を注入することにより、第１部分１５４と第２部分１５６を有するｐ型領域１５２を形成する。ｐ型領域１５２は、実施例１のｐ型領域５２よりもｚ方向に長く伸びている。

次に、図１０に示すように、実施例１と同様に、半導体基板１２ｚを部分的にエッチングすることによって、半導体基板１２ｚの上面にトレンチ２２を形成する。トレンチ２２は、第１部分１５４よりも幅が広く、第２部分１５６よりも幅が狭く、第１部分１５４及び第２部分１５６よりも浅くなるように形成される。これにより、第１部分１５４がトレンチ２２の底面に接し、第２部分１５６の一部がトレンチ２２の側面に接する状態となる。

次に、図１１に示すように、ｐ型不純物及びｎ型不純物を選択的に注入することによって、メインボディ領域３２ｂ、ソース領域３０及びコンタクト領域３２ａを形成する。これにより、第１部分１５４がトレンチ２２の底面に接する底部領域３６となり、第２部分１５６がメインボディ領域３２ｂと底部領域３６（第１部分１５４）を接続する接続領域３８となる。

以上に説明したように、本実施例の製造方法においても、ｐ型領域１５２を形成した後に、トレンチ２２を形成する。このため、トレンチ２２の底面にｐ型不純物を注入することなく、底部領域３６と接続領域３８を形成することができる。

なお、ソース領域３０及びボディ領域３２をイオン注入により形成する工程は、ｐ型領域１５２を形成する工程の前に実施されてもよい。

また、図１２に示すように、接続領域１３８が、隣接する２つのトレンチ２２を接続するように配置されてもよい。すなわち、図１３に示すように、接続領域１３８が設けられている断面においては、メインボディ領域３２ｂとドリフト領域３４が接続領域１３８によって分離されるように、接続領域１３８が配置されてもよい。このＭＯＳＦＥＴの製造方法では、図１４（実施例の図５に対応する図）に示すように、開口部１６０ａを有するマスク１６０を半導体基板の上面に形成する。開口部１６０ａは、ｙ方向に沿って長く伸びる部分１６０ｂと、ｘ方向に沿って長く伸び、隣接する２つの部分１６０ｂを接続する部分１６０ｃを有するように形成される。換言すると、部分１６０ｃは、上述した実施例の図５において、隣り合った部分６０ｃ同士が接続された構造を有する。そして、マスク１６０を介して、半導体基板の上面に対してｐ型不純物を注入することにより、第１部分２５４と第２部分２５６を有するｐ型領域２５２を形成する。その後、上述した実施例と同様の工程を経ることにより、図１２、１３に示すＭＯＳＦＥＴを製造することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ＭＯＳＦＥＴ、１２：半導体基板、１２ａ：上面、１２ｂ：下面、２２：トレンチ、２４：ゲート絶縁膜、２６：ゲート電極、２８：層間絶縁膜、３０：ソース領域、３２：ボディ領域、３２ａ：コンタクト領域、３２ｂ：メインボディ領域、３４：ドリフト領域、３５：ドレイン領域、３６：底部領域、３８：接続領域、５２：ｐ型領域、５４：第１部分、５６：第２部分、６０：マスク、６０ａ：開口部、７０：上部電極、７２：下部電極

Claims

半導体装置の製造方法であって、
前記半導体装置が、
トレンチと、
前記トレンチ内に配置されたゲート絶縁膜と、
前記トレンチ内に配置されたゲート電極と、
前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース領域と、
前記ソース領域の下側の前記側面で前記ゲート絶縁膜に接するｐ型のボディ領域と、
前記ボディ領域の下側の前記側面で前記ゲート絶縁膜に接するｎ型のドリフト領域と、
前記トレンチの底面で前記ゲート絶縁膜に接するｐ型の底部領域と、
前記トレンチの前記側面で前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続しているｐ型の接続領域、
を有しており、
前記製造方法が、
半導体基板内に、前記半導体基板の上面に沿う第１方向に沿って伸びる第１部分と、前記半導体基板の前記上面に沿うとともに前記第１方向とは異なる第２方向に沿って前記第１部分から伸びる第２部分を有するｐ型領域をイオン注入により形成する工程と、
前記ｐ型領域を形成した後に、前記半導体基板の前記上面に、前記第１部分と重複するように前記第１方向に沿って伸び、前記第１部分よりも幅が広く、前記第２部分よりも幅が狭く、前記第１部分及び前記第２部分よりも浅いトレンチを形成する工程、
を有し、
前記トレンチを形成した工程の後に前記トレンチの下側に残存する前記第１部分が、前記底部領域となり、
前記トレンチを形成した工程の後に前記トレンチの側方に残存する前記第２部分が、前記接続領域となる、
製造方法。