CN107996003B - 绝缘栅开关器件及其制造方法 - Google Patents

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Abstract

提供了一种制造绝缘栅开关器件的方法。所述方法包括：在第一SiC半导体层的表面中形成第一沟槽；将p型杂质注入到所述第一沟槽的底表面中；在所述第一沟槽的内表面上沉积第二SiC半导体层以形成第二沟槽；以及形成栅极绝缘层、栅电极、第一区域和体区域，使得栅极绝缘层覆盖第二沟槽的内表面，栅电极位于第二沟槽中，第一区域为n型并与栅极绝缘层接触，体区域为p型，与注入区域分离，并且在第一区域下方与栅极绝缘层接触。

Description

绝缘栅开关器件及其制造方法
对相关申请的交叉引用
本申请要求于2015年6月11日提交的日本专利申请第2015-118389号的优先权，其全部内容通过引用并入本申请。
技术领域
文中公开的技术涉及一种绝缘栅开关器件及其制造方法。
背景技术
诸如MOSFET(金属氧化物半导体场效应晶体管)或IGBT(绝缘栅双极型晶体管)的绝缘栅开关器件是已知的。当绝缘栅开关器件关断时，电场被施加到栅极绝缘膜。如果施加到栅极绝缘膜的电场超过栅极绝缘膜的绝缘电阻，则电流会流过栅极绝缘膜，这是有问题的。因此，需要弛豫施加到栅极绝缘膜的电场的技术。
日本专利申请公开第2013-191734A号公开了一种形成在SiC半导体衬底中的绝缘栅开关器件。该绝缘栅开关器件具有沟槽型栅电极。在沟槽下方形成了p型的电场弛豫区域。当绝缘栅开关器件关断时，耗尽层从电场弛豫区域扩展到其周边的漂移区(n型区域)。随着耗尽层从电场弛豫区域扩展到漂移区，施加到栅极绝缘膜的电场被弛豫。
发明内容
在日本专利申请公开第2013-191734号的绝缘栅开关元件的制造方法中，在SiC半导体衬底的前表面中形成沟槽，然后在该半导体衬底的底表面注入p型杂质。由此在沟槽下方形成了p型的电场弛豫区域。之后，在沟槽中形成了栅极绝缘层和栅电极。这里，SiC半导体衬底中的p型杂质具有小的扩散系数。因此，在日本专利申请公开第2013-191734A号的制造方法中，当形成电场弛豫区时注入到SiC半导体衬底中的p型杂质从注入区域扩散得不太多，而且电场弛豫区域的大部分形成在沟槽下方的区域中。因此，电场弛豫区域的在相对于沟槽的侧表面的横向上从沟槽侧下方突出的部分的宽度(以下称为突出量)较小。如果电场弛豫区的突出量小，则抑制施加到栅极绝缘层的电场的效果不利地下降。因此，本公开提供了一种用于制造绝缘栅开关器件的方法，能够增加电场弛豫区域的突出量。
文中公开的方法为一种制造绝缘栅开关器件的方法。所述方法包括：在n型的第一SiC半导体层的表面中形成第一沟槽；将p型杂质注入到所述第一沟槽的底表面中；在注入所述p型杂质之后，在所述第一沟槽的内表面上沉积n型的第二SiC半导体层，以在所述p型杂质的注入区域上方形成第二沟槽，所述第二沟槽具有比所述第一沟槽的宽度窄的宽度；以及形成栅极绝缘层、栅电极、第一区域和体区域，使得栅极绝缘层覆盖所述第二沟槽的内表面，所述栅电极位于所述第二沟槽中，所述第一区域为n型并与所述栅极绝缘层接触，所述体区域为p型，与所述注入区域分离，并在所述第一区域下方与所述栅极绝缘层接触。
值得注意的是，在形成第二沟槽时，可以利用第二SiC半导体层填充第一沟槽，然后可以刻蚀第二SiC半导体层以形成第二沟槽。此外，在形成第二沟槽时，可以通过在第一沟槽的侧表面上沉积第二SiC半导体层来形成第二沟槽，以使第一沟槽的宽度变窄。此外，栅极绝缘层、栅电极、第一区域和体区域的形成顺序不受限制。第一区域和体区域可以在形成栅极绝缘层和栅电极之前(例如，在形成第二沟槽之前)形成，或者第一区域和体区域可以在形成栅极绝缘层和栅电极之后形成。而且，绝缘栅开关器件分为单极型开关器件(例如，MOSFET)和双极型开关器件(例如，IGBT)。第一区域在单极型开关器件中用作源极区域，而第一区域在双极型开关器件中用作发射极区域。
在该制造方法中，首先，在第一SiC半导体层的表面中形成第一沟槽，并且在第一沟槽的底表面注入p型杂质。在p型杂质的注入区域中，形成了p型的电场弛豫区域。因此，p型杂质的注入区域(即，电场弛豫区域)的宽度等于或稍宽于第一沟槽的宽度。在注入p型杂质之后，在第一沟槽的内表面上沉积第二SiC半导体层。由此在p型杂质的注入区域上方形成具有比第一沟槽的宽度窄的宽度的第二沟槽。由于第二沟槽的宽度比第一沟槽的宽度窄，所以第二沟槽的宽度比p型杂质的注入区域的宽度窄。因此，可以获得p型杂质的注入区域相对于第二沟槽的侧表面在横向上显著突出的结构。之后，当在第二沟槽中形成栅极绝缘层和栅电极时，可以获得p型杂质的注入区域在第二沟槽的侧表面相对于栅极绝缘层在侧向上显著突出的结构。这样，根据该制造方法，能够增大p型杂质的注入区域(即，电场弛豫区域)的突出量。因此，可以更有效地弛豫施加到栅极绝缘层的电场。
而且，本公开提供了一种新颖的绝缘栅开关器件。在本说明书中公开的第一绝缘栅开关器件包括：具有设置有沟槽的表面的SiC半导体衬底；覆盖沟槽的内表面的栅极绝缘层；以及位于沟槽中的栅电极。SiC半导体衬底具有第一区域、体区域、第二区域和电场弛豫区域。第一区域为n型并且与栅极绝缘层接触。体区域为p型并且在第一区域下方与栅极绝缘层接触。第二区域为n型，在体区域下方与栅极绝缘层接触，并且通过体区域与第一区域分离。电场弛豫区域为p型，位于沟槽下方，通过第二区域与体区域分离，并具有比沟槽的宽度宽的宽度。体区域具有与栅极绝缘层相邻的第一部分和在栅极绝缘层相对侧与第一部分相邻的第二部分。第一部分中的n型杂质的浓度高于第二部分中的n型杂质的浓度。第一部分的下端位于相对于第二部分的下端的上侧。
值得注意的是，体区域(即，第一部分和第二部分)含有p型杂质和n型杂质两者，并且是p型的，因为p型杂质的浓度高于n型杂质。如果p型杂质的浓度在第一部分和第二部分中类似地分布，则具有高浓度n型杂质的第一部分的下端位于相对于具有低浓度的n型杂质的第二部分的下端的上侧。
在该绝缘栅开关器件中，由于电场弛豫区域的宽度比沟槽的宽度宽，所以电场弛豫区域在沟槽的侧表面处从栅极绝缘层在横向上突出。因此，高电场难以施加到栅极绝缘层。而且，在该绝缘栅开关器件中，体区域的第一部分的下端位于相对于第二部分的下端的上侧。作为与栅极绝缘层接触的部分的第一部分的下端位于上侧，因此通道长度变短。因此，该绝缘栅开关器件具有小的通道电阻。另外，由于第二部分的下端位于下侧，因此当绝缘栅开关器件关断时从第二区域延伸到体区域的耗尽层难以延伸到体区域的上端。换句话说，难以发生耗尽层穿透体区域的状态(所谓的击穿)。
值得注意的是，第一部分和第二部分中的n型杂质的浓度的关系可以反转。换句话说，在本说明书中公开的第二绝缘栅开关器件中，体区域的第一部分中的n型杂质的浓度低于体区域的第二部分中的n型杂质的浓度。第一部分的下端位于相对于第二部分的下端的下侧。
在该绝缘栅开关器件中，由于电场弛豫区域的宽度比沟槽的宽度宽，所以电场弛豫区域在沟槽的侧表面处从栅极绝缘层在横向上突出。因此，高电场难以施加到栅极绝缘层。而且，在该绝缘栅开关器件中，体区域的第一部分的下端位于相对于第二部分的下端的下侧。因此，第二区域和栅极绝缘层彼此接触的区域较小。由此可以更有效地抑制施加到栅极绝缘层的电场。
附图说明
图1是实施例1中的MOSFET 10的纵向截面图。
图2是实施例1中的MOSFET 10的制造方法的说明图。
图3是实施例1中的MOSFET 10的制造方法的说明图。
图4是实施例1中的MOSFET 10的制造方法的说明图。
图5是实施例1中的MOSFET 10的制造方法的说明图。
图6是实施例1中的MOSFET 10的制造方法的说明图。
图7是实施例1中的MOSFET 10的制造方法的说明图。
图8是实施例1中的MOSFET 10的制造方法的说明图。
图9是实施例1中的MOSFET 10的制造方法的说明图。
图10是实施例1中的MOSFET 10的制造方法的说明图。
图11是实施例2中的MOSFET的纵向截面图。
图12是实施例2中的MOSFET的制造方法的说明图。
图13是实施例2中的MOSFET的制造方法的说明图。
图14是实施例2中的MOSFET的制造方法的说明图。
图15是实施例2中的MOSFET的制造方法的说明图。
图16是表示图15的A-A线和B-B线上的杂质浓度分布的图。
图17是实施例3中的MOSFET的纵向截面图。
图18是实施例4中的MOSFET的纵向截面图。
图19是实施例4的MOSFET的第一制造方法的说明图。
图20是实施例4中的MOSFET的第二制造方法的说明图。
图21是第一变形例的制造方法的说明图。
图22是第二变形例的制造方法的说明图。
图23是第三变形例的制造方法的说明图。
图24是第三变形例的制造方法的说明图。
图25是第三变形例的制造方法的说明图。
图26是第三变形例的制造方法的说明图。
具体实施方式
(实施例1)
图1所示的实施例1的MOSFET 10具有SiC半导体衬底12。源电极80形成在SiC半导体衬底12的前表面12a上。漏电极84形成在SiC半导体衬底12的后表面12b上。
多个栅极沟槽34形成在SiC半导体衬底12的前表面12a中。每个栅极沟槽34在垂直于图1的纸面的方向上延伸。在每个栅极沟槽34中形成栅极绝缘层38和栅电极40。栅极绝缘层38包括底部绝缘层38b和侧绝缘膜38a。底部绝缘层38b是在栅极沟槽34的底部形成的厚的绝缘层。栅极沟槽34的侧表面34a的位于相对于底部绝缘层38b的上侧的部分覆盖有侧绝缘膜38a。侧绝缘膜38a连接到底部绝缘层38b。栅电极40位于底部绝缘层38b的上侧的栅极沟槽34中。栅电极40通过侧绝缘膜38a和底部绝缘层38b而与SiC半导体衬底12绝缘。栅电极40的上表面被层间绝缘层36覆盖。栅电极40通过层间绝缘层36而与源电极80绝缘。
在SiC半导体衬底12中，形成了源极区域22、体区域26、漂移区28、缓冲区29、漏极区域30以及电场弛豫区域32。
多个源极区域22形成在SiC半导体衬底12中。每个源极区域22都是n型区域。源极区域22形成于露出在SiC半导体衬底12的前表面12a上的范围内。源极区域22与源电极80欧姆接触。源极区域22与侧绝缘膜38a接触。
体区域26形成在源极区域22的侧方和下方，并与源极区域22接触。每个体区域26都是p型区，并包括接触区域26a和低浓度体区域26b。接触区域26a中的p型杂质的浓度高于低浓度体区域26b中的p型杂质的浓度。接触区域26a形成在源极区域22的侧向，并露出于SiC半导体衬底12的前表面12a。接触区域26a与源电极80欧姆接触。低浓度体区域26b形成在源极区域22和接触区域26a下方。低浓度体区域26b在源极区域22下方与侧绝缘膜38a接触。
漂移区28为n型区域，并且包含低浓度的n型杂质。漂移区28中的n型杂质的浓度低于源极区域22中的n型杂质的浓度。漂移区28形成在低浓度体区域26b下方。漂移区28从低浓度体区域26b的下端的位置向栅极沟槽34的底表面34b的下侧扩展。漂移区28通过体区域26而与源极区域22分离。漂移区28在低浓度体区域26b下方与侧绝缘膜38a和底部绝缘层38b接触。
上述源极区域22、低浓度体区域26b和漂移区28经由侧绝缘膜38a面向栅电极40。
电场弛豫区域32为p型的区域。每个电场弛豫区域32形成在露出于对应的栅极沟槽34的底表面34b的位置处。电场弛豫区域32在底表面34b的整个区域中与底部绝缘层38b接触。电场弛豫区域32的周围被漂移区28包围。电场弛豫区域32通过漂移区28而彼此分离。电场弛豫区域32通过漂移区28而与体区域26分离。电场弛豫区域32不连接到任何电极。因此，电场弛豫区域32的电势保持在浮动电势。电场弛豫区域32的宽度比栅极沟槽34的宽度宽。值得注意的是，栅极沟槽34的宽度是指当在平面图中看SiC半导体衬底12的前表面12a时栅极沟槽34在短边方向上的尺寸。另外，电场弛豫区域32的宽度是指电场弛豫区域32在与测量栅极沟槽34的宽度的方向相同的方向上的尺寸。电场弛豫区域32的宽度比栅极沟槽34的宽度宽，因此电场弛豫区域32具有位于栅极沟槽34正下方的主部32a和从主部32a相对于栅极沟槽34(即，侧绝缘膜38a)的侧表面34a在横向上突出的突出部32b。突出部32b位于低浓度体区域26b的正下方。
缓冲区29为n型的区域，并且包含比漂移区28的浓度高的浓度的n型杂质。缓冲区29形成在漂移区28的下方，并且与漂移区28接触。
漏极区域30是n型的区域，并且包含比缓冲区29的浓度高的浓度的n型杂质。漏极区域30形成在缓冲区29的下方，并且与缓冲区29接触。漏极区域30形成在露出于SiC半导体衬底12的后表面12b的范围内。漏极区域30与漏电极84欧姆接触。
接下来，将描述MOSFET 10的操作。在漏电极84上施加比源电极80的电势高的电势。另外，当对栅电极40施加等于或高于阈值的电势时，与侧绝缘膜38a相邻的低浓度体区域26b的范围反转成n型，并在其中形成了通道。结果，电子从源电极80通过源极区域22、通道、漂移区28、缓冲区29和漏极区域30流向漏电极84。换句话说，MOSFET 10被导通。
当栅电极40的电势下降到低于阈值的电势时，通道消失，并且MOSFET 10关断。结果，耗尽层从作为体区域26和漂移区28之间的边界部的pn结42扩展到体区域26和漂移区28中。从pn结42延伸到漂移区28的耗尽层到达电场弛豫区域32。结果，耗尽层从电场弛豫区域32扩展到电场弛豫区域32周围的漂移区28中。换句话说，电场弛豫区域32促进了耗尽层延伸到漂移区28中。电场弛豫区域32促进了耗尽层延伸到栅极沟槽34的附近，因此抑制了向栅极绝缘层38施加高电场。特别地，电场弛豫区域32具有突出部32b，所以在漂移区28的被突出部32b和体区域26所夹的部分难以产生电势差，并且施加到栅极绝缘层38的电场从而有效地被抑制。随着突出部32b的突出量L1变大，电场更难以施加到栅极绝缘层38。在本实施例中，突出部32b具有比常规的电场弛豫区域的突出量大的突出量L1，因此可以使施加到栅极绝缘层38的电场可以非常小。因此，在该MOSFET 10中，可以抑制穿过栅极绝缘层38而流动的电流。
接下来，将描述用于制造MOSFET 10的方法。从图2所示的SiC半导体衬底12开始制造MOSFET 10。处理前的SiC半导体衬底12构造有第一SiC半导体层50、其全部为n型的SiC。值得注意的是，第一SiC半导体层50可以是块状晶体或外延层。第一SiC半导体层50中的n型杂质的浓度与漂移区28中的n型杂质的浓度大致相等。
(宽幅沟槽形成步骤)
首先，如图3所示，在SiC半导体衬底12的前表面12a上形成具有多个开口52a的蚀刻掩模52。接下来，对第一SiC半导体层50的位于每个开口52a中的部分进行干法蚀刻。由此在第一SiC半导体层50的前表面12a中形成了多个宽幅沟槽54。宽幅沟槽54形成有与上述的栅极沟槽34相对应的图案。然而，每个宽幅沟槽54的宽度比栅极沟槽34的宽度宽。在形成宽幅沟槽54之后，蚀刻掩模52被去除。
(底表面离子注入步骤)
接下来，如图4所示，在第一SiC半导体层50的前表面12a上形成离子注入掩模56。离子注入掩模56没有形成在每个宽幅沟槽54中。接下来，离子化的p型杂质(本实施例中为铝)从第一SiC半导体层50的前表面12a侧(即，离子注入掩模56侧)注入到第一SiC半导体层50中。第一SiC半导体层50的前表面12a覆盖有离子注入掩模56，因此p型杂质被注入到宽幅沟槽54的底表面54a中。在p型杂质被注入到底表面54a中之后，对SiC半导体衬底12进行热处理。注入到底表面54a中的p型杂质因此被激活，并且在底表面54a上露出的半导体区域的范围成为p型。由此形成了电场弛豫区域32。值得注意的是，当对SiC半导体衬底进行热处理时，p型杂质难以扩散。因此，电场弛豫区域32的宽度大致等于宽幅沟槽54的宽度。
(外延生长步骤)
接下来，如图5所示，在SiC半导体衬底12的前表面12a和宽幅沟槽54的内表面上外延生长了作为n型的SiC的第二SiC半导体层58。这里，第二SiC半导体层58生长至直到在宽幅沟槽54中不留下空腔。第二SiC半导体层58中的n型杂质的浓度近似等于第一SiC半导体层50中的n型杂质的浓度。因此，第二SiC半导体层58和第一SiC半导体层50成为集成的n型半导体区域。如图6所示，当形成第二SiC半导体层58时，对第二SiC半导体层58的前表面(即，SiC半导体衬底12的前表面12a)进行蚀刻以平坦化。
(栅极沟槽形成步骤)
接下来，如图7所示，具有多个开口55a的蚀刻掩模55形成在SiC半导体衬底12的前表面12a上。开口55a分别位于宽幅沟槽54中形成的第二SiC半导体层58上。每个开口55a的宽度比每个宽幅沟槽54的宽度窄。另外，开口55a位于宽幅沟槽54在其宽度方向上的中心部处。接下来，干法蚀刻第二SiC半导体层58的位于开口55a中的部分。由此，在电场弛豫区域32的正上方形成了栅极沟槽34。更具体地，栅极沟槽34形成在电场弛豫区域32的中央部的正上方。此外，栅极沟槽34形成为到达电场弛豫区域32。此外，栅极沟槽34的宽度变得比宽幅沟槽54的宽度窄。换句话说，栅极沟槽34的宽度变得比电场弛豫区域32的宽度窄。电场弛豫区域32因此具有位于栅极沟槽34的正下方的主部32a以及相对于栅极沟槽34的侧表面34a从主部32a在横向上突出的突出部32b。突出部32b分别形成在主部32a的两侧。每个突出部32b的突出量L1由宽幅沟槽54的宽度和栅极沟槽34的宽度之间的差值确定。因此，根据本方法，即使在使用p型杂质的扩散系数小的SiC半导体衬底12的情况下，也能够形成突出量L1大的电场弛豫区域32。
(栅极绝缘层形成步骤和栅电极形成步骤)
接下来，如图8所示，栅极绝缘层38和栅电极40形成在栅极沟槽34中。值得注意的是，如上所述，第一SiC半导体层50和第二SiC半导体层58已经被集成，因此将在后面描述的如图8、图9和图10中没有示出第一SiC半导体层50和第二SiC半导体层58之间的边界。在本步骤中，首先在栅极沟槽34中生长出绝缘层以便不留下空腔。接下来，对如此生长的绝缘层进行蚀刻，以使绝缘层仅留在栅极沟槽34的底部的附近。如此剩余的绝缘层成为底部绝缘层38b。接下来，在栅极沟槽34的相对于底部绝缘层38b的上侧的侧表面34a中生长薄绝缘膜，以形成侧绝缘膜38a。由此完成了栅极绝缘层38。当形成了栅极绝缘层38时，在栅极沟槽34中生长栅电极40(即，多晶硅)，从而不留下空腔。
(体区域和源极区域形成步骤)
接下来，如图9所示，从前表面12a侧将p型杂质注入到SiC半导体衬底12中，形成低浓度体区域26b。接下来，如图10所示，从前表面12a侧选择性地注入n型杂质和p型杂质，以形成源极区域22和接触区域26a。在将杂质注入到这些区域中之后，对SiC半导体衬底12进行热处理以激活如此注入的杂质。
之后，形成MOSFET 10的前表面12a侧上的其他结构(即，层间绝缘层36、源电极80等)。接下来，形成MOSFET 10的后表面12b侧上的结构(即，缓冲区29、漏极区域30、漏电极84等)。通过执行上述步骤，图1所示的MOSFET 101完成。
如上所述，根据本方法，能够制造出使电场弛豫区域32具有大的突出量L1的MOSFET 10。换句话说，可以制造出几乎没有电场施加到栅极绝缘层38的MOSFET 10。
此外，在上述的外延生长步骤中，如果形成具有比第一SiC半导体层50的结晶度高的结晶度(即，具有较少晶体缺陷)的第二SiC半导体层58，则可以改善MOSFET 10的形成有通道的区域(即，与栅极绝缘层38相邻的低浓度体区域26b的范围)的结晶度。由此可以减小通道电阻，从而可以减小MOSFET 10的导通电阻。通过调节第二SiC半导体层58的晶体生长条件，可以减小第二SiC半导体层58的晶体缺陷。
(实施例2)
在图11所示的实施例2中的MOSFET中，与栅极绝缘层38接触的低浓度体区域26b的栅极相邻部分27a中的n型杂质的浓度高于与栅极绝缘层38分离的栅极非相邻部分27b中的n型杂质的浓度。值得注意的是，栅极非相邻部分27b在与栅极绝缘层38相对的一侧与栅极相邻部分27a相邻。栅极相邻部分27a的下端(在栅极相邻部分27a和漂移区28之间的边界处的pn结42a)位于相对于栅极非相邻部分27b的下端(即，在栅极非相邻部分27b和漂移区28之间的边界处的pn结42b)的上侧。此外，漂移区28的与栅极绝缘层38接触的部分28a中的n型杂质的浓度高于在栅极绝缘层38的相对侧与部分28a接触的部分28b中的n型杂质的浓度。栅极相邻部分27a和漂移区28的部分28a位于电场弛豫区域32(更具体地，突出部32b)的正上方。实施例2中的MOSFET中的其他配置与实施例1中的MOSFET 10中的配置相同。
当MOSFET被导通时，在低浓度体区域26b中在与栅极绝缘层38接触的位置处形成了通道。换句话说，在实施例2中的MOSFET中，通道形成在栅极相邻部分27a。如上所述，在实施例2中的MOSFET中，栅极相邻部分27a的下端位于相对于栅极非相邻部分27b的下端的上侧。因此，实施例2中的MOSFET具有较短的通道长度。这样，实施例2中的MOSFET具有较短的通道长度，因此具有较小的通道电阻。因此，实施例2中的MOSFET具有小的导通电阻。
另外，在通常使用的状态下，在MOSFET关断的同时，从pn结42延伸到体区域26的耗尽层不会到达源极区域22。然而，也可能存在漏电极84的电势取决于MOSFET 10所连接的电路的操作状态而变得非常高的情况。这样，当对漏电极84施加极高的电势时，可能存在从pn结42延伸到体区域26中的耗尽层到达源极区域22的情况。换句话说，会发生击穿。在实施例2中的MOSFET 10中，栅极非相邻部分27b的下端位于相对于栅极相邻部分27a的下端的下侧，因此确保了从栅极非相邻部分27b的下端到源极区域22之间有较长的距离。因此，难以发生击穿，并且实施例2中的MOSFET具有较高的击穿电压。
这样，通过使栅极相邻部分27a的下端位于相对于栅极非相邻部分27b的下端的上侧，可以实现较低的通道电阻和较高的击穿电压。
接下来，将描述用于制造实施例2中的MOSFET的方法。首先，如实施例1那样，执行宽幅沟槽形成步骤(图3)和底表面离子注入步骤(图4)。接下来，执行外延生长步骤。在实施例2中的外延生长步骤中，如图12所示，生长具有浓度比第一SiC半导体层50中的n型杂质的浓度高的n型杂质的第二SiC半导体层58。除了第二SiC半导体层58具有高浓度的n型杂质外，实施例2中的外延生长步骤与实施例1中的外延生长步骤相同。接下来，如图13所示，对SiC半导体衬底12的前表面进行蚀刻以平坦化。接下来，如图14所示，如实施例1那样，执行栅极沟槽形成步骤、栅极绝缘层形成步骤和栅电极形成步骤。接下来，如图15所示，从前表面12a侧将p型杂质注入到SiC半导体衬底12中，以形成低浓度体区域26b。图16示出了图15中的A-A线和B-B线中的每一个的位置处的杂质浓度分布。A-A线是第二SiC半导体层58中的位置，而B-B线是第一SiC半导体层50中的位置。在A-A线和B-B线的任何位置中，如图16的曲线图p所示，p型杂质的浓度分布成从前表面12a向其下侧下降。而且，在线A-A的位置处，如图16的曲线图n1所示，n型杂质的浓度以大致恒定的浓度分布。而且，在线B-B的位置，如图16的曲线图n2所示，n型杂质的浓度以比线A-A的位置(曲线图n1)的n型杂质的浓度低的大致恒定的浓度分布。曲线图n1和曲线图p的交点表示低浓度体区域26b的下端在A-A线的位置(即，pn结42a)处的位置，而曲线图n2和曲线图p的交点表示低浓度体区域26b的下端在B-B线(即，pn结42b)的位置处的位置。A-A线位置处的n型杂质的浓度高于B-B线的位置处的n型杂质的浓度，因此在A-A线的位置处，低浓度体区域26b相应地位于相对于B-B线的位置的上侧。因此，如图15所示，低浓度体区域26b的栅极相邻部分27a的下端位于相对于栅极非相邻部分27b的下端的上侧。在形成低浓度体区域26b之后，如在实施例1中那样执行随后的步骤。由此可以制造出图11所示实施例2的MOSFET。
(实施例3)
在图17所示的实施例3的MOSFET中，低浓度体区域26b的栅极相邻部分27a中的n型杂质的浓度低于栅极非相邻部分27b中的n型杂质的浓度。栅极相邻部分27a的下端(即，在栅极相邻部分27a和漂移区28之间的边界处的pn结42a)位于相对于栅极非相邻部分的下端27b(即，在栅极非相邻部分27b和漂移区28之间的边界处的pn结42b)的下侧。此外，漂移区28的与栅极绝缘层38接触的部分28a中的n型杂质的浓度低于远离栅极绝缘层38的部分28b中的n型杂质的浓度。
在实施例3中的MOSFET中，栅极相邻部分27a的下端位于相对于栅极非相邻部分27b的下端下侧。因此，栅极绝缘层38和漂移区28彼此接触的区域减小。根据该结构，能够更有效地抑制施加到栅极绝缘层38的电场。
此外，实施例3中的MOSFET可以通过改变实施例2中的制造方法以形成具有浓度比第一SiC半导体层50中的n型杂质的浓度低的n型杂质的第二SiC半导体层58来制造。通过允许第二SiC半导体层58中的n型杂质的浓度低于第一SiC半导体层50中的n型杂质的浓度，与实施例2相反，栅极相邻部分27a的下端可以位于相对于栅极非相邻部分27b的下端的下侧。
(实施例4)
在图18所示的实施例4中的MOSFET中，在电场弛豫区域32和栅极沟槽34的底表面34b之间设置有间隔。在该间隔中形成有n型的漂移区28。实施例4的MOSFET的其他构造与实施例1的MOSFET相同。这样，即使在电场弛豫区域32与栅极沟槽34的底表面34b之间设置有间隔的情况下，与实施例1中的MOSFET一样，施加到栅极绝缘层38的电场也可以被电场弛豫区域32抑制。
而且，如图19所示，在实施例4的MOSFET的制造方法中，在栅极沟槽形成步骤中，栅极沟槽34形成为不到达电场弛豫区域32。如在实施例1中那样执行其它步骤。图18所示的结构可以由此获得。
而且，实施例4中的MOSFET也可以通过其他方法制造。在该制造方法中，如图20所示，在底表面离子注入步骤中，以高能量将p型杂质注入到宽幅沟槽54的底表面54a。由此，p型杂质被注入到相对于底表面54a更下侧的区域中，产生了电场弛豫区域32和底表面54a之间的间隙。通过如实施例1中那样执行后续步骤，可以得到图18所示的结构。值得注意的是，如果使用这种制造方法，则可以使低浓度体区域26b和位于其下方的电场弛豫区域32之间的距离变长。通过使该距离变长，能够使通过漂移区28保持的电压较高。
值得注意的是，下文将描述用于制造上述MOSFET的方法的变型。值得注意的是，下面描述的变形可以应用于实施例1至4中的任何一个MOSFET。
(第一变形例)
在上述制造方法中，如图5等所示，宽幅沟槽54填充有第二SiC半导体层58。然而，如图21所示，通过生长第二SiC半导体层58，可以使宽幅沟槽54的宽度变窄，从而在宽幅沟槽54内部留下空间。通过使宽幅沟槽54的宽度变窄而获得的该沟槽然后可以用作栅极沟槽34。
(第二变形例)
在第一变型例中，第二SiC半导体层58在宽幅沟槽54的内表面和SiC半导体衬底12的前表面12a上各向同性地生长。然而，如图22所示，第二SiC半导体层58可以通过各向异性外延生长而专门生长在宽幅沟槽54的侧表面上。同样在该方法中，通过使宽幅沟槽54的宽度变窄而获得的沟槽可以用作栅极沟槽34。
(第三变形例)
在上述制造方法中，通过离子注入形成了低浓度体区域26b、接触区域26a和源极区域22。然而，当形成这些区域时，可以利用外延生长。第三变形例是通过外延生长形成源极区域22的制造方法。在第三变形例的制造方法中，如图23所示，在执行宽幅沟槽形成步骤、底表面离子注入步骤和外延生长步骤之后，通过离子注入形成了低浓度体区域26b。接下来，如图24所示，通过外延生长在低浓度体区域26b上形成了n型的源极区域22。接下来，如图25所示，p型杂质被选择性地注入到源极区域22中，从而形成接触区域26a。接下来，如图26所示，在SiC半导体衬底12的前表面12a中形成具有窄宽度的栅极沟槽34，以穿过源极区域22和低浓度体区域26b。之后，可以形成诸如栅极绝缘层38、栅电极40等必要的结构来制造MOSFET。
值得注意的是，尽管在第三变型例中通过离子注入形成低浓度体区域26b，然而也可以外延生长低浓度体区域26b。此外，如果低浓度体区域26b外延生长，则可以在低浓度体区域26b中执行离子注入以形成接触区域26a和源极区域22。
此外，在上述实施例和变型例中，在宽幅沟槽54的底表面中注入p型杂质之后立即执行用于激活p型杂质的热处理。而且，在将杂质注入到低浓度体区域26b、接触区域26a和源极区域22中之后，执行用于激活这样注入到这些区域中的杂质的热处理。然而，可以适当地改变这种用于激活杂质的热处理的时机。此外，可以共同执行用于激活注入到宽幅沟槽54的底表面中的杂质的热处理以及用于低浓度体区域26b、接触区域26a和源极区域22的热处理。
而且，在上述实施例和变型例中，已经描述了MOSFET。然而，文中公开的技术可以应用于IGBT。如果上述MOSFET中的漏极区域30被p型的集电极区域代替，则可以获得IGBT。
而且，在上述实施例和变形例中，电场弛豫区域32的电势被设定为浮动电势。然而，电场弛豫区域32可以连接到规定的固定电势。例如，连接电场弛豫区域32和源电极80的导电路径可以设置在未示出的位置处，以将电场弛豫区域32连接到源电极80的电势。
此外，在上述实施例和变型例中，体区域26具有接触区域26a(即，具有高浓度的p型杂质并与源电极80接触的p型区)。然而，体区域26可以不具有接触区域26a。例如，体区域26可以仅由低浓度体区域26b构成。
将描述在上述实施例中的部件与权利要求中的部件之间的关系。实施例中的宽幅沟槽54是所要求保护的第一沟槽的示例。实施例中的栅极沟槽34是所要求保护的第二沟槽的示例。实施例中的源极区域22是所要求保护的第一区域的示例。实施例中的漂移区28是所要求保护的第二区域的示例。
文中公开的一些技术要素将在下文列举。值得注意的是，下面的每个技术要素是独立有用的。
在本文公开作为示例的方法中，第二SiC半导体层中的n型杂质的浓度可以高于第一SiC半导体层中的n型杂质的浓度。在本示例中，可以通过将p型杂质注入到第一SiC半导体层和第二SiC半导体层中来形成体区域。
根据该构造，形成在第一SiC半导体层中的体区域的下端位于相对于形成在第二SiC半导体层中的体区域的下端的下侧。根据该构造，这样制造的绝缘栅开关器件既可以实现较低的通道电阻又可以实现较高的击穿电压。
在文中公开的作为另一示例的方法中，第二SiC半导体层中的n型杂质的浓度可以低于第一SiC半导体层中的n型杂质的浓度。在本示例中，可以通过将p型杂质注入到第一SiC半导体层和第二SiC半导体层中来形成体区域。
根据该构造，形成于第一SiC半导体层的体区域的下端位于相对于形成于第二SiC半导体层中的体区域的下端的上侧。根据该构造，在这样制造的绝缘栅开关器件中，施加到栅极绝缘层的电场可以更加弛豫。
上面已经详细描述了实施例。然而，这些仅仅是示例，并没有限制权利要求。在权利要求中描述的技术包括对上述的具体示例的各种变形和变化。在本说明书或附图中说明的技术要素独立地或与其中的一些组合地发挥技术效用，并且该组合不限于在所提交的权利要求中描述的那些。而且，在本说明书或附图中例示的技术同时实现了多个目的，并且通过实现这样的目的之一而具有技术效用。

Claims (6)

1.一种制造绝缘栅开关器件的方法，包括：
在n型的第一SiC半导体层的表面中形成第一沟槽；
将p型杂质注入到所述第一沟槽的底表面中；
在注入所述p型杂质之后，在所述第一沟槽的内表面上沉积n型的第二SiC半导体层，以在所述p型杂质的注入区域上方形成第二沟槽，所述第二沟槽具有比所述第一沟槽的宽度窄的宽度；以及
形成栅极绝缘层、栅电极、第一区域和体区域，使得栅极绝缘层覆盖所述第二沟槽的内表面，所述栅电极位于所述第二沟槽中，所述第一区域为n型并与所述栅极绝缘层接触，所述体区域为p型，与所述注入区域分离，并在所述第一区域下方与所述栅极绝缘层接触。
2.根据权利要求1所述的方法，其中
所述第二SiC半导体层中的n型杂质的浓度比所述第一SiC半导体层中的n型杂质的浓度高，并且
所述体区域通过将所述p型杂质注入到所述第一SiC半导体层和所述第二SiC半导体层中而形成。
3.根据权利要求1所述的方法，其中
所述第二SiC半导体层中的n型杂质的浓度比所述第一SiC半导体层中的n型杂质的浓度低，并且
所述体区域通过将所述p型杂质注入到所述第一SiC半导体层和所述第二SiC半导体层中而形成。
4.根据权利要求1至3中任一项所述的方法，其中在形成所述第二沟槽时，利用所述第二SiC半导体层填充所述第一沟槽，然后对所述第二SiC半导体层进行蚀刻来形成所述第二沟槽。
5.根据权利要求1至3中任一项所述的方法，其中通过在所述第一沟槽的侧表面上沉积所述第二SiC半导体层来形成所述第二沟槽，以使所述第一沟槽的宽度变窄。
6.一种绝缘栅开关器件，包括：
具有设置有沟槽的表面的SiC半导体衬底；
覆盖所述沟槽的内表面的栅极绝缘层；以及
位于所述沟槽中的栅电极；
其中
所述SiC半导体衬底包括：
第一区域，其为n型并且与所述栅极绝缘层接触；
体区域，其为p型并且在所述第一区域下方与所述栅极绝缘层接触；
第二区域，其为n型，在所述体区域下方与所述栅极绝缘层接触，并且通过所述体区域而与所述第一区域分离；以及
电场弛豫区域，其为p型，位于所述沟槽下方，通过所述第二区域而与所述体区域分离，并且具有比所述沟槽的宽度宽的宽度，
所述体区域包括与所述栅极绝缘层相邻的第一部分和在所述栅极绝缘层的相对侧与所述第一部分相邻的第二部分，
所述第一部分中的n型杂质的浓度低于所述第二部分中的n型杂质的浓度，
所述第一部分的下端位于相对于所述第二部分的下端的下侧。
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