KR20150076840A - 반도체 소자 및 그 제조 방법 - Google Patents

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이종석
천대환
홍경국
박정희
정영균
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현대자동차주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 배치되어 있는 제1 n-형 에피층, 상기 제1 n-형 에피층 위에 배치되어 있는 p형 에피층, 상기 p형 에피층 위에 배치되어 있는 제2 n-형 에피층, 상기 제2 n-형 에피층 위에 배치되어 있는 n+ 영역, 상기 제2 n-형 에피층, 상기 p형 에피층 및 상기 n+ 영역을 관통하고, 상기 제1 n-형 에피층에 배치되어 있는 트렌치, 상기 p형 에피층 위에 배치되어 있으며, 상기 트렌치와 떨어져 있는 p+ 영역, 상기 트렌치 내에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 산화막, 상기 n+ 영역, 상기 산화막 및 상기 p+ 영역 위에 위치하는 소스 전극, 그리고 상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 트렌치 양쪽 옆의 상기 제2 n-형 에피층 및 상기 트렌치 양쪽 옆의 상기 p형 에피층에 채널이 배치되어 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이와 같은 전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.
전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.
탄화 규소(SiC, 실리콘 카바이드)를 이용한 MOSFET 에서 게이트 절연막 역할을 하는 실리콘 산화막과 탄화 규소 계면의 상태가 좋지 않아 이 실리콘 산화막 하단부에 생성되는 채널을 통과하는 전자 전류의 흐름에 영향을 끼쳐 전자의 이동도가 매우 낮아진다. 특히, 트렌치 게이트를 형성하였을 경우에는 식각공정이 필요하므로 더욱 더 좋지 않은 전자 이동도를 나타내게 된다.
또한, 전자 이동도의 저하를 최소화시킬 수 있으나, 이 경우 낮은 문턱 전압으로 인하여 게이트 절연막의 역할을 하는 실리콘 산화막의 두께가 증가한다. 실리콘 산화막은 탄화 규소에서는 성장이 어려우므로, 공정의 난이도가 증가한다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서 온 저항을 감소시키고, 반도체 소자의 수율을 향상하는 것이다.
본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 배치되어 있는 제1 n-형 에피층, 상기 제1 n-형 에피층 위에 배치되어 있는 p형 에피층, 상기 p형 에피층 위에 배치되어 있는 제2 n-형 에피층, 상기 제2 n-형 에피층 위에 배치되어 있는 n+ 영역, 상기 제2 n-형 에피층, 상기 p형 에피층 및 상기 n+ 영역을 관통하고, 상기 제1 n-형 에피층에 배치되어 있는 트렌치, 상기 p형 에피층 위에 배치되어 있으며, 상기 트렌치와 떨어져 있는 p+ 영역, 상기 트렌치 내에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 산화막, 상기 n+ 영역, 상기 산화막 및 상기 p+ 영역 위에 위치하는 소스 전극, 그리고 상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 트렌치 양쪽 옆의 상기 제2 n-형 에피층 및 상기 트렌치 양쪽 옆의 상기 p형 에피층에 채널이 배치되어 있다.
상기 채널은 상기 트렌치 양쪽 옆의 상기 p형 에피층에 배치되어 있는 제1 채널 및 상기 트렌치 양쪽 옆의 상기 제2 n-형 에피층에 배치되어 있는 제2 채널을 포함할 수 있다.
상기 제1 채널은 반전층 채널이고, 상기 제2 채널은 축적층 채널일 수 있다.
상기 p+ 영역의 상부면은 상기 n+ 영역의 상부면의 연장선에 위치할 수 있다.
상기 p+ 영역의 두께는 상기 제2 n-형 에피층 및 상기 n+ 영역의 두께의 합과 동일할 수 있다.
상기 제2 n-형 에피층 및 상기 n+ 영역은 상기 트렌치 및 상기 p+ 영역 사이에 배치되어 있을 수 있다.
상기 제1 n-형 에피층의 도핑 농도는 상기 제2 n-형 에피층의 도핑 농도와 같거나 다를 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 제1 n-형 에피층을 형성하는 단계, 상기 제1 n-형 에피층 위에 p형 에피층을 형성하는 단계, 상기 p형 에피층 위에 예비 제2 n-형 에피층을 형성하는 단계, 상기 예비 제2 n-형 에피층의 양쪽 가장자리 부분에 p+ 이온을 주입하여 p+ 영역을 형성하는 단계, 상기 예비 제2 n-형 에피층에 n+ 이온을 주입하여 n+ 영역 및 상기 n+ 영역과 상기 p형 에피층 사이에 제2 n-형 에피층을 형성하는 단계, 상기 n+ 영역, 상기 제2 n-형 에피층, 상기 p형 에피층 및 상기 제1 n-형 에피층에 트렌치를 형성하는 단계, 상기 트렌치 내부에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 산화막을 형성하는 단계, 상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계, 그리고 상기 p+ 영역, 상기 n+ 영역 및 상기 산화막 위에 소스 전극을 형성하는 단계를 포함하고, 상기 트렌치는 상기 n+ 영역, 상기 제2 n-형 에피층 및 상기 p형 에피층을 관통하고, 상기 트렌치 양쪽 옆의 상기 제2 n-형 에피층 및 상기 트렌치 양쪽 옆의 상기 p형 에피층에 채널이 형성된다.
상기 p+ 영역의 상부면은 상기 예비 제2 n-형 에피층의 상부면 연장선에 위치할 수 있다.
상기 제1 n-형 에피층의 도핑 농도는 상기 예비 제2 n-형 에피층의 도핑 농도와 같거나 다를 수 있다.
이와 같이 본 발명의 실시예에 따르면, 채널이 축적층 채널과 반전층 채널을 모두 포함함으로써, 온 저항이 감소되고, 제조 공정이 용이한 효과가 있다.
또한, 트렌치의 형성을 위한 식각 시, 정렬 오차에 영향을 크게 받지 않으므로, 반도체 소자의 수율이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도 이다.
도 2는 본 발명의 실시예에 따른 반도체 소자 및 비교예에 따른 반도체 소자의 채널 폭의 변화에 따른 문턱 전압을 시뮬레이션한 결과는 도시한 그래프이다.
도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참고하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100)의 제1면에 제1 n-형 에피층(200), p형 에피층(300), 제2 n-형 에피층(400) 및 n+ 영역(600)이 순차적으로 배치되어 있다. 여기서, 제1 n-형 에피층(200) 및 제2 n-형 에피층(400)의 도핑 농도는 같거나 다를 수 있다.
또한, p형 에피층(300) 위에 p+ 영역(500)이 배치되어 있다. p+ 영역(500)은 제2 n-형 에피층(400) 및 n+ 영역(600)의 가장자리는 p+ 영역(500)과 접촉되어 있으며, p+ 영역(500)의 두께는 제2 n-형 에피층(400) 및 n+ 영역(600)의 두께의 합과 실질적으로 동일하다. 이에, p+ 영역(500)의 상부면은 n+ 영역(600)의 상부면의 연장선에 위치한다.
제1 n-형 에피층(200), p형 에피층(300), 제2 n-형 에피층(400) 및 n+ 영역(600)에는 트렌치(650)가 형성되어 있다. 트렌치(650)는 p형 에피층(300), 제2 n-형 에피층(400) 및 n+ 영역(600)을 관통하고, 제1 n-형 에피층(200)의 일부에 형성되어 있다.
p+ 영역(500)은 트렌치(650)와 떨어져 있고, 트렌치(650)의 양쪽에 각각 배치되어 있다. 이에, 제2 n-형 에피층(400) 및 n+ 영역(600)은 트렌치(650)와 p+ 영역(500) 사이에 배치되어 있다.
트렌치(650) 내에는 게이트 절연막(700)이 형성되어 있고, 게이트 절연막(700) 위에는 게이트 전극(800)이 형성되어 있다. 게이트 전극(800) 및 게이트 절연막(700) 위에는 산화막(710)이 형성되어 있다. 게이트 전극(800)은 트렌치(650)을 채우고 있고, 게이트 절연막(700)과 산화막(710)은 이산화 규소(SiO2)로 이루어질 수 있다.
반도체 소자의 채널(850)은 트렌치(650)의 양쪽의 p형 에피층(300) 및 트렌치(650)의 양쪽의 제2 n-형 에피층(400)에 형성된다. 이러한 채널(850)은 제1 채널(350) 및 제2 채널(450)을 포함한다. 제1 채널(350)은 트렌치(650)의 양쪽의 p형 에피층(300)에 형성된 반전층 채널이고, 제2 채널(450)의 트렌치(650)의 양쪽의 제2 n-형 에피층(400)에 형성된 축적층 채널이다.
이와 같이, 채널(850)이 반전층 채널인 제1 채널(350)과 축적층 채널인 제2 채널(450)을 포함함으로써, 반전층 채널의 장점과, 축적층 채널을 장점을 모두 가지는 효과가 있다.
축적층 채널만을 포함하는 반도체 소자는 전자 이동도의 감소를 방지하여 온 저항이 낮아지는 장점이 있지만, 낮은 문턱 전압으로 인하여 게이트 절연막(700)의 두께가 증가한다. 게이트 절연막(700)은 탄화 규소에서 성장이 어려우므로, 게이트 절연막(700)의 두께가 증가할수록 공정의 난이도가 증가한다.
또한, 반전층 채널만을 포함하는 반도체 소자는 충분한 문턱 전압으로 인하여 게이트 절연막(700)의 두께가 축적층 채널만을 포함하는 반도체 소자의 게이트 절연막(700)의 두께보다 더 얇다. 이에, 공정의 난이도가 상대적으로 감소한다. 하지만, 이산화 규소로 이루어진 게이트 절연막(700)과 탄화 규소의 계면 상태가 좋지 않아 채널을 통과하는 전자 및 전류의 흐름에 영향을 끼쳐 전자 및 전류의 이동도가 매우 낮아진다.
본 실시예에 따른 반도체 소자는 전하 캐리어의 축적에 의해 형성되는 축적층 채널을 포함함에 따라, 게이트 절연막(700)과 탄화 규소의 계면의 영향을 덜 받아 전자 및 전류의 이동도가 향상되어 온 저항이 감소한다. 또한, 본 실시예에 따른 반도체 소자는 반전층 채널을 포함함에 따라 문턱 전압이 충분한 수준이므로, 게이트 절연막(700)의 두께가 상대적으로 두껍지 않아 제조 공정이 용이할 수 있다.
또한, 본 실시예에 따른 반도체 소자는 반전층 채널만을 포함하는 반도체 소자에 비해 채널의 폭의 변화에 따른 문턱 전압의 변화가 적어, 트렌치(650)의 형성을 위한 식각 시, 정렬 오차에 영향을 크게 받지 않는다. 이에 반도체 소자의 수율이 향상될 수 있다.
p+ 영역(500), n+ 영역(600) 및 산화막(710) 위에는 소스 전극(900)이 형성되어 있다. n+형 탄화 규소 기판(100)의 제2면에는 드레인 전극(1000)이 형성되어 있다.
그러면 도 2를 참고하여, 본 발명의 실시예에 따른 반도체 소자와 비교예에 따른 반도체 소자의 특성을 비교하여 설명한다.
도 2에서의 비교예에 따른 반도체 소자는 채널이 반전층 채널만 포함하는 반도체 소자이다.
도 2는 본 발명의 실시예에 따른 반도체 소자 및 비교예에 따른 반도체 소자의 채널 폭(channel width)의 변화에 따른 문턱 전압(Vth)을 시뮬레이션한 결과는 도시한 그래프이다.
도 2를 참고하면, 비교예에 따른 반도체 소자는 채널의 폭이 증가할수록 문턱 전압이 감소함을 알 수 있고, 본 실시예에 따른 반도체 소자는 채널의 폭이 증가하여도 문턱 전압이 변화가 크지 않음을 알 수 있다. 이러한 결과로 인하여 본 발명의 실시예에 따른 반도체 소자는 트렌치 식각 시, 정렬 오차가 발생하여 채널의 폭이 변화하더라도 문턱 전압의 변화가 크지 않기 때문에 공정이 용이함을 알 수 있다. 이에, 본 실시예에 따른 반도체 소자는 제조 공정 시, 정렬 오차의 영향을 크게 받지 않으므로, 반도체 소자의 수율이 향상될 수 있다.
그러면, 도 3 내지 도 8 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 3을 참고하면, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 제1 에피택셜 성장으로 제1 n-형 에피층(200)을 형성한다.
도 4를 참고하면, 제1 n-형 에피층(200) 위에 제2 에피택셜 성장으로 p형 에피층(300)을 형성한 후, p형 에피층(300) 위에 제3 에피택설 성장으로 예비 제2 n-형 에피층(400a)을 형성한다. 여기서, 제1 n-형 에피층(200) 및 예비 제2 n-형 에피층(400a)의 도핑 농도는 같거나 다를 수 있다. 또한, p형 에피층(300)의 제2 에피택셜 성장으로 형성하지 않고, 제1 n-형 에피층(200) 위에 p 이온을 주입하여 형성할 수도 있다.
도 5를 참고하면, 예비 제2 n-형 에피층(400a)의 양쪽 가장자리 부분에 p+ 이온을 주입하여 p+ 영역(500)을 형성한다. p+ 이온은 예비 제2 n-형 에피층(400a)과 p형 에피층(300)의 경계까지 주입되어 p+ 영역(500)은 p형 에피층(300) 위에 형성되고, p+ 영역(500)의 상부면은 예비 제2 n-형 에피층(400a)의 상부면 연장선에 위치한다. 여기서, p+ 이온의 주입은 마스크(도시하지 않음)를 사용한다. 즉, 마스크를 사용하여 예비 제2 n-형 에피층(400a)의 양쪽 가장자리 부분만 노출하고, 노출된 예비 제2 n-형 에피층(400a)의 양쪽 가장자리 부분에 p+ 이온을 주입한다. 이와 같이, p+ 영역(500)은 p+ 이온을 주입하여 형성하므로, p+ 영역(500)을 위한 트렌치를 형성하지 않아도 된다.
도 6을 참고하면, 예비 제2 n-형 에피층(400a)에 n+ 이온을 주입하여 n+ 영역(600)을 형성한다. n+ 이온은 예비 제2 n-형 에피층(400a)과 p형 에피층(300)의 경계까지 주입되지 않는다. 이에, n+ 영역(600)은 p형 에피층(300)과 떨어져 있고, n+ 영역(600)과 p형 에피층(300) 사이에 제2 n-형 에피층(400)이 형성된다. n+ 영역(600)의 가장자리는 p+ 영역(500)과 접촉한다. n+ 영역(600)의 상부면은 p+ 영역(500)의 상부면 연장선에 위치한다. p+ 영역(500)의 두께는 n+ 영역(600) 및 제2 n-형 에피층(400)의 두께의 합과 실질적으로 동일하다. 여기서, n+ 이온의 주입은 마스크(도시하지 않음)를 사용한다. 즉, 마스크를 사용하여 p+ 영역(500)을 커버하고, 예비 제2 n-형 에피층(400a)을 노출시켜, 노출된 예비 제2 n-형 에피층(400a)에 n+ 이온을 주입한다.
도 7을 참고하면, 제1 n-형 에피층(200), p형 에피층(300), 제2 n-형 에피층(400) 및 n+ 영역(600)을 식각하여 트렌치(650)를 형성한다. 트렌치(650)는 p형 에피층(300), 제2 n-형 에피층(400) 및 n+ 영역(600)을 관통하고, 제1 n-형 에피층(200)의 일부에 형성된다.
도 8을 참고하면, 트렌치(650) 내부에 이산화규소(SiO2)를 이용하여 게이트 절연막(700)을 형성하고, 게이트 절연막(700) 위에 게이트 전극(800)을 형성한 후, 게이트 전극(800) 및 게이트 절연막(700) 위에 이산화규소(SiO2)를 이용하여 산화막(710)을 형성한다. 게이트 전극(800)은 트렌치(650)를 채우도록 형성한다.
도 1을 참고하면, p+ 영역(500), 산화막(710) 및 n+ 영역(600) 위에 소스 전극(900)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(1000)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: 제1 n-형 에피층
300: p 형 에피층 350: 제1 채널
400: 제2 n-형 에피층 400a: 예비 제2 n-형 에피층
450: 제2 채널 500: p+ 영역
600: n+ 영역 650: 트렌치
700: 게이트 절연막 710: 산화막
800: 게이트 전극 850: 채널
900: 소스 전극 1000: 드레인 전극

Claims (15)

  1. n+형 탄화 규소 기판의 제1면에 배치되어 있는 제1 n-형 에피층,
    상기 제1 n-형 에피층 위에 배치되어 있는 p형 에피층,
    상기 p형 에피층 위에 배치되어 있는 제2 n-형 에피층,
    상기 제2 n-형 에피층 위에 배치되어 있는 n+ 영역,
    상기 제2 n-형 에피층, 상기 p형 에피층 및 상기 n+ 영역을 관통하고, 상기 제1 n-형 에피층에 배치되어 있는 트렌치,
    상기 p형 에피층 위에 배치되어 있으며, 상기 트렌치와 떨어져 있는 p+ 영역,
    상기 트렌치 내에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 산화막,
    상기 n+ 영역, 상기 산화막 및 상기 p+ 영역 위에 위치하는 소스 전극, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고,
    상기 트렌치 양쪽 옆의 상기 제2 n-형 에피층 및 상기 트렌치 양쪽 옆의 상기 p형 에피층에 채널이 배치되어 있는 반도체 소자.
  2. 제1항에서,
    상기 채널은 상기 트렌치 양쪽 옆의 상기 p형 에피층에 배치되어 있는 제1 채널 및 상기 트렌치 양쪽 옆의 상기 제2 n-형 에피층에 배치되어 있는 제2 채널을 포함하는 반도체 소자.
  3. 제2항에서,
    상기 제1 채널은 반전층 채널이고, 상기 제2 채널은 축적층 채널인 반도체 소자.
  4. 제1항에서,
    상기 p+ 영역의 상부면은 상기 n+ 영역의 상부면의 연장선에 위치하는 반도체 소자.
  5. 제4항에서,
    상기 p+ 영역의 두께는 상기 제2 n-형 에피층 및 상기 n+ 영역의 두께의 합과 동일한 반도체 소자.
  6. 제5항에서,
    상기 제2 n-형 에피층 및 상기 n+ 영역은 상기 트렌치 및 상기 p+ 영역 사이에 배치되어 있는 반도체 소자.
  7. 제1항에서,
    상기 제1 n-형 에피층의 도핑 농도는 상기 제2 n-형 에피층의 도핑 농도와 같거나 다른 반도체 소자.
  8. n+형 탄화 규소 기판의 제1면에 제1 n-형 에피층을 형성하는 단계,
    상기 제1 n-형 에피층 위에 p형 에피층을 형성하는 단계,
    상기 p형 에피층 위에 예비 제2 n-형 에피층을 형성하는 단계,
    상기 예비 제2 n-형 에피층의 양쪽 가장자리 부분에 p+ 이온을 주입하여 p+ 영역을 형성하는 단계,
    상기 예비 제2 n-형 에피층에 n+ 이온을 주입하여 n+ 영역 및 상기 n+ 영역과 상기 p형 에피층 사이에 제2 n-형 에피층을 형성하는 단계,
    상기 n+ 영역, 상기 제2 n-형 에피층, 상기 p형 에피층 및 상기 제1 n-형 에피층에 트렌치를 형성하는 단계,
    상기 트렌치 내부에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 산화막을 형성하는 단계,
    상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계, 그리고
    상기 p+ 영역, 상기 n+ 영역 및 상기 산화막 위에 소스 전극을 형성하는 단계를 포함하고,
    상기 트렌치는 상기 n+ 영역, 상기 제2 n-형 에피층 및 상기 p형 에피층을 관통하고,
    상기 트렌치 양쪽 옆의 상기 제2 n-형 에피층 및 상기 트렌치 양쪽 옆의 상기 p형 에피층에 채널이 형성되는 반도체 소자의 제조 방법.
  9. 제8항에서,
    상기 p+ 영역의 상부면은 상기 예비 제2 n-형 에피층의 상부면 연장선에 위치하는 반도체 소자의 제조 방법.
  10. 제9항에서,
    상기 n+ 영역의 상부면은 상기 p+ 영역의 상부면 연장선에 위치하는 반도체 소자의 제조 방법.
  11. 제10항에서,
    상기 p+ 영역의 두께는 상기 제2 n-형 에피층 및 상기 n+ 영역의 두께의 합과 동일한 반도체 소자의 제조 방법.
  12. 제8항에서,
    상기 채널은 상기 트렌치 양쪽 옆의 상기 p형 에피층에 형성되는 제1 채널 및 상기 트렌치 양쪽 옆의 상기 제2 n-형 에피층에 형성되는 제2 채널을 포함하는 반도체 소자의 제조 방법.
  13. 제12항에서,
    상기 제1 채널은 반전층 채널이고, 상기 제2 채널은 축적층 채널인 반도체 소자의 제조 방법.
  14. 제13항에서,
    상기 제2 n-형 에피층 및 상기 n+ 영역은 상기 트렌치 및 상기 p+ 영역 사이에 형성되는 반도체 소자의 제조 방법.
  15. 제8항에서,
    상기 제1 n-형 에피층의 도핑 농도는 상기 예비 제2 n-형 에피층의 도핑 농도와 같거나 다른 반도체 소자의 제조 방법.
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