JP2012531049A - 傾斜ドープ領域を有する縦型接合電界効果トランジスターおよびダイオードならびに製造方法 - Google Patents

傾斜ドープ領域を有する縦型接合電界効果トランジスターおよびダイオードならびに製造方法 Download PDF

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Abstract

半導体装置および装置を製造する方法が記載される。前記装置は、接合障壁ショットキー（JBS）ダイオードまたはPiNダイオードなどの、接合電界効果トランジスター（JFET）またはダイオードであり得る。前記装置は、エピタキシャル成長によって形成された、傾斜したp型半導体層及び／又はp型半導体領域を有する。前記方法は、イオン注入を必要としない。前記装置は、炭化ケイ素(SiC)などの広バンドギャップの半導体材料から製造され得、高温度および高電力の用途で使用され得る。
【選択図】 なし

Description

本明細書で使用されるセクションの見出しは、組織的な目的のみのためであって、どのような方法であっても本明細書に記載される主題を限定するものとして解釈されるべきではない。本出願は、半導体装置および装置を製造する方法に一般に関連する。
電界効果トランジスター（FET）は、微弱信号増幅（例えば、ワイヤレス信号を増幅させるため）に一般に使用されるトランジスターの種類である。該装置は、アナログまたはデジタル信号を増幅させることができる。該装置はまた、DCを切り替える、またはオシレーターとして機能することができる。FETにおいて、電流は、チャネルと呼ばれる半導体経路に沿って流れる。チャネルの一端に、ソースと呼ばれる電極がある。チャネルの他端に、ドレインと呼ばれる電極がある。チャネルの物理的直径は固定されているが、その有効な電気的直径は、ゲートと呼ばれる制御電極への電圧の適用によって変わり得る。FETの導電率は、あらゆる所与の瞬間において、チャネルの電気的直径に依存する。ゲート電圧中の小さな変化は、ソースからドレインまでの電流における大きな変化を引き起こし得、それによって信号を増幅させる。
PiNダイオードは、p型半導体とn型半導体の領域の間の、広い、軽くドープされた「近くの（near）」真性半導体領域を備えるダイオードである。接合障壁ショットキー（JBS）ダイオードは、PiNおよびショットキー障壁（すなわち、金属-半導体）接合の両方を含んでいるため、組み合せられたPiNショットキーダイオードとして言及もされる。
FETとPiNなどの半導体装置およびJBSダイオードは、典型的に、イオン注入法を使用して製造される。しかしながら、イオン注入は、装置を製造するのに必要な時間を増加させ、結果的に装置に対する損傷につながり得る、高温なポストインプラントアニールを必要とする。
従って、イオン注入を含まない、FETとPiNなどの半導体装置およびJBSダイオードを製造する改善された方法の必要性がまだ存在する。
半導体装置は、
n型半導体基板；
基板上のn型半導体材料のドリフト層；
ドリフト層上に傾斜したドーパント濃度を各々有するp型半導体材料の複数のゲート領域、を含むように提供され、該ゲート領域は、ドリフト層に隣接する下部表面、下部表面と対向する上部表面、および側壁を有し、ここで、下部表面に隣接するゲート領域の下部におけるドーパント濃度は、上部表面に隣接するゲート領域の上部におけるドーパント濃度より低い。
該半導体装置はさらに、装置の中央部における複数のゲート領域上およびそれらの間のn型半導体材料のチャネル層を含むように提供され、ここで、n型半導体材料の第2の層は、装置の中央部において複数のp型半導体材料の領域をカバーし、1つ以上のゲート領域は、装置の内周部においてチャネル層によってカバーされることはない。
該半導体装置はさらに、チャネル層上のn型半導体材料のソース層；
ソース層上の第1オーミックコンタクト；
装置の周辺部における露出した1つ以上のゲート領域上の第2オーミックコンタクト；
ドリフト層と対向する基板上の第3オーミックコンタクト；
および各第1、第2および第3オーミックコンタクト上の金属層、を含むように提供される。
半導体装置を製造する方法も提供され、該方法は、
n型半導体材料のドリフト層上のp型半導体材料のゲート層をエピタキシャル成長させる工程を含み、ここで、ゲート層は、ドリフト層に隣接する下部表面および下部表面と対向する上部表面を有し、下部表面に隣接するゲート層の下部におけるドーパント濃度が、上部表面に隣接するゲート層の上部におけるドーパント濃度より低いというように、ゲート層中のドーパント濃度は、エピタキシャル成長中に増加され、また、ドリフト層は、n型半導体基板上にある。
該方法はさらに、上部表面および側壁を各々有するp型半導体材料の複数のゲート領域を形成するために、ゲート層を介してエッチングする工程；
装置の中央部においてゲート領域間のn型半導体材料のチャネル層を成膜させる工程を含み、ここで、チャネル層は、装置の中央部においてp型半導体材料の複数の領域をカバーし、p型半導体材料の1つ以上のゲート領域は、装置の内周部においてチャネル層によってカバーされることはない。
該方法はさらに、チャネル層上でn型半導体材料のソース層を成膜させる工程；
ソース層上で第1オーミックコンタクトを形成する工程；
装置の内周部において1つ以上のゲート領域上で第2オーミックコンタクトを形成する工程；
ドリフト層と対向する基板上で第3オーミックコンタクトを形成する工程；
および各第1、第2および第3オーミックコンタクト上で金属層を成膜させる工程を含む。
半導体装置はまた、
n型半導体基板；
基板上のn型半導体材料のバッファ層；
バッファ層上のn型半導体材料のドリフト層；
各チャネル領域が、ドリフト層に隣接する下部表面、下部表面と対向する上部表面、および側壁を有する、ドリフト層上のn型半導体材料の複数のチャネル領域；
チャネル領域の上部表面上のn型半導体材料のソース層；
ソース層上の第1オーミックコンタクト；
チャネル領域の側壁上およびチャネル領域間のドリフト層の表面上のp型半導体材料のゲート層、を含むように提供され、該ゲート層は、チャネル領域およびドリフト層に隣接する下部表面および下部表面と対向する上部表面を有し、該ゲート層は、傾斜したドーパント濃度を有し、ここで、下部表面に隣接するゲート層の下部におけるドーパント濃度は、上部表面に隣接するゲート層の上部におけるドーパント濃度より低い。
該半導体装置はさらに、装置の中央部におけるチャネル領域間のゲート層上および装置の内周部におけるn型半導体材料の領域に隣接するゲート層上の第2オーミックコンタクト；
装置の中央部におけるp型半導体材料の複数の領域間およびそれらに隣接する誘電材料、を含むように提供され、ここで、第2オーミックコンタクトは、装置の内周部において誘電材料によってカバーされることはない。
該半導体装置はさらに、バッファ層と対向する基板上の第3オーミックコンタクト；
第1オーミックコンタクト上の金属層；
装置の内周部における第2オーミックコンタクト上の金属層；
および第3オーミックコンタクト上の金属層、を含むように提供される。
半導体装置はまた、
n型半導体基板；
基板上のn型半導体材料のバッファ層；
バッファ層上のn型半導体材料のドリフト層；
各ゲート領域が、ドリフト層に隣接する下部表面、下部表面と対向する上部表面、および側壁を有する、ドリフト層上のp型半導体材料の複数のゲート領域、を含むように提供され、該ゲート領域は、傾斜したドーパント濃度を有し、ここで、下部表面に隣接するゲート領域の下部におけるドーパント濃度および上部表面に隣接するゲート領域の上部におけるドーパント濃度は、上部および下部領域間のゲート領域の中央部におけるドーパント濃度より低い。
該半導体装置はさらに、ゲート領域の上部表面上のn型半導体材料の隔離層；
隔離層上のn型半導体材料のソース層；
ソース層上の第1オーミックコンタクト；
ゲート領域の側壁上のn型材料のチャネル層；
チャネル層上およびゲート領域間およびそれらに隣接するドリフト層の表面上のp型半導体材料のゲート層、を含むように提供され、該ゲート層は、チャネル領域およびドリフト層に隣接する下部表面および下部表面と対向する上部表面を有し、該ゲート層は、傾斜したドーパント濃度を有し、ここで、下部表面に隣接するゲート層の下部におけるドーパント濃度は、上部表面に隣接するゲート層の上部におけるドーパント濃度より低い。
該半導体装置はさらに、装置の内周部におけるゲート領域の間のおよびそれらに隣接するゲート層上の第2オーミックコンタクト；
ゲート領域間のおよびゲート領域に隣接する誘電材料、を含むように提供され、ここで、誘電材料は、装置の中央部における第2オーミックコンタクトをカバーし、第2オーミックコンタクトは、装置の内周部において誘電材料によってカバーされることはない。
該半導体装置はさらに、バッファ層と対向する基板上の第3オーミックコンタクト；
第1オーミックコンタクト上の金属層；
装置の内周部における第2オーミックコンタクト上の金属層；
および第3オーミックコンタクト上の金属層、を含むように提供される。
半導体装置はまた、
n型半導体基板；
基板上のn型半導体材料の層；
基板上のn型半導体材料の層上の傾斜したドーパント濃度を有するp型半導体材料の層、を含むように提供され、該p型半導体材料の層は、n型半導体材料の層に隣接する下部表面および下部表面と対向する上部表面を有し、ここで、下部表面に隣接するp型半導体材料の層の下部におけるドーパント濃度は、上部表面に隣接するp型半導体材料の層の上部におけるドーパント濃度より低い。
該半導体装置はさらに、p型半導体材料の層の上部表面上の第1オーミックコンタクト；
n型半導体材料の層と対向する基板上の第2オーミックコンタクト；
および各第1および第2オーミックコンタクト上の金属層、を含むように提供される。
半導体装置を製造する方法も提供され、該方法は、
n型半導体材料の層上のp型半導体材料の層をエピタキシャル成長させる工程を含み、ここで、p型半導体材料の層は、層に隣接する下部表面および下部表面と対向する上部表面を有し、下部表面に隣接するp型半導体材料の層の下部におけるドーパント濃度が、上部表面に隣接するp型半導体材料の層の上部におけるドーパント濃度より低いというように、p型半導体材料の層におけるドーパント濃度は、エピタキシャル成長中に増加され、また、n型半導体材料の層は、n型半導体基板上にある。
該方法はさらに、p型層の上部表面上で第1オーミックコンタクトを形成する工程；
n型半導体材料の層と対向する基板上で第2オーミックコンタクトを形成する工程；
および各第1および第2オーミックコンタクト上で金属層を形成する工程を含む。
半導体装置はまた、
n型半導体基板；
基板上のn型半導体材料の層；
n型半導体材料の層上のp型半導体材料の複数の領域、を含むように提供され、該p型半導体材料の領域は、n型半導体材料の層に隣接する下部表面、下部表面と対向する上部表面、および側壁を有し、該p型半導体材料の領域は、傾斜したドーパント濃度を有し、下部表面に隣接するp型半導体材料の領域の下部におけるドーパント濃度は、上部表面に隣接するp型半導体材料の領域の上部にけるドーパント濃度より低い。
該半導体装置はさらに、p型半導体材料の複数の領域間のn型半導体材料の層上のn型半導体材料の領域、を含むように提供され、該n型半導体材料の領域は、n型半導体材料の層に隣接する下部表面および下部表面と対向する上部表面を有する。
該半導体装置はさらに、p型半導体材料の領域の上部表面上およびn型半導体材料の領域の上部表面上のショットキー金属層；
n型半導体材料の層と対向する基板上のオーミックコンタクト；
およびオーミックコンタクト上の金属層、を含むように提供される。
半導体装置を製造する方法も提供され、該方法は、
n型半導体材料の層上のp型半導体材料の層をエピタキシャル成長させる工程を含み、ここで、p型半導体材料の層は、層に隣接する下部表面および下部表面と対向する上部表面を有し、下部表面に隣接するp型半導体材料の層の下部におけるドーパント濃度が、上部表面に隣接するp型半導体材料の層の上部におけるドーパント濃度より低いというように、p型半導体材料の層におけるドーパント濃度は、エピタキシャル成長中に増加され、また、n型半導体材料の層は、n型半導体基板上にある。
該方法はさらに、上部表面および側壁を各々有するp型半導体材料の複数の領域を形成するために、p型半導体材料の層を介して選択的にエッチングする工程；
p型半導体材料の領域間のn型半導体材料を成膜させる工程；
半導体材料のp型領域の上部表面を露出するためにn型半導体材料をエッチングする工程；
p型領域の露出表面上およびそれらの間のn型半導体材料上でショットキー金属層を形成する工程；
n型半導体材料の層と対向する基板上でオーミックコンタクトを形成する工程；
およびオーミックコンタクト上で金属層を形成する工程を含む。
当業者は、下記に記載された図面が例示目的のみであることを理解するであろう。図面は、どのような方法であっても、本明細書の技術の範囲を限定するようには意図されない。
図1は、傾斜したp型ガードリングを備えた、横に傾斜し埋め込まれたpn接合ゲートを有する接合電界効果トランジスター（JFET）の概略図である。 図2は、メサエッジ終端を備えた、横に傾斜し埋め込まれたpn接合ゲートを有する接合電界効果トランジスターの概略図である。 図3は、縦に傾斜したpn接合ゲートを有する接合電界効果トランジスターの概略図である。 図4は、縦および横に傾斜したpn接合ゲートを有する接合電界効果トランジスターの概略図である。 図5は、メサエッジ終端を有するPiNダイオードの概略図である。 図6は、メサエッジ終端を有する接合障壁ショットキー（JBS）ダイオードの概略図である。
本明細書を解釈する目的のために、本明細書での「または（or）」の使用は、他に明記のない限り、または「及び/又は（and/or）」の使用が明らかに不適当でない限り、「及び/又は（and/or）」を意味する。本明細書での「a」の使用は、他に明記のない限り、または「1以上（one or more）」の使用が明らかに不適当でない限り、「1以上（one or more）」を意味する。「含む（comprise）」、「含む（comprises）」、「含むこと（comprising）」、「含む（include）」、「含む（includes）」、および「含むこと（including）」の使用は、交換可能であり、制限するようには意図されない。さらに、1つ以上の実施形態の記載が用語「含むこと（comprising）」を使用する場合、当業者は、いくつかの特定の例において、実施形態（複数可）が、「本質的に〜からなる（consisting essentially of）」及び/又は「〜からなる（consisting of）」の語法を使用して、代わりに記載され得ることは理解されるであろう。いくつかの実施形態において、本明細書の技術が実施可能なままである限り、工程の順序または特定の動作を行なうための順序は、重要ではないことも理解されたい。加えて、いくつかの実施形態において、2つ以上の工程または動作は、同時に行われ得る。
接合電界効果トランジスター（JFET）または接合障壁ショットキー（JBS）ダイオードなどの半導体装置を製造する方法は、本明細書に記載される。これらの方法は、イオン注入を必要としない。これらの方法によって製造された装置も記載される。
前記装置は、炭化ケイ素（SiC）などの広バンドギャップの半導体材料から製造され得る。それ故、該装置は高温用途において使用され得る。
p型半導体層を有するSiC JFETおよびJBSダイオードを製造する方法も提供される。傾斜したp型半導体層は、デバイス性能と長期信頼性を改善し得る。
傾斜したp型半導体層は、エピタキシャル成長中にドーパント濃度を変えることにより形成され得る。傾斜したp型領域は、高度にドープされたp型層のエピタキシャル成長によって形成された、pn接合の近くに密集する電界を減らすか除去し得、それ故、導電率変調の効率を低下させずに、pn接合の堅牢性を強め得る。
pn接合を形成するためにイオン注入を使用する方法と比較して、本明細書に記載される方法は様々な利点を有する。まず、本明細書に記載される方法は、容易に消耗され得る、および少数キャリア寿命を改善し、それによって導電率変調を改善したpn接合の製造を可能にする。本明細書に記載される方法はまた、イオン注入から結果として生じるpn接合の構造の予期せぬ変化（例えば、ドーピングおよび幾何学的特徴）に起因する問題を回避する。本明細書に記載される方法はまた、pn接合の近くにおける電界の信頼できるグレージング（grading）を可能にする。さらに、エピタキシャル成長したp型領域の使用は、注入されたp型ドーパントの不完全な活性に対する懸念だけでなく、意図しない注入誘発された欠陥の形成に対する懸念も同様に除去することができ、結果的に、著しく高い歩留まりおよび低い装置製造コストをもたらす。
本明細書に記載される方法はまた、注入で物理的に可能なものよりもさらなるp型領域の深さを含む、正確におよび容易に制御されたpn接合寸法を可能にする。例えば、高いKeV注入をさらに使用することで、注入されたp型領域は、約0.5μmのオーダーでの深さを典型的に有する。対照的に、エピタキシャル成長を使用すると、p型領域は、1μmを超過する深さを有し得る。その結果、装置の逆方向阻止性能と順方向伝導性能（すなわち、オン−抵抗（on-resistance））の間のデザイントレード（design trade）のかなりよい最適化が達成され得る。
本明細書に記載される方法はまた、p-/pフィンガーを作り出すときに随意のp型外部「母線（bus bar）」が加えられることを可能にする。p型外部母線は、ゲート抵抗を低減し、それにより装置の接続品質を改善するために、成長し過ぎたN-ドリフト領域へ埋め込まれ得るか、メタルコンタクトに露出され得るかいずれかであるp型フィンガーのすべてを接続し得る。
本明細書に記載される方法はまた、高温ポストアニールなしで得られ得る、効率的な導電率変調のための高濃度にドープされたp型材料の使用を可能にする。SiCショットキーダイオードに関して、これは、高温（例えば、＞1500℃）アニールによって引き起こされ得るSiCショットキー接触エリアの表面分解をなくすことができ、それによって、ショットキーダイオードの理想性および性能を改善する一方で、同時に、p+/p-nダイオードの導電率変調を改善する。
傾斜したp型領域は、連続的または離散的なドーピングプロフィールのいずれかを有し得る。離散的な傾斜したp型領域に対する離散的なドーピングレベル数は、連続的なドーピングプロフィールに近づくために、より容易な製造のための2つのレベルから多数のレベルまで変えられ得る。
傾斜したp型領域は、図1および2に示されるように、n型チャネル領域の過成長前に、p型領域を成長させることにより横に傾斜され得る。図1は、傾斜したp型ガードリングを備えた、横に傾斜し埋め込まれたpn接合ゲートを有する接合電界効果トランジスター（JFET）の概略図である。図2は、メサエッジ終端を備えた、横に傾斜し埋め込まれたpn接合ゲートを有する接合電界効果トランジスターの概略図である。
図1および2に示されるように、半導体装置は、n型半導体基板（12）；基板（12）上のn型半導体材料のドリフト層（10）、およびドリフト層（10）上のp型半導体材料の複数のゲート領域（20）、（28）を含む。ゲート領域（20）、（28）は、ドリフト層（10）に隣接する下部表面、下部表面と対向する上部表面、および側壁を有する。ゲート領域（20）、（28）は、傾斜したドーパント濃度を有し、ここで、下部表面に隣接するゲート領域（20）、（28）の下部におけるドーパント濃度は、上部表面に隣接するゲート領域（20）、（28）の上部におけるドーパント濃度より低い。該装置はまた、装置の中央部において複数のゲート領域（20）上、およびそれらの間のn型半導体材料のチャネル層（26）を含み、ここで、チャネル層は、装置の中央部においてp型半導体材料のゲート領域（20）をカバーする。また図1および2に示されるように、1つ以上のゲート領域（28）は、装置の内周部において露出される。該装置はまた、チャネル層（26）上のn型半導体材料のソース層（24）、ソース層上の第1オーミックコンタクト（29）、装置の周辺部における1つ以上の露出したゲート領域（28）上の第2オーミックコンタクト（33）、ドリフト層（10）と対向する基板（12）上の第3オーミックコンタクト（16）、第1オーミックコンタクト（29）上の金属層（30）、第3オーミックコンタクト（16）上の第2オーミックコンタクト（33）および金属層（32）上の金属層（34）を含む。図1および2に示されるように、装置はまた誘電材料（22）を含む。
ゲート領域の上部におけるドーパント濃度は、少なくとも1x1019/cm3であり得、ゲート領域の下部におけるドーパント濃度は、1x1017/cm3未満であり得る。上に述べられるように、ゲート領域におけるドーパント濃度は、段階的な方法または連続的な方法で変化し得る。基板、ドリフト層、ゲート領域、チャネル層およびソース層の半導体材料は、SiCを含み得る。
図1および2に示される半導体装置のゲート領域は、少なくとも0.5μmの厚さを有し得る。半導体装置のチャネル層は、1x1015/cm3から1x1018/cm3のドーパント濃度を有し得る。該装置のドリフト層は、1x1014/cm3から5x1016/cm3のドーパント濃度を有し得る。装置のソース層は、少なくとも1x1019/cm3のドーパント濃度を有し得る。
図1に示されるように、JFET装置は、p型ガードリングを有し得る。特に、図1に示されるように、該装置は、装置の外周部においてドリフト層（10）上のp型半導体材料の複数のリング（18）を含み得、ここで、各リングは、装置の中央および内周部に外接する。リング（18）は、ドリフト層（10）に隣接する下部表面および下部表面と対向する上部表面を有する。下部表面に隣接したリング（18）の下部におけるドーパント濃度は、上部表面に隣接するリング（18）の上部におけるドーパント濃度より低い。例えば、リング（18）の上部におけるドーパント濃度は、少なくとも1x1019/cm3であり得、リング（18）の下部におけるドーパント濃度は、1x1017/cm3未満であり得る。
図2に示されるように、JFETはメサ終端を有し得、ここで、基板（12）は、装置の外周部においてドリフト層（10）によってカバーされることはない。
図1および2は、ガードリングおよびメサ終端を備えたJFET装置をそれぞれ示すが、JFET装置もまた、接合終端拡張（JTE）（図示せず）により終端され得る。
図1および2の装置は、n型半導体材料のドリフト層上のp型半導体材料のゲート層をエピタキシャル成長させることにより製造され得、ここで、ドリフト層は、n型半導体基板上にある。ゲート層は、ドリフト層に隣接する下部表面および下部表面と対向する上部表面を有する。ゲート層におけるドーパント濃度は、下部表面に隣接するゲート層の下部におけるドーパント濃度が、上部表面に隣接するゲート層の上部におけるドーパント濃度より低いというように、エピタキシャル成長中に増加され得る。ゲート層は、上部表面および側壁を各々有するp型半導体材料の複数のゲート領域を形成するために、（例えば、エッチングマスクを使用して）選択的にエッチングされ得る。n型半導体材料は、その後、チャネル層がゲート領域をカバーするように、ゲート領域間およびそれらの上でエピタキシャル成長され得る。チャネル層は、p型半導体材料の1つ以上のゲート領域を露出させるために、装置の内周部において選択的にエッチングされ得る。n型半導体材料のソース層は、その後、チャネル層上に成膜され得る。第1オーミックコンタクトは、ソース層上に形成され得る。第2オーミックコンタクトは、装置の周辺部において1つ以上のゲート領域上で形成され得、第3オーミックコンタクトは、ドリフト層と対向する基板上で形成され得、金属層は、各第1、第2および第3オーミックコンタクト上に成膜され得る。
p型半導体材料の複数の領域を形成するためにゲート層を介してエッチングすることは、装置の中央部において内周部に外接するp型半導体材料の複数のリングを形成するために、装置の外周部においてp型半導体材料の層を介してエッチングすることをさらに含む。p型ガードリングを有する装置は、図1に示される。
この方法は、メサ終端を形成する装置の外周部において基板を露出させるために、ドリフト層を介してエッチングする工程をさらに含み得る。メサ終端を有する装置は、図2に示される。
傾斜したp型領域は、図3および4に示されるように、チャネル側壁およびトレンチボトム上の傾斜したp型領域の再成長前に、n型チャネル領域を再成長させることにより、縦に傾斜され得る。この技術は、p+注入プロフィールを踏襲するように使用され得る。
図3は、縦に傾斜したpn接合ゲートを有する接合電界効果トランジスターの概略図である。図3に示されるように、該装置は、n型半導体基板（12）；基板（12）上のn型半導体材料のバッファ層（36）；バッファ層（36）上のn型半導体材料のドリフト層（10）；およびドリフト層（10）上のn型半導体材料の複数のチャネル領域（38）を含む。また図3に示されるように、各チャネル領域（38）は、ドリフト層（10）に隣接する下部表面、下部表面と対向する上部表面、および側壁を有する。図3に示されるように、装置はまた、チャネル領域（38）の上部におけるn型半導体材料のソース層（46）、ソース層（46）上の第1オーミックコンタクト（48）、チャネル領域（38）の側壁上およびチャネル領域（38）の間のドリフト層（10）の表面上のp型半導体材料のゲート層（40）を含む。図3に示されるように、ゲート層（40）は、チャネル領域（38）およびドリフト層（10）に隣接する下部表面および下部表面と対向する上部表面を有する。また図3に示されるように、ゲート層は傾斜したドーパント濃度を有し、ここで、下部表面に隣接するゲート層の下部におけるドーパント濃度は、上部表面に隣接するゲート層の上部におけるドーパント濃度より低い。従って、チャネル領域の側壁上のゲート層は、縦に傾斜される。
図3に示されるように、該装置は、装置の中央部におけるチャネル領域（38）の間のゲート層（50）上、および装置の内周部におけるチャネル領域（38）に隣接するゲート層（40）上の第2オーミックコンタクト（51）を含む。該装置はまた、装置の中央部におけるチャネル領域（38）の間のおよびそれらに隣接する誘電材料（44）を含む。図3に示されるように、第2オーミックコンタクト（51）の少なくとも一部は、装置の内周部において誘電材料（44）によってカバーされることはない。また図3に示されるように、該装置は、バッファ層（36）と対向する基板（12）上の第3オーミックコンタクト（16）、第1オーミックコンタクト（48）上の金属層（50）、装置の内周部における第2オーミックコンタクト（51）上の金属層（52）、および第3オーミックコンタクト（16）上の金属層（32）を含む。
図3の装置は、p型ガードリング（図示せず）により終端され得る。p型ガードリングは、装置の外周部においてゲート層（40）からエッチングされ得る。図3の装置はまた、メサ終端（図示せず）または接合終端拡張（JTE）（図示せず）により終端され得る。
図3の装置におけるチャネル領域（38）は、付加的な伸張領域と一端で連結された複数の伸張領域を含み得る。例えば、チャネル領域（38）は、フィンガーの形態であり得、ここで、ゲート層（40）は、伸張領域またはフィンガーの側壁の間で、およびそれらの上で形成される。
図3に示される装置は、上部表面および側壁を有する複数のn型チャネル領域を形成するために、n型半導体材料のソース層およびn型半導体材料の下位のチャネル層を介して、選択的にエッチングすることにより製造され得、ここで、チャネル層は、n型半導体材料のドリフト層上にあり、該n型半導体材料は、n型半導体基板上にあるn型半導体材料のバッファ層上にある。p型半導体材料の傾斜したゲート層は、その後、チャネル領域の上部表面および側壁上、およびドリフト層の露出した部分上で、エピタキシャル成長され得る。p型半導体材料の傾斜したゲート層は、その後、ソース層の上部表面から、およびチャネル領域の間およびそれらに隣接するドリフト層の表面からゲート層材料を取り除くために、異方的にエッチングされ得る。誘電材料の第1の共形層（conforming layer）は、その後、チャネル領域上、およびチャネル領域の間およびそれらに隣接するドリフト層上に成膜され得る。共形誘電体層は、その後、ソース層の上部表面から、およびチャネル領域の側壁上に誘電体の層を残すドリフト層から誘電体を取り除くために、異方的にエッチングされ得る。自己整合するオーミックコンタクトは、その後、チャネル領域の間のドリフト層上、およびチャネル領域に隣接するドリフト層上で形成され得る。付加的な誘電材料は、その後、チャネル領域が誘電材料によって完全にカバーされるように、チャネル領域上およびそれらの間で成膜され得る。誘電材料は、その後、チャネル領域上のソース層の上部表面を露出するためにエッチングされ得る。オーミックコンタクトは、その後、ソース層上で形成され得る。誘電体は、その後、ゲート層上のオーミックコンタクトを露出するために、装置の周辺部において選択的にエッチングされ得る。ドレインのオーミックコンタクトは、バッファ層と対向する基板上で形成され得る。最終的な金属層は、その後、ソース層上のオーミックコンタクト上、ゲート層上のオーミックコンタクト上、およびドレインのオーミックコンタクト上で成膜され得る。
図4は、縦および横に傾斜したpn接合ゲートを有する接合電界効果トランジスターの概略図である。図4に示されるように、該装置は、n型半導体基板（12）；基板（12）上のn型半導体材料のバッファ層（36）；バッファ層（36）上のn型半導体材料のドリフト層（10）；およびドリフト層（10）上のp型半導体材料の複数のゲート領域（41）を含む。各ゲート領域（41）は、ドリフト層（10）に隣接する下部表面、下部表面と対向する上部表面、および側壁を有する。また図4に示されるように、ゲート領域（41）は、傾斜したドーパント濃度を有し、ここで、下部表面に隣接するゲート領域（41）の下部におけるドーパント濃度、および上部表面に隣接するゲート領域（41）の上部におけるドーパント濃度は、上部および下部領域の間のゲート領域（41）の中央部におけるドーパント濃度より低い。従って、ゲート領域は横に傾斜される。
また図4に示されるように、該装置は、ゲート領域（41）の上部表面上のn型半導体材料の隔離層（50）、隔離層（50）上のn型半導体材料のソース層（52）、ソース層（52）上の第1オーミックコンタクト（54）、ゲート領域（41）の側壁上のn型半導体材料のチャネル層（43）；チャネル層（43）上、およびゲート領域（41）の間およびそれらに隣接するドリフト層（10）の表面上のp型半導体材料のゲート層（40）を含む。図4に示されるように、ゲート層（40）は、チャネル層（43）およびドリフト層（10）に隣接する下部表面および下部表面と対向する上部表面を有する。また図4に示されるように、ゲート層（40）は、傾斜したドーパント濃度を有し、ここで、下部表面に隣接するゲート層（40）の下部におけるドーパント濃度は、上部表面に隣接するゲート層の上部におけるドーパント濃度より低い。従って、ゲート領域の側壁上のチャネル層上のゲート層は、縦に傾斜される。
また図4に示されるように、該装置は、装置の中央部におけるゲート領域の間の、および装置の周辺部におけるゲート領域に隣接するゲート層上の第2オーミックコンタクト（53）を含む。また図4に示されるように、該装置は、ゲート領域（41）の間の、およびゲート領域（41）に隣接する誘電材料（44）を含み、ここで、誘電材料（44）は、装置の中央部において第2オーミックコンタクトをカバーし、第2オーミックコンタクトは、装置の内周部において誘電材料によってカバーされることはない。該装置はまた、バッファ層（36）と対向する基板（12）上の第3オーミックコンタクト（16）、第1オーミックコンタクト（54）上の金属層（56）、装置の内周部における第2オーミックコンタクト（53）上の金属層（52）、および第3オーミックコンタクト（16）上の金属層（32）を含む。
図4に示される装置は、n型半導体材料のドリフト層上のp型半導体材料の傾斜した層をエピタキシャル成長させることにより製造され得、ここでのn型半導体材料は、n型半導体基板上にあるn形半導体材料上のバッファ層上にある。p型半導体材料の傾斜した層は、ドリフト層に隣接する下部表面および下部表面と対向する上部表面を有する。p型半導体材料の傾斜した層は、傾斜したドーパント濃度を有し、ここで、下部表面に隣接するp型半導体材料の傾斜した層の下部におけるドーパント濃度、および上部表面に隣接する、p型半導体材料の傾斜した層の上部におけるドーパント濃度は、上部および下部の間のp型半導体材料の傾斜した層の中央部におけるドーパント濃度より低い。n型半導体材料の隔離層は、その後、p型半導体材料の傾斜した層の上部表面上でエピタキシャル成長される。n型半導体材料のソース層は、その後、隔離層上にエピタキシャル成長される。p型半導体材料のソース層、隔離層および傾斜した層は、その後、ドリフト層の上に上部表面と側壁を有する複数のソース領域を形成するために、選択的にエッチングされる。n型半導体材料のチャネル層は、その後、ソース領域の上部表面および側壁上、およびソース領域の間のおよびそれらに隣接するドリフト層上でエピタキシャル成長される。チャネル層は、その後、ソース領域の上部表面から、およびソース領域の間のおよびそれらに隣接するドリフト層からチャネル層材料を取り除くために、異方的にエッチングされる。p型半導体材料の傾斜したゲート層は、その後、ソース領域の側壁上のチャネル層上、ソース領域の上部表面上、およびソース領域の間のおよびそれらに隣接するドリフト層上で成膜される。ゲート層は、チャネル層およびドリフト層に隣接する下部表面および下部表面と対向する上部表面を有する。ゲート層は、傾斜したドーパント濃度を有し、ここで、下部表面に隣接するゲート層の下部におけるドーパント濃度は、上部表面に隣接するゲート層の上部におけるドーパント濃度より低い。傾斜したゲート層は、その後、ソース領域の上部表面から取り除かれる一方で、ソース領域の間のおよびそれらに隣接するドリフト層上の傾斜したゲート層を残す（例えば、トレンチ充填材料を使用して）。誘電材料の第1の共形層は、その後、ソース領域の上部表面および側壁上、およびソース領域の間のおよびそれらに隣接する傾斜したゲート層上で成膜され得る。共形誘電体層は、その後、ソース領域の上部表面から、およびソース領域の間のおよびそれらに隣接する傾斜したゲート層から誘電体を取り除くために、異方的にエッチングされ得る一方で、ソース領域の側壁に誘電体の層を残す。自己整合するオーミックコンタクトは、その後、ソース領域の間のおよびそれらに隣接する傾斜したゲート層上で形成され得る。付加的な誘電材料は、その後、ソース領域が誘電材料によって完全にカバーされるように、ソース領域上およびそれらの間で成膜され得る。誘電材料は、その後、ソース領域の上部表面を露出するためにエッチングされ得る。オーミックコンタクトは、その後、ソース領域の露出した上部表面上で形成され得る。誘電材料は、その後、ゲート層上のオーミックコンタクトを露出するために、装置の周辺部において選択的にエッチングされ得る。ドレインのオーミックコンタクトは、バッファ層と対向する基板上で形成され得る。最終的な金属層は、その後、ソース層上のオーミックコンタクト上、ゲート層上のオーミックコンタクト上、およびドレインのオーミックコンタクト上で成膜され得る。
図4に示される装置におけるゲート領域（41）は、付加的な伸張領域と一端で連結された複数の伸張領域を含み得る。例えば、ゲート領域（41）は、フィンガーの形態であり得、ここで、チャネル層（43）は、フィンガーの伸張領域の側壁上で形成され、ゲート層（40）は、チャネル層（43）、およびフィンガーの間のドリフト層（10）上で形成される。
上述されるように、PiNおよびショットキー障壁ダイオードなどのダイオードも提供される。図5は、メサエッジ終端を有するPiNダイオードの概略図である。図5に示されるように、該装置は、n型半導体基板（12）；基板（12）上のn型半導体材料の層（60）；および基板（12）上のn型半導体材料の層（60）上のp型半導体材料の層（62）を含む。p型半導体材料の層（62）は、n型半導体材料の層（60）に隣接する下部表面、および下部表面と対向する上部表面を有する。p型半導体材料の層（62）は、傾斜したドーパント濃度を有し、ここで、下部表面に隣接するp型半導体材料の層（62）の下部におけるドーパント濃度は、上部表面に隣接するp型半導体材料の層（62）の上部におけるドーパント濃度より低い。また図5に示されるように、第1オーミックコンタクト（64）はp型半導体材料の層（62）の上部表面上にあり、金属層（65）は第1オーミックコンタクト（64）上にあり、第2オーミックコンタクト（16）はn型半導体材料の層（60）と対向する基板（12）上にあり、および金属層（32）は第2オーミックコンタクト（16）上にある。
図5のPiNダイオードに関して、基板上のn型半導体材料の層は、1x1014/cm3から5x1016/cm3のドーパント濃度を有し得る。n型半導体基板、基板上のn型半導体材料の層、およびp型半導体材料の層は、SiCを含み得る。p型層の上部におけるドーパント濃度は、少なくとも1x1019/cm3であり得、p型層の下部におけるドーパント濃度は、1x1017/cm3未満であり得る。
図5の装置は、n型半導体材料の層上のp型半導体材料の層をエピタキシャル成長させる工程を含む方法によって製造され得、ここで、p型半導体材料の層は、n型半導体材料の層に隣接する下部表面、および下部表面と対向する上部表面を有する。p型半導体材料の層におけるドーパント濃度は、下部表面に隣接するp型半導体材料の層の下部におけるドーパント濃度が、上部表面に隣接するp型半導体材料の層の上部におけるドーパント濃度より低いというように、エピタキシャル成長中に増加される。オーミックコンタクトは、その後、p型層の上部表面上で形成され得る。オーミックコンタクトは、n型半導体材料の層と対向する基板上で形成され得る。金属層は、その後、オーミックコンタクト上で形成され得る。
図5の装置は、メサ終端を有するように示されているが、ガードリングおよび接合終端拡張（JTE）を、限定されないが含む、他の終端構造も使用され得る。ガードリングは、使用されるとき、傾斜したドーパント濃度も有するように、傾斜したドーパント濃度を有するp型半導体材料の層からエッチングされ得る。
図6は、メサエッジ終端を備える接合障壁ショットキー（JBS）ダイオードの概略図である。図6に示されるように、該装置は、n型半導体基板（12）；基板（12）上のn型半導体材料の層（60）；およびn型半導体材料の層（60）上のp型半導体材料の複数の領域（66）を含む。p型半導体材料の領域（66）は、n型半導体材料の層（60）に隣接する下部表面、下部表面と対向する上部表面、および側壁を有する。p型半導体材料の領域はまた、傾斜したドーパント濃度を有し、ここで、上部表面に隣接するp型半導体材料の領域（66）の下部におけるドーパント濃度は、上部表面に隣接するp型半導体材料の領域（66）の上部におけるドーパント濃度より低い。また図6に示されるように、該装置は、p型半導体材料の複数の領域（66）の間のn型半導体材料の層（60）上のn型半導体材料の領域（68）を含む。n型半導体材料の領域（68）は、n型半導体材料の層（60）に隣接する下部表面、および下部表面と対向する上部表面を有する。また図6に示されるように、ショットキー金属層（70）は、p型半導体材料の領域（66）の上部表面上、およびn型半導体材料の領域（68）の上部表面上にある。また図6に示されるように、オーミックコンタクト（16）は、n型半導体材料の層（60）と対向する基板（12）上にあり、金属層（32）は、オーミックコンタクト（16）上にある。
図6に示される装置において、基板（12）上のn型半導体材料の層（60）は、1x1014/cm3から5x1016/cm3のドーパント濃度を有し得る。n型半導体基板、基板上のn型半導体材料の層、およびp型半導体材料の複数の領域は、SiCを含み得る。p型層の上部におけるドーパント濃度は、少なくとも1x1019/cm3であり得、p型層の下部におけるドーパント濃度は、1x1017/cm3未満であり得る。
図6の装置におけるp型半導体材料の領域（66）は、付加的な伸張領域と一端で連結された複数の伸張領域を含み得る。n形半導体材料の領域（68）も、付加的な伸張領域と一端で連結された複数の伸張領域を含み得る。例えば、p型半導体材料の領域（66）およびn型半導体材料の領域（68）は、互いに組み合わされたフィンガーの形態であり得る。フィンガーの寸法は、所与の最終用途のための所望の特性を有する半導体装置を作り出すために変化し得る。
図6に示される装置は、n型半導体材料の層上のp型半導体材料の層をエピタキシャル成長させる工程を含む方法によって製造され得、ここで、n型半導体材料の層は、n型半導体基板上にあり、p型半導体材料の層におけるドーパント濃度は、エピタキシャル成長中に増加される。このように形成されたp型半導体材料の層は、n型半導体材料の層に隣接する下部表面、および下部表面と対向する上部表面を有し、下部表面に隣接するp型半導体材料の層の下部におけるドーパント濃度は、上部表面に隣接するp型半導体材料の層の上部にけるドーパント濃度より低い。p型半導体材料の層は、その後、上部表面および側壁を各々有するp型半導体材料の複数の領域を形成するために、（例えば、エッチングマスクを使用して）選択的にエッチングされ得る。n型半導体材料は、その後、p型半導体材料の領域の間およびそれらの上でエピタキシャル成長され得る。n型半導体材料は、その後、半導体材料のp型領域の上部表面を露出するためにエッチングされ得る。ショットキー金属層は、その後、p型領域の露出した表面上およびそれらの間のn型半導体材料の露出した表面上で形成され得る。オーミックコンタクトは、n型半導体材料の層と対向する基板上で形成され得、金属層は、オーミックコンタクト上で形成され得る。
図6の装置は、メサ終端を有するように示されるが、ガードリングおよび接合終端拡張を、限定されないが含む、他の終端構造も使用され得る。ガードリングは、使用されるとき、傾斜したドーパント濃度を有するp型半導体材料の層からエッチングされ得る。ガードリングは、p型半導体材料の複数の領域を形成するために、p型半導体材料の層の選択エッチングの間にエッチングされ得る。
本明細書に記載される方法において、ドーパント濃度は、エピタキシャル成長中に段階的な方法で増加され得る。ドーパント濃度はまた、エピタキシャル成長中に連続的に増加され得る。ドーパント濃度はまた、エピタキシャル成長中に連続的および段階的な方法の両方で増加され得る。
上述された装置は、限定されないが、力率補正（PFC）モジュール、DC/DCまたはDC/ACインバーター、モータードライバーおよびパワーサプライを含む装置における高温および高電力のスイッチとして使用され得る。
該装置は、高温および高電力（例えば、少なくとも600V）の用途で使用され得る。装置は、SiC JFET、およびショットキー障壁ダイオード（SBD）、接合障壁ショットキーダイオード（JBS）、組み合わされたPiNショットキーダイオード（MPS）、および高電力用途のためのPiNなどのダイオードであり得る。
該装置は、RF電力用途で使用され得る。
該装置を製造するために使用される半導体材料は、広バンドギャップの半導体材料（すなわち、EG＞2eVである半導体材料）であり得る。広バンドギャップの半導体材料の典型的な制限しない例は、炭化ケイ素（SiC）およびIII族窒化物化合物（例えば、窒化ガリウム GaN）を含む。
該装置の層は、既知技術を使用して、ドナーまたは受容体材料を有する層をドープすることにより形成され得る。SiCのための典型的なドナー材料は、窒素およびリンを含む。窒素は、SiCのための好ましいドナー材料である。SiCをドープするための典型的な受容体材料はホウ素およびアルミニウムを含む。アルミニウムは、SiCのための好ましい受容体材料である。しかしながら、上記材料は単に典型的なものであり、炭化ケイ素へドープされ得る任意の受容体およびドナーの材料が使用され得る。
傾斜したドーパント濃度を有する領域の層は、1x1017/cm3未満から、1x1019/cm3以上の範囲のドーパント濃度を有し得る。例えば、傾斜したドーパント濃度を有する層または領域は、約1x1016/cm3から（例えば、5x1015/cm3から5x1016/cm3まで、7.5x1015/cm3から2.5x1016/cm3まで、または9.5x1015/cm3から1.5x1016/cm3まで）1x1019/cm3以上の範囲のドーパント濃度を有し得る。
本明細書に記載される装置の様々な層のドーパント濃度および厚さは、特定用途のための所望の特性を有する装置を作り出すために変えられ得る。同様に、装置の様々な機構の寸法も、特定用途のための所望の特性を有する装置を作り出すために変えられ得る。
半導体材料の層は、適切な基板上でのエピタキシャル成長によって形成され得る。前記層は、エピタキシャル成長中にドープされ得る。
例示目的のために提供される例を有する、前述の明細書は、本発明の原理を教授するが、形態および細部の様々な変更が、本発明の真の範囲から逸脱することなくなされ得ることが、本開示を読むことから当業者によって理解されるであろう。

Claims (47)

  1. n型半導体基板；
    基板上のn型半導体材料のドリフト層；
    前記ドリフト層上に傾斜したドーパント濃度を各々有するp型半導体材料の複数のゲート領域；
    前記装置の中央部における前記複数のゲート領域上およびそれらの間のn型半導体材料のチャネル層；
    前記チャネル層上のn型半導体材料のソース層；
    前記ソース層上の第1オーミックコンタクト；
    前記装置の周辺部における露出した1つ以上のゲート領域上の第2オーミックコンタクト；
    前記ドリフト層と対向する前記基板上の第3オーミックコンタクト；
    および各前記第1、第2および第3オーミックコンタクト上の金属層、を含む半導体装置であって、
    前記ゲート領域は、前記ドリフト層に隣接する下部表面、下部表面と対向する上部表面、および側壁を有し、ここで、前記下部表面に隣接する前記ゲート領域の下部におけるドーパント濃度は、前記上部表面に隣接する前記ゲート領域の上部におけるドーパント濃度より低く、
    n型半導体材料の第2の層は、前記装置の中央部において前記p型半導体材料の複数の領域をカバーし、ここで、1以上のゲート領域は、前記装置の内周部において前記チャネル層によってカバーされないことを特徴とする半導体装置。
  2. 前記ゲート領域の上部におけるドーパント濃度が、少なくとも1x1019/cm3であり、前記ゲート領域の下部におけるドーパント濃度が、1x1017/cm3未満であることを特徴とする、請求項1に記載の半導体装置。
  3. 前記ゲート領域のドーパント濃度が、段階的な方法において変化することを特徴とする、請求項1に記載の半導体装置。
  4. 前記ゲート領域のドーパント濃度が、連続的な方法において変化することを特徴とする、請求項1に記載の半導体装置。
  5. 前記基板、前記ドリフト層、前記ゲート領域、前記チャネル層および前記ソース層の半導体材料が、SiCを含むことを特徴とする、請求項1に記載の半導体装置。
  6. 前記ゲート領域が、少なくとも0.5μmの厚さを有することを特徴とする、請求項1に記載の半導体装置。
  7. 前記チャネル層が、1x1015/cm3から1x1018/cm3のドーパント濃度を有することを特徴とする、請求項1に記載の半導体装置。
  8. 前記ドリフト層が、1x1014/cm3から5x1016/cm3のドーパント濃度を有することを特徴とする、請求項1に記載の半導体装置。
  9. 前記ソース層が、少なくとも1x1019/cm3のドーパント濃度を有することを特徴とする、請求項1に記載の半導体装置。
  10. 前記装置の外周部において前記ドリフト層上のp型半導体材料の複数のリングをさらに含み、ここで、各リングは、前記装置の中央部および内周部に外接し、前記リングは、前記ドリフト層に隣接する下部表面および前記下部表面と対向する上部表面を有し、前記下部表面に隣接する前記リングの下部におけるドーパント濃度は、前記上部表面に隣接する前記リングの上部におけるドーパント濃度より低いことを特徴とする、請求項1に記載の半導体装置。
  11. 前記リングの上部におけるドーパント濃度は、少なくとも1x1019/cm3であり、前記リングの下部におけるドーパント濃度は、1x1017/cm3未満であることを特徴とする、請求項10に記載の半導体装置。
  12. 前記基板は、前記装置の外周部において前記ドリフト層によってカバーされないことを特徴とする、請求項1に記載の半導体装置。
  13. 半導体装置を製造する方法であって、
    前記方法は、n型半導体材料のドリフト層上でp型半導体材料のゲート層をエピタキシャル成長させる工程；
    上部表面および側壁を各々有するp型半導体材料の複数のゲート領域を形成するために、前記ゲート層を介してエッチングする工程；
    前記装置の中央部において前記ゲート領域の間のn型半導体材料のチャネル層を成膜させる工程；
    前記チャネル層上でn型半導体材料のソース層を成膜させる工程；
    前記ソース層上で第1オーミックコンタクトを形成する工程；
    前記装置の内周部において1つ以上のゲート領域上で第2オーミックコンタクトを形成する工程；
    前記ドリフト層と対向する前記基板上で第3オーミックコンタクトを形成する工程；
    および各前記第1、前記第2および前記第3オーミックコンタクト上で金属層を成膜させる工程を含み、
    前記ゲート層は、前記ドリフト層に隣接する下部表面および前記下部表面と対向する上部表面を有し、前記下部表面に隣接する前記ゲート層の下部におけるドーパント濃度が、前記上部表面に隣接する前記ゲート層の上部におけるドーパント濃度より低いというように、前記ゲート層におけるドーパント濃度は、エピタキシャル成長中に増加され、前記ドリフト層は、n型半導体基板上にあり、
    前記チャネル層は、前記装置の中央部において前記p型半導体材料の複数の領域をカバーし、ここで、p型半導体材料の1以上のゲート領域は、前記装置の内周部において前記チャネル層によってカバーされないことを特徴とする、半導体装置を製造する方法。
  14. 複数のゲート領域を形成するために、前記ゲート層を介してエッチングする工程は、前記装置の中央部および内周部に外接するp型半導体材料の複数のリングを形成するために、前記装置の外周部において前記p型半導体の層を介してエッチングする工程をさらに含むことを特徴とする、請求項13に記載の方法。
  15. 前記装置の外周部において前記基板を露出させるために、前記ドリフト層を介してエッチングする工程をさらに含むことを特徴とする、請求項13に記載の方法。
  16. n型半導体基板；
    前記基板上のn型半導体材料のバッファ層；
    前記バッファ層上のn型半導体材料のドリフト層；
    前記ドリフト層上のn型半導体材料の複数のチャネル領域；
    前記チャネル領域の上部表面上のn型半導体材料のソース層；
    前記ソース層上の第1オーミックコンタクト；
    前記チャネル領域の側壁上および前記チャネル領域の間の前記ドリフト層の表面上のp型半導体材料のゲート層；
    前記装置の中央部における前記チャネル領域間の前記ゲート層上および前記装置の内周部における前記n型半導体材料の領域に隣接する前記ゲート層上の第2オーミックコンタクト；
    前記装置の中央部におけるp型半導体材料の複数の領域の間およびそれらに隣接する誘電材料；
    前記バッファ層と対向する前記基板上の第3オーミックコンタクト；
    前記第1オーミックコンタクト上の金属層；
    前記装置の内周部における前記第2オーミックコンタクト上の金属層；
    および前記第3オーミックコンタクト上の金属層、を含む半導体装置であって、
    各前記チャネル領域は、前記ドリフト層に隣接する下部表面、前記下部表面と対向する上部表面、および側壁を有し、
    さらに前記ゲート層は、前記チャネル領域および前記ドリフト層に隣接する下部表面および前記下部表面と対向する上部表面を有し、前記ゲート層は、傾斜したドーパント濃度を有し、前記下部表面に隣接する前記ゲート層の下部におけるドーパント濃度は、前記上部表面に隣接する前記ゲート層の上部におけるドーパント濃度より低く、
    さらに前記第2オーミックコンタクトは、前記装置の内周部において前記誘電材料によってカバーされないことを特徴とする半導体装置。
  17. 前記バッファ層が、少なくとも1x1018/cm3のドーパント濃度を有することを特徴とする、請求項16に記載の半導体装置。
  18. 前記ドリフト層が、1x1014/cm3から5x1016/cm3のドーパント濃度を有することを特徴とする、請求項16に記載の半導体装置。
  19. 各前記チャネル領域が、1x1015/cm3から1x1018/cm3のドーパント濃度を有することを特徴とする、請求項16に記載の半導体装置。
  20. 前記ソース層が、少なくとも1x1019/cm3のドーパント濃度を有することを特徴とする、請求項16に記載の半導体装置。
  21. 前記ゲート層が、少なくとも0.5μmの厚さを有し、ここで、前記ゲート層の上部におけるドーパント濃度は、少なくとも1x1019/cm3であり、前記ゲート層の下部におけるドーパント濃度は、1x1017/cm3未満であることを特徴とする、請求項16に記載の半導体装置。
  22. 前記基板、前記バッファ層、前記ドリフト層、前記チャネル領域、前記ソース層および前記ゲート層が各々、SiCを含むことを特徴とする、請求項16に記載の半導体装置。
  23. 前記装置の外周部において前記ドリフト層上のp型半導体材料の複数のリングをさらに含み、ここで、各前記リングは、前記装置の中央部および内周部に外接し、前記リングは、前記ドリフト層に隣接する下部表面および前記下部表面と対向する上部表面を有し、前記下部表面に隣接する前記リングの下部におけるドーパント濃度は、前記上部表面に隣接する前記リングの上部におけるドーパント濃度より低いことを特徴とする、請求項16に記載の半導体装置。
  24. 前記リングの上部におけるドーパント濃度は、少なくとも1x1019/cm3であり、前記リングの下部におけるドーパント濃度は、1x1017/cm3未満であることを特徴とする、請求項23に記載の半導体装置。
  25. 前記基板は、前記装置の外周部において前記バッファ層によってカバーされないことを特徴とする、請求項16に記載の半導体装置。
  26. n型半導体基板；
    前記基板上のn型半導体材料のバッファ層；
    前記バッファ層上のn型半導体材料のドリフト層；
    前記ドリフト層上のp型半導体材料の複数のゲート領域；
    前記ゲート領域の上部表面上のn型半導体材料の隔離層；
    前記隔離層上のn型半導体材料のソース層；
    前記ソース層上の第1オーミックコンタクト；
    前記ゲート領域の側壁上のn型材料のチャネル層；
    前記チャネル層上および前記ゲート領域の間およびそれらに隣接する前記ドリフト層の表面上のp型半導体材料のゲート層；
    前記装置の内周部における前記ゲート領域の間のおよびそれらに隣接する前記ゲート層上の第2オーミックコンタクト；
    前記ゲート領域の間のおよびそれらに隣接する誘電材料；
    前記バッファ層と対向する前記基板上の第3オーミックコンタクト；
    前記第1オーミックコンタクト上の金属層；
    前記装置の内周部における前記第2オーミックコンタクト上の金属層；
    および前記第3オーミックコンタクト上の金属層、を含む半導体装置であって、
    各前記ゲート領域は、前記ドリフト層に隣接する下部表面、前記下部表面と対向する上部表面、および側壁を有し、前記ゲート領域は、傾斜したドーパント濃度を有し、ここで、前記下部表面に隣接する前記ゲート領域の下部におけるドーパント濃度および前記上部表面に隣接する前記ゲート領域の上部におけるドーパント濃度は、前記上部領域および前記下部領域の間の前記ゲート領域の中央部におけるドーパント濃度より低く、
    前記ゲート層は、前記チャネル層および前記ドリフト層に隣接する下部表面および前記下部表面と対向する上部表面を有し、前記ゲート層は、傾斜したドーパント濃度を有し、ここで、前記下部表面に隣接する前記ゲート層の下部におけるドーパント濃度は、前記上部表面に隣接する前記ゲート層の上部におけるドーパント濃度より低く、
    前記誘電材料は、前記装置の中央部における前記第2オーミックコンタクトをカバーし、ここで、前記第2オーミックコンタクトは、前記装置の内周部において前記誘電材料によってカバーされないことを特徴とする半導体装置。
  27. 前記バッファ層が、少なくとも1x1018/cm3のドーパント濃度を有することを特徴とする、請求項26に記載の半導体装置。
  28. 前記ドリフト層が、1x1014/cm3から5x1016/cm3のドーパント濃度を有し、少なくとも1μmの厚さを有することを特徴とする、請求項26に記載の半導体装置。
  29. 前記チャネル層が、1x1015/cm3から1x1018/cm3のドーパント濃度を有することを特徴とする、請求項26に記載の半導体装置。
  30. 前記ソース層が、少なくとも1x1019/cm3のドーパント濃度を有することを特徴とする、請求項26に記載の半導体装置。
  31. 前記ゲート領域が、少なくとも0.5μmの厚さを有し、ここで、前記ゲート領域の中央部におけるドーパント濃度が、少なくとも1x1019/cm3であり、前記ゲート領域の上部および下部におけるドーパント濃度は、1x1017/cm3未満であることを特徴とする、請求項26に記載の半導体装置。
  32. 前記ゲート層が、少なくとも0.5μmの厚さを有し、ここで、前記ゲート層の上部におけるドーパント濃度が、少なくとも1x1019/cm3であり、前記ゲート層の下部におけるドーパント濃度は、1x1017/cm3未満であることを特徴とする、請求項26に記載の半導体装置。
  33. 前記基板、前記バッファ層、前記ドリフト層、前記チャネル領域、前記ソース層および前記ゲート層の半導体材料が、SiCを含むことを特徴とする、請求項26に記載の半導体装置。
  34. n型半導体基板；
    前記基板上のn型半導体材料の層；
    前記基板上の前記n型半導体材料の層上の傾斜したドーパント濃度を有するp型半導体材料の層；
    前記p型半導体材料の層の上部表面上の第1オーミックコンタクト；
    前記n型半導体材料の層と対向する前記基板上の第2オーミックコンタクト；
    および各前記第1および前記第2オーミックコンタクト上の金属層、を含む半導体装置であって、
    前記p型半導体材料の層は、前記n型半導体材料の層に隣接する下部表面および前記下部表面と対向する上部表面を有し、ここで、前記下部表面に隣接する前記p型半導体材料の層の下部におけるドーパント濃度は、前記上部表面に隣接する前記p型半導体材料の層の上部にけるドーパント濃度より低いことを特徴とする半導体装置。
  35. 前記基板上の前記n型半導体材料の層は、1x1014/cm3から5x1016/cm3のドーパント濃度を有することを特徴とする、請求項34に記載の半導体装置。
  36. 前記n型半導体基板、前記基板上の前記n型半導体材料の層、および前記p型半導体材料の層は、SiCを含むことを特徴とする、請求項34に記載の半導体装置。
  37. 前記p型層の上部におけるドーパント濃度が、少なくとも1x1019/cm3であり、前記p型層の下部におけるドーパント濃度は、1x1017/cm3未満であることを特徴とする、請求項34に記載の半導体装置。
  38. 前記基板が、少なくとも1x1019/cm3のドーパント濃度を有することを特徴とする、請求項34に記載の半導体装置。
  39. 半導体装置を製造する方法であって、
    前記方法は、n型半導体材料の層上のp型半導体材料の層をエピタキシャル成長させる工程；
    前記p型層の上部表面上で第1オーミックコンタクトを形成する工程；
    前記n型半導体材料の層と対向する基板上で第2オーミックコンタクトを形成する工程；
    および各前記第1および前記第2オーミックコンタクト上で金属層を形成する工程を含み、
    前記p型半導体材料の層は、前記n型半導体材料の層に隣接する下部表面および前記下部表面と対向する上部表面を有し、ここで、前記下部表面に隣接する前記p型半導体材料の層の下部におけるドーパント濃度が、前記上部表面に隣接する前記p型半導体材料の層の上部におけるドーパント濃度より低いというように、前記p型半導体材料の層におけるドーパント濃度は、エピタキシャル成長中に増加され、また、前記n型半導体材料の層は、n型半導体基板上にあることを特徴とする、半導体装置を製造する方法。
  40. n型半導体基板；
    前記基板上のn型半導体材料の層；
    前記n型半導体材料の層上のp型半導体材料の複数の領域；
    前記p型半導体材料の複数の領域の間の前記n型半導体材料の層上のn型半導体材料の領域；
    前記p型半導体材料の領域の上部表面上および前記n型半導体材料の領域の上部表面上のショットキー金属層；
    前記n型半導体材料の層と対向する前記基板上のオーミックコンタクト；
    および前記オーミックコンタクト上の金属層、を含む半導体装置であって、
    前記p型半導体材料の領域は、前記n型半導体材料の層に隣接する下部表面、前記下部表面と対向する上部表面、および側壁を有し、前記p型半導体材料の領域は、傾斜したドーパント濃度を有し、ここで、前記上部表面に隣接する前記p型半導体材料の領域の下部におけるドーパント濃度は、前記上部表面に隣接する前記p型半導体材料の領域の上部におけるドーパント濃度より低く、
    前記n型半導体材料の領域は、前記n型半導体材料の層に隣接する下部表面および前記下部表面と対向する上部表面を有することを特徴とする半導体装置。
  41. 前記基板上の前記n型半導体材料の層は、1x1014/cm3から5x1016/cm3のドーパント濃度を有することを特徴とする、請求項40に記載の半導体装置。
  42. 前記n型半導体基板、前記基板上の前記n型半導体材料の層、および前記p型半導体材料の複数の領域は、SiCを含むことを特徴とする、請求項40に記載の半導体装置。
  43. 前記p型層の上部におけるドーパント濃度が、少なくとも1x1019/cm3であり、前記p型層の下部におけるドーパント濃度は、1x1017/cm3未満であることを特徴とする、請求項40に記載の半導体装置。
  44. 前記基板が、少なくとも1x1019/cm3のドーパント濃度を有することを特徴とする、請求項40に記載の半導体装置。
  45. 半導体装置を製造する方法であって、
    前記方法は、n型半導体材料の層上でp型半導体材料の層をエピタキシャル成長させる工程；
    上部表面および側壁を各々有するp型半導体材料の複数の領域を形成するために、前記p型半導体材料の層を介して選択的にエッチングする工程；
    前記p型半導体材料の領域の間のn型半導体材料を成膜させる工程；
    前記半導体材料のp型領域の上部表面を露出するために前記n型半導体材料をエッチングする工程；
    前記p型領域の露出表面上およびそれらの間の前記n型半導体材料上でショットキー金属層を形成する工程；
    前記n型半導体材料の層と対向する前記基板上でオーミックコンタクトを形成する工程；
    および前記オーミックコンタクト上で金属層を形成する工程を含み、
    前記p型半導体材料の層は、前記n型半導体材料の層に隣接する下部表面および前記下部表面と対向する上部表面を有し、ここで、前記下部表面に隣接する前記p型半導体材料の層の下部におけるドーパント濃度が、前記上部表面に隣接する前記p型半導体材料の層の上部におけるドーパント濃度より低いというように、前記p型半導体材料の層におけるドーパント濃度は、エピタキシャル成長中に増加され、また、前記n型半導体材料の層は、n型半導体基板上にあることを特徴とする、半導体装置を製造する方法。
  46. ドーパント濃度が、エピタキシャル成長中に段階的な方法で増加されることを特徴とする、請求項45に記載の方法。
  47. ドーパント濃度が、エピタキシャル成長中に連続的に増加されることを特徴とする、請求項45に記載の方法。
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