CN102549759A - 具有分级掺杂区的垂直结型场效应晶体管和二极管及其制造方法 - Google Patents

具有分级掺杂区的垂直结型场效应晶体管和二极管及其制造方法 Download PDF

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Abstract

本发明涉及一种半导体器件及制造该器件的方法。该器件可以是面结型场效应晶体管(JFET)或者结型肖特基势垒(JBS)二极管或者PiN二极管。该器件具有通过外延生长而形成的分级p型半导体层和/或区。该方法不需要离子注入。该器件可以由宽带隙半导体材料，比如碳化硅(SiC)制成，并且可以在高温和高能应用中使用。

Description

具有分级掺杂区的垂直结型场效应晶体管和二极管及其制造方法
本文使用的各部分的标题仅用于语言组织的目的，不应当理解为以任何形式对本发明所描述的主题的限制。
背景
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
场效应晶体管(FET)是一种常用于弱信号放大(例如用于放大无线信号)的晶体管类型。这种器件能够放大模拟或数字信号。这种器件也能够切换直流或者起到振荡器的作用。在FET中，电流流经被称为沟道的半导体路径。沟道的一端是被称为源极的电极。沟道的另一端是被称为漏极的电极。沟道的物理直径是固定的，但是通过在被称为栅极的控制电极上施加电压，可以改变沟道的有效电学直径。在任何给定的时刻，FET的导电性取决于沟道的电学直径。栅极电压的很小改变能够引起从源极到漏极的电流的很大变化从而使信号放大。
PiN二极管是在p型半导体与n型半导体区之间具有宽的、轻掺杂的“邻近”本征半导体区的二极管。肖特基势垒(JBS)二极管也称作混合PiN肖特基二极管，因为它包含PiN和肖特基势垒(也就是金属-半导体)结二者。
典型地，采用离子注入技术来制作半导体器件比如FET和PiN和JBS二极管。然而，离子注入需要在高温后退火，这会导致制造器件的时间增长并且对器件造成损伤。
因此，需要一种不包括离子注入的制造半导体器件(比如FET和PiN和JBS二极管)的改进方法。
发明内容
本发明提供了一种半导体器件，该半导体器件包括：
n型半导体基板；
所述基板上的n型半导体材料的漂移层(drift layer)；
所述漂移层上的p型半导体材料的多个栅极区，所述多个栅极区中的每一个栅极区都具有分级(graded)掺杂浓度，所述多个栅极区具有与所述漂移层邻近的下表面、与所述下表面相对的上表面以及侧壁，其中，所述多个栅极区的与所述下表面邻近的下部中的掺杂浓度低于所述多个栅极区的与所述上表面邻近的上部中的掺杂浓度；
所述器件的中心部分中的所述多个栅极区之间以及所述多个栅极区上的n型半导体材料沟道层，其中，在所述器件的中心部分，n型半导体材料的第二层覆盖了所述多个p型半导体材料区，并且其中，在所述器件的内周部分，一个或更多个栅极区没有被所述沟道层覆盖；
所述沟道层上的n型半导体材料的源极层；
所述源极层上的第一欧姆接触部(ohmic contact)；
所述器件的周边部分中暴露出的一个或更多个栅极区上的第二欧姆接触部；
所述基板上与所述漂移层相对的第三欧姆接触部；以及
第一、第二和第三欧姆接触部的每一个上的金属层。
本发明还提供了一种制作半导体器件的方法，该方法包括以下步骤：
在n型半导体材料的漂移层上外延生长p型半导体材料的栅极层，其中，所述栅极层具有与所述漂移层邻近的下表面和与所述下表面相对的上表面，其中，在外延生长期间增大所述栅极层中的掺杂浓度，使得所述栅极层的与所述下表面邻近的下部中的掺杂浓度小于所述栅极层的与所述上表面邻近的上部中的掺杂浓度，并且其中，所述漂移层在n型半导体基板上；
蚀刻穿所述栅极层以形成p型半导体材料的多个栅极区，所述多个栅极区中的每一个都具有上表面和侧壁；
在所述器件中心部分中的所述多个栅极区之间沉积n型半导体材料的沟道层，其中，在所述器件的所述中心部分，所述沟道层覆盖了所述p型半导体材料的多个栅极区，并且其中，在所述器件的内周部分，p型半导体材料的一个或更多个栅极区没有被所述沟道层覆盖；
在所述沟道层上沉积n型半导体材料的源极层；
在所述源极层上形成第一欧姆接触部；
在所述器件的所述内周部分中的一个或更多个栅极区上形成第二欧姆接触部；
在所述基板上与所述漂移层相对地形成第三欧姆接触部；以及
在第一、第二和第三欧姆接触部中的每一个上沉积金属层。
本发明还提供了一种半导体器件，该半导体器件包括：
n型半导体基板；
所述基板上的n型半导体材料的缓冲层；
所述缓冲层上的n型半导体材料的漂移层；
所述漂移层上的n型半导体材料的多个沟道区，所述多个沟道区中的每一个都具有与所述漂移层邻近的下表面、与所述下表面相对的上表面以及侧壁；
所述多个沟道区的所述上表面上的n型半导体材料的源极层；
所述源极层上的第一欧姆接触部；
所述多个沟道区的所述侧壁上和所述漂移层的所述多个沟道区之间的表面上的p型半导体材料的栅极层，所述栅极层具有与所述多个沟道区和漂移层邻近的下表面和与该下表面相对的上表面，所述栅极层具有分级的掺杂浓度，其中，所述栅极层的与所述下表面邻近的下部中的掺杂浓度低于所述栅极层的与所述上表面邻近的上部中的掺杂浓度；
第二欧姆接触部，所述第二欧姆接触部位于所述器件的中心部中的所述多个沟道区之间的所述栅极层上以及所述栅极层上与所述器件的内周部中n型半导体材料区邻近；
位于所述器件的所述中心部中的所述多个p型半导体材料区之间并且与所述器件的所述中心部中的所述多个p型半导体材料区邻近的介电材料，其中，在所述器件的内周部中所述第二欧姆接触部没有被所述介电材料覆盖；
所述基板上与所述缓冲层相对的第三欧姆接触部；
所述第一欧姆接触部上的金属层；
所述器件的所述内周部中的所述第二欧姆接触部上的金属层；以及
所述第三欧姆接触部上的金属层。
本发明还提供了一种半导体器件，该半导体器件包括：
n型半导体基板；
所述基板上的n型半导体材料的缓冲层；
所述缓冲层上的n型半导体材料的漂移层；
所述漂移层上的p型半导体材料的多个栅极区，所述多个栅极区中的每一个都具有与所述漂移层邻近的下表面、与所述下表面相对的上表面以及侧壁，所述多个栅极区具有分级的掺杂浓度，其中，所述多个栅极区的与所述下表面邻近的下部中的掺杂浓度和所述多个栅极区的与所述上表面邻近的上部中的掺杂浓度小于所述多个栅极区的所述上部区与下部区之间的中心部中的掺杂浓度；
所述栅极区的所述上表面上的n型半导体材料的隔离层；
所述隔离层上的n型半导体材料的源极层；
所述源极层上的第一欧姆接触部；
所述多个栅极区的所述侧壁上的n型半导体材料的沟道层；
所述沟道层上和所述漂移层的所述多个栅极区之间并与所述多个栅极区邻近的表面上的p型半导体材料的栅极层，所述栅极层具有与所述沟道层和所述漂移层邻近的下表面和与该下表面相对的上表面，所述栅极层具有分级的掺杂浓度，其中，所述栅极层的与所述下表面邻近的下部中的掺杂浓度低于所述栅极层的与所述上表面邻近的上部中的掺杂浓度；
栅极层上位于所述器件的内周部中的所述多个栅极区之间和与所述多个栅极区邻近的第二欧姆接触部；
位于所述栅极区之间并与所述栅极区邻近的介电材料，其中，在所述器件的中心部中，所述介电材料覆盖了第二欧姆接触部，并且其中，在所述器件的内周部中，所述第二欧姆接触部没有被所述介电材料覆盖；
所述基板上与所述缓冲层相对的第三欧姆接触部；
所述第一欧姆接触部上的金属层；
所述器件的内周部中的第二欧姆接触部上的金属层；以及
所述第三欧姆接触部上的金属层。
本发明还提供了一种半导体器件，该半导体器件包括：
n型半导体基板；
所述基板上的n型半导体材料层；
所述基板上的所述n型半导体材料层上的具有分级掺杂浓度的p型半导体材料层，所述p型半导体材料层具有与所述n型半导体材料层邻近的下表面和与该下表面相对的上表面，其中，所述p型半导体材料层的与下表面邻近的下部中的掺杂浓度低于所述p型半导体材料层的与上表面邻近的上部中的掺杂浓度；
所述p型半导体材料层的上表面上的第一欧姆接触部；
所述基板上与所述n型半导体材料层相对的第二欧姆接触部；以及
第一和第二欧姆接触部的每一个上的金属层。
本发明还提供了一种制作半导体器件的方法，该方法包括以下步骤：
在n型半导体材料层上外延生长p型半导体材料层，其中，所述p型半导体材料层具有与所述n型半导体材料层邻近的下表面和与所述下表面相对的上表面，其中，在外延生长期间增大所述p型半导体材料层中的掺杂浓度，使得所述p型半导体材料层的与所述下表面邻近的下部中的掺杂浓度小于所述p型半导体材料层的与所述上表面邻近的上部中的掺杂浓度，并且其中，所述n型半导体材料层在n型半导体基板上；
在所述p型层的上表面上形成第一欧姆接触部；
在所述基板上与所述n型半导体材料层相对地形成第二欧姆接触部；以及
在第一和第二欧姆接触部的每一个上形成金属层。
本发明还提供了一种半导体器件，该半导体器件包括：
n型半导体基板；
所述基板上的n型半导体材料层；
所述n型半导体材料层上的多个p型半导体材料区，所述p型半导体材料区具有与所述n型半导体材料层邻近的下表面和与该下表面相对的上表面以及侧壁，所述p型半导体材料区具有分级掺杂浓度，其中，所述p型半导体材料区的与上表面邻近的下部中的掺杂浓度低于所述p型半导体材料区的与上表面邻近的上部中的掺杂浓度；
所述n型半导体材料层上位于所述多个p型半导体材料区之间的n型半导体材料区，所述n型半导体材料区具有与所述n型半导体材料层邻近的下表面和与该下表面相对的上表面；
所述p型半导体材料区的上表面上以及所述n型半导体材料区的上表面上的肖特基金属层；
所述基板上与所述n型半导体材料层相对的欧姆接触部；以及
所述欧姆接触部上的金属层。
本发明还提供了一种制作半导体器件的方法，该方法包括以下步骤：
在n型半导体材料层上外延生长p型半导体材料层，其中，所述p型半导体材料层具有与所述n型半导体材料层邻近的下表面和与所述下表面相对的上表面，其中，在外延生长期间增大所述p型半导体材料层中的掺杂浓度，使得所述p型半导体材料层的与所述下表面邻近的下部中的掺杂浓度小于所述p型半导体材料层的与所述上表面邻近的上部中的掺杂浓度，并且其中，所述n型半导体材料层在n型半导体基板上；
选择性地蚀刻穿所述p型半导体材料层以形成多个p型半导体材料区，所述多个p型半导体材料区中的每一个都具有上表面和侧壁；
在所述多个p型半导体材料区之间沉积n型半导体材料；
蚀刻所述n型半导体材料以露出所述p型半导体材料区的上表面；
在所述多个p型区的露出表面上以及在这些表面之间的所述n型半导体材料上形成肖特基金属层；
在所述基板上与所述n型半导体材料层相对地形成欧姆接触部；以及
在所述欧姆接触部上形成金属层。
本文对本发明教导的这些以及其他特征进行阐述。
附图说明
本领域技术人员将会理解以下描述的附图仅用于解释目的。附图不会以任何方式对本发明的范围进行限定。
图1是面结型场效应晶体管(JEFT)的示意图，该面结型场效应晶体管具有横向分级和埋入的带有分级的p型保护环的p-n结栅极；
图2是面结型场效应晶体管的示意图，该面结型场效应晶体管具有横向分级和埋入的带有台面边缘终端(terminal)的p-n结栅极；
图3是具有垂直分级p-n结栅极的面结型场效应晶体管；
图4是具有垂直和横向分级p-n结栅极的面结型场效应晶体管；
图5是具有台面边缘终端的PiN二极管的示意图；
图6是具有台面边缘终端的肖特基势垒(JBS)二极管的示意图。
具体实施方式
为了解释本说明书，本文中使用的“或”意思是“和/或”除非另有说明或者使用“和/或”明显不合适。本文中使用的“一个”意思是“一个或多个”除非另有说明或者使用“一个或多个”明显不合适。使用的“包含”和“包括”可以互换并且不作为限制。此外，对一个或者多个实施方式的说明中使用的词语“包含”(comprising)，本领域技术人员应当理解，在某些特定的情况下，该一个或者多个实施方式能够可替换地使用“基本上由...组成”和/或“由...组成”。还应当理解在一些实施方式中只要目前的教导仍然是可操作的，步骤的顺序或者执行某种操作的顺序是无关紧要的。此外，在一些实施方式中两个或者更多步骤或操作可同时进行。
以下描述制造半导体器件例如面结型场效应晶体管(JFET)或肖特基势垒(JBS)二极管的方法。该方法不需要离子注入。也会描述采用这些方法制作的器件。
器件能够由宽带隙半导体材料例如碳化硅(SiC)制成。因此该器件可用于高温操作。
还提供了一种制造具有分级p型半导体层的SiC JFET和JBS二极管的方法。该分级p型半导体层能够提升器件的性能和长期使用的可靠性。
可以通过在外延生长期间改变掺杂浓度来形成分级p型半导体层。分级p型区能够减小或者消除在由高掺杂的p型层外延生长形成的p-n结附近的电场聚集(electricfield crowding)，因此在不弱化电导率调制效率的情况下能够提升p-n结的鲁棒性。
本文所述的方法相比于采用离子注入形成p-n结的方法具有很多优点。首先，本文所述的方法可用于制造易被耗尽以及提升少数载流子寿命并因此提升电导率调制的p-n结。本文所述的方法也可避免因离子注入而产生的p-n结结构上不希望的变化而导致的问题。本文所述的方法还可在p-n结附近形成可靠的电场分级。此外，使用外延生长的p型区可以消除植入的p型掺杂物不完全激活的顾虑以及意外植入导致缺陷产生的顾虑，这样能够显著提高产量并减少器件制造成本。
本文所述的方法还可精细地并且容易地控制p-n结的尺寸，包括比使用注入方法得到的实际可能的p型区深度更大的p型区深度。例如，即便使用高的千电子伏注入，注入的p型区典型地也只有0.5微米量级的深度。相比之下，使用外延生长，p型区能够达到超过1微米的深度。因此，能够实现器件的反向阻断性能和正向导电性能(也就是导通电阻)之间相当好的优化设计。
当生成p+/p指(finger)时，本文所述的方法还允许加入可选的p型外部“汇流条”(bus bar)。p型外部汇流条可连接所有埋进过度生长的N-漂移区或暴露于金属触点的所有p型指，以减小栅极阻抗，并由此改善器件的开关性能。
本文所述的方法可允许使用重度掺杂p型材料，使得不需要高温后退火就能获得有效的电导率调制。这对于SiC肖特基二极管来说能够消除SiC肖特基接触区的由高温(例如大于1500℃)后退火引起的表面劣化，因此提高了肖特基二极管的性能及理想化程度，同时提高了p+/p-n二极管的导电率调制。
分级p型区可以是连续的或者是离散的掺杂剖面。对于离散的分级p型区，离散掺杂的等级数量可从更便于制造的两个级别变化到近似连续的掺杂剖面的更多数量。
分级p型区可通过在n型沟道区过度生长之前生长p型区而形成横向分级，如图1和2所示。图1是面结型场效应晶体管(JEFT)的示意图，该面结型场效应晶体管具有横向分级和埋入的带有分级的p型保护环的p-n结栅极；图2是面结型场效应晶体管的示意图，该面结型场效应晶体管具有横向分级和埋入的带有台面边缘终端的p-n结栅极。
如图1和2所示，半导体器件包括：n型半导体基板12；基板12上的n型半导体材料的漂移层10；以及漂移层10上的p型半导体材料的多个栅极区20、28。栅极区20、28具有与漂移层10邻近的下表面、与该下表面相对的上表面以及侧壁。栅极区20、28具有分级的掺杂浓度，其中，栅极区20、28的与下表面邻近的下部中的掺杂浓度小于栅极区20、28的与上表面邻近的上部中的掺杂浓度。该器件还包括器件20的中心部分中的多个栅极区之间和之上的n型半导体材料的沟道层26，其中沟道层覆盖了器件20的中心部分中的p型半导体材料的栅极区。图1和2还示出，在器件的内部周边部分中露出了一个或更多个栅极区28。该器件还包括沟道层26上的n型半导体材料的源极层24、源极层上的第一欧姆接触部29、器件的周边部分中的一个或更多个露出的栅极区28上的第二欧姆接触部33、基板12上与漂移层10相对的第三欧姆接触部16、第二欧姆接触部33上的金属层34，以及第三欧姆接触部16上的金属层32。如图1和2所示，该器件还包括介电材料22。
栅极区的上部中的掺杂浓度至少为1×1019/cm3，栅极区的下部中的掺杂浓度可小于1×1017/cm3。如上所述，栅极区中的掺杂浓度可以按照阶梯的方式或连续的方式变化。基板、漂移层、栅极区、沟道层和源极层的半导体材料可包括SiC。
图1和2所示的半导体器件的栅极区可具有至少0.5μm的厚度。该半导体器件的沟道层可具有1×1015/cm3至1×1018/cm3的掺杂浓度。该器件的漂移层可具有1×1014/cm3至5×1016/cm3的掺杂浓度。该器件的源极层可具有至少1×1019/cm3的掺杂浓度。
如图1所示，该JFET器件可具有p型保护环。特别地，如图1所示，该器件可包括位于该器件的外周部分中的漂移层10上的p型半导体材料的多个环18，其中每个环都围绕着器件的中心和内周部分。保护环28具有与漂移层10邻近的下表面和与该下表面相对的上表面。保护环18的与下表面邻近的下部中的掺杂浓度低于保护环18的与上表面邻近的上部中的掺杂浓度。例如，保护环18的上部中的掺杂浓度可至少为1×1019/cm3，保护环18的下部中的掺杂浓度可小于1×1017/cm3。
如图2中所示，该JFET可具有台面终端，其中器件的外周部分中的漂移层没有被基板12覆盖。
虽然在图1和2中分别示出了具有保护环和台面终端的JFET器件，但是JFET器件也能够以结终端扩展(JTE)(未示出)终止。
图1和2中的器件可通过在n型半导体材料的漂移层上外延生长p型半导体材料的栅极层来制成，其中漂移层位于n型半导体基板上。栅极层具有与漂移层邻近的下表面和与该下表面相对的上表面。可以在外延生长期间增加栅极层中的掺杂浓度，使得栅极层的与下表面邻近的下部中的掺杂浓度小于栅极层的与上表面邻近的上部中的掺杂浓度。可(例如使用蚀刻掩模)选择性地蚀刻穿栅极层以形成p型半导体材料的多个栅极区，其中每个栅极区都具有上表面和侧壁。然后可以在栅极区之间和其上外延生长n型半导体材料，使得沟道层覆盖这些栅极区。可以在器件的内周部分中选择性地蚀刻沟道层以露出p型半导体材料的一个或多个栅极区。然后可以在沟道层上沉积n型半导体材料的源极层。可以在源极层上形成第一欧姆接触部。可以在器件的周边部分中的一个或更多个栅极区上形成第二欧姆接触部，可在基板上与漂移层相对地形成第三欧姆接触部，并且可以在第一、第二和第三欧姆接触部的每一个上沉积金属层。
蚀刻穿栅极层以形成多个p型半导体材料区的步骤可进一步包括：蚀刻穿器件的外周部分中的p型半导体材料层以形成围绕着器件的中心和内周部分的p型半导体材料的多个环。图1中示出了具有p型保护环的器件。
该方法可进一步包括蚀刻穿漂移层以露出器件的外周部分中的基板从而形成台面终端。图2中示出了具有台面终端的器件。
如图3和4所示，可以通过在沟道侧壁和沟底再生长分级p型区之前生长或再生长n型沟道区来使分级p型区垂直地分级化。这种技术可用来模拟p+离子注入剖面。
图3是具有垂直分级p-n结栅极的面结型场效应晶体管。如图3所示，该器件包括：n型半导体基板12；基板12上的n型半导体材料的缓冲层36；缓冲层36上的n型半导体材料的漂移层10；漂移层10上的n型半导体材料的多个沟道区38。如图3所示，每一个沟道区38都具有与漂移层10邻近的下表面、与该下表面相对的上表面以及侧壁。如图3所示，该器件还包括沟道区38的上表面上的n型半导体材料的源极层46、源极层46上的第一欧姆接触部48、沟道区38的侧壁上和漂移层10的在沟道区38之间的表面上的p型半导体材料的栅极层40。如图3所示，栅极层40具有与沟道区38和漂移层10邻近的下表面以及与该下表面相对的上表面。如图3所示，栅极层具有分级的掺杂浓度，其中栅极层的与下表面邻近的下部中的掺杂浓度小于栅极层的与上表面邻近的上部中的掺杂浓度。因此，沟道区的侧壁上的栅极层具有垂直的分级。
如图3所示，该器件进一步包括器件的中心部的沟道区38之间的栅极层40上和与器件的内周部中的沟道区38邻近的栅极层40上的第二欧姆接触部51。该器件还包括器件的中心部中的沟道区38之间和邻近这些沟道区38的介电材料44。如图3所示，在该器件的内周部中，第二欧姆接触部51的至少一部分没有被介电材料44覆盖。如图3所示，该器件包括基板12上与缓冲层36相对的第三欧姆接触部16、第一欧姆接触部48上的金属层50、器件的内周部中的第二欧姆接触部51上的金属层52，和第三欧姆接触部16上的金属层32。
图3中的器件可终结于p型保护环(未示出)。可以从器件的外周部中的栅极层40蚀刻出p型保护环。图3中的器件也可以终止于台面终端(未示出)或者结终端扩展(未示出)。
图3的器件中的沟道区38可包括多个细长区，这些细长区的一端与另外的细长区相连接。例如，沟道区38可形成为指状，其中栅极层40形成在多个指或多个细长区的侧壁上和之间。
图3中的器件可通过选择性地蚀刻穿n型半导体材料的源极层并且将n型半导体材料的沟道层放置于下面来形成具有上表面和侧壁的多个n型沟道区而制成，其中沟道层在n型半导体材料的漂移层上，该漂移层在n型半导体材料的缓冲层上，该缓冲层在n型半导体基板上。然后可以在沟道区的上表面和侧壁上以及漂移层的露出部分上外延生长p型半导体材料的分级栅极层。然后可以各向异性地蚀刻p型半导体材料的分级栅极层，以从源极层上表面以及漂移层的与沟道区邻近和在沟道区之间的表面上去除栅极层材料。然后可以在沟道区上以及与沟道区邻近和沟道区之间的漂移层上沉积第一介电材料均匀层。然后可以各向异性地蚀刻均匀介电层，一从源极层的上表面和漂移层上去除介电层，在沟道区的侧壁上留下介电层。然后可以在沟道区之间的漂移层和与沟道区邻近的漂移层上形成自对准的欧姆接触部。然后可以在沟道区之间或之上沉积另外的介电材料，使得沟道区完全地被介电材料覆盖。然后可以蚀刻介电材料，以露出沟道区上的源极层的上表面。然后可以在源极层上形成第一欧姆接触部。接下来，在器件的周边部分中选择性地蚀刻穿介电材料，以露出栅极层上的欧姆接触部。可以在基板上与缓冲层相对地形成漏极欧姆接触部。然后可以在源极层上的欧姆接触部上、栅极层的欧姆接触部上以及漏极欧姆接触部上沉积最终的金属层。
图4是具有垂直和横向分级p-n结栅极的面结型场效应晶体管。如图4所示，该器件包括：n型半导体基板12；基板12上的n型半导体材料的缓冲层36；缓冲层36上的n型半导体材料的漂移层10；漂移层10上的p型半导体材料的多个栅极区41。每个栅极区41都具有与漂移层10邻近的下表面、与该下表面相对的上表面以及侧壁。参见图4，栅极区41具有分级掺杂浓度，其中栅极区41的与下表面邻近的下部中的掺杂浓度和栅极区41的与上表面邻近的上部中的掺杂浓度小于栅极区41的位于上部区和下部区之间的中心部的掺杂浓度。因此，栅极区具有横向分级。
如图4所示，该器件包括：栅极区41的上表面上的n型半导体材料的隔离层50；隔离层50上的n型半导体材料的源极层52；源极层52上的第一欧姆接触部54；栅极区41的侧壁上的n型半导体材料的沟道层43；沟道层43上和漂移层10的位于栅极区41之间和邻近栅极区41的表面上的p型半导体材料的栅极层40。如图4所示，栅极层40具有与沟道层43和漂移层10邻近的下表面以及与该下表面相对的上表面。如图4所示，栅极层40具有分级掺杂浓度，其中栅极层40的与下表面邻近的下部中的掺杂浓度小于栅极层的与上表面邻近的上部中的掺杂浓度。因此，栅极区的侧壁上的沟道层上的栅极层具有垂直分级。
如图4所示，该器件包括第二欧姆接触部53，该第二欧姆接触部53位于器件的中心部的栅极区之间的栅极层上和与器件的周边部分中的栅极区邻近的栅极层上。如图4所示，该器件包括栅极区41之间和邻近栅极区41的介电材料44，其中介电材料44覆盖了器件的中心部中的第二欧姆接触部，并且其中在器件的内周部分中第二欧姆接触部没有被介电材料覆盖。该器件还包括基板12上与缓冲层36相对的第三欧姆接触部16、第一欧姆接触部54上的金属层56、器件的内周部分中的第二欧姆接触部53上的金属层52以及第三欧姆接触部16上的金属层32。
图4中的器件可以通过在n型半导体材料的漂移层上外延生长p型半导体材料分级层来制成，该漂移层位于n型半导体材料的缓冲层上，该缓冲层位于n型半导体基板上。p型半导体材料的分级层具有与漂移层邻近的下表面和与该下表面相对的上表面。p型半导体材料的分级层具有分级掺杂浓度，其中p型半导体材料的分级层的与下表面邻近的下部中的掺杂浓度和p型半导体材料的分级层的与上表面邻近的上部中的掺杂浓度小于p型半导体材料的分级层的位于上部和下部之间的中心部的掺杂浓度。然后在p型半导体材料的分级层的上表面上外延生长n型半导体材料的隔离层。然后在隔离层上外延生长n型半导体材料的源极层。然后选择性地蚀刻穿p型半导体材料的分级层、源极层和隔离层以在漂移层上形成多个具有上表面和侧壁的源极区。然后在源极区的上表面和侧壁上以及源极区之间和邻近源极区的漂移层上外延生长n型半导体材料的沟道层。然后各向异性地蚀刻沟道层以从源极层的上表面以及从源极区之间和邻近源极区的漂移层上去除沟道层材料。接下来，在源极区的侧壁上的沟道层上、源极区的上表面上以及邻近源极区的漂移层和源极区之间的漂移层上沉积p型半导体材料的分级栅极层。栅极层具有与沟道层和漂移层邻近的下表面和与该下表面相对的上表面。栅极层具有分级掺杂浓度，其中栅极层的与下表面邻近的下部中的掺杂浓度小于栅极层的与上表面邻近的上部中的掺杂浓度。然后从源极区的上表面去除分级栅极层，同时在源极区之间和邻近源极区的漂移层上留下分级栅极层(例如使用沟槽填充材料)。然后在源极区的上表面和侧壁上以及与源极区邻近和源极区之间的分级栅极层上沉积介电材料的第一均匀层。然后各向异性地蚀刻均匀介电层，以从源极层上表面和从与源极区邻近和源极区之间的分级栅极层上去除介电层，同时在源极区的侧壁上留下介电层。然后可以在与源极区邻近和源极区之间的分级栅极层上形成自对准的欧姆接触部。然后可以在源极区之间或之上沉积另外的介电材料，使得源极区完全地被介电材料覆盖。然后可以蚀刻介电材料，以露出源极区的上表面。然后可以在源极区的所露出的上表面上形成欧姆接触部。接下来，在器件的周边部分选择性地蚀刻穿介电材料，以露出栅极层上的欧姆接触部。可以在基板上与缓冲层相对地形成漏极欧姆接触部。然后可以在源极层上的欧姆接触部上、栅极层的欧姆接触部上以及漏极欧姆接触部上沉积最终的金属层。
图4的器件中的栅极区41可包括多个细长区，这些细长区的一端与另外的细长区相连接。例如，栅极区41可形成为指状，其中在细长区或者指的侧壁上形成沟道层43，以及在沟道层43上和指之间的漂移层10上形成栅极层40。
如上所述，还提供了PiN和肖特基势垒二极管。图5是具有台面边缘终端的PiN二极管的示意图。如图5所示，该器件包括：n型半导体基板12；基板12上的n型半导体材料层60；基板12上的n型半导体材料层60上的p型半导体材料层62。p型半导体材料层62具有与n型半导体材料层60邻近的下表面和与该下表面相对的上表面。p型半导体材料层62具有分级掺杂浓度，其中p型半导体材料层62的与下表面邻近的下部中的掺杂浓度小于p型半导体材料层62的与上表面邻近的上部中的掺杂浓度。如图5所示，第一欧姆接触部位于p型半导体材料层62的上表面上，金属层65位于第一欧姆接触部64上，第二欧姆接触部16位于基板12上与n型半导体材料层60相对，金属层32位于第二欧姆接触部16上。
对于图5中的PiN二极管，基板上的n型半导体材料层可具有1×1014/cm3到5×1016/cm3的掺杂浓度。n型半导体基板、基板上的n型半导体材料层和p型半导体材料层可包括SiC。p型层的上部中的掺杂浓度至少为1×1019/cm3，p型层的下部中的掺杂浓度小于1×1017/cm3。
图5中的器件可通过包含在n型半导体材料层上外延生长p型半导体材料层的方法来制造，其中p型半导体材料层具有与n型半导体材料层邻近的下表面和与该下表面相对的上表面。在外延生长期间可增加p型半导体材料层中的掺杂浓度，使得p型半导体材料层的与下表面邻近的下部中的掺杂浓度小于p型半导体材料层的与上表面邻近的上部中的掺杂浓度。然后可以在p型层的上表面上形成欧姆接触部。可以在基板上与n型半导体材料层相对地形成欧姆接触部。然后可以在欧姆接触部上形成金属层。
虽然图5中的器件具有台面终端，但是也可以采用包括但不限于保护环和结终端扩展(JTE)的终端结构。当采用保护环时，可从具有分级掺杂浓度的p型半导体材料层上蚀刻，使得保护环也具有分级掺杂浓度。
图6是具有台面边缘终端的肖特基势垒(JBS)二极管的示意图。如图6所示，该器件包括：n型半导体基板12；基板12上的n型半导体材料层60；n型半导体材料层60上的多个p型半导体材料区66。p型半导体材料区66具有与n型半导体材料层60邻近的下表面、与该下表面相对的上表面以及侧壁。p型半导体材料层62也具有分级掺杂浓度，其中p型半导体材料区66的与上表面邻近的下部中的掺杂浓度小于p型半导体材料区66的与上表面邻近的上部中的掺杂浓度。如图6所示，该器件包括在n型半导体材料层60上、多个p型半导体材料区66之间的n型半导体材料区68。n型半导体材料区68具有与n型半导体材料层60邻近的下表面和与该下表面相对的上表面。如图6所示，肖特基金属层70位于p型半导体材料区66的上表面上以及n型半导体材料区68的上表面上。如图6所示，欧姆接触部16位于基板12上与n型半导体材料层60相对，金属层32位于欧姆接触部16上。
在图6所示的器件中，基板12上的n型半导体材料层60可具有1×1014/cm3到5×1016/cm3的掺杂浓度。n型半导体基板、基板上的n型半导体材料层和多个p型半导体材料区可包括SiC。p型层的上部中的掺杂浓度至少为1×1019/cm3，p型层的下部中的掺杂浓度小于1×1017/cm3。
图6的器件中的p型半导体材料区可包括多个细长区，这些细长区的一端与另外的细长区相连接。n型半导体材料区68也可包括多个细长区，这些细长区的一端与另外的细长区相连接。例如，p型半导体材料区66和n型半导体材料区68可以为交叉指的形式。指的尺寸可以改变，以对于最终的应用生产出具有期望特性的半导体器件。
图6中的器件可通过包括在n型半导体材料层上外延生长p型半导体材料层的步骤的方法来制造，其中p型半导体材料层位于n型半导体基板上，并且其中在外延生长期间增加p型半导体材料层中的掺杂浓度。因此形成的p型半导体材料层具有与n型半导体材料层邻近的下表面和与该下表面相对的上表面，其中，p型半导体材料层的与下表面邻近的下部中的掺杂浓度低于p型半导体材料层的与上表面邻近的上部中的掺杂浓度。然后可通过(例如使用蚀刻掩模)选择性地刻穿p型半导体材料层以形成多个p型半导体材料区，其中每个p型半导体材料区都具有上表面和侧壁。然后可以在p型半导体材料区之间和p型半导体材料区上外延生长n型半导体材料。然后可蚀刻n型半导体材料以露出半导体材料的p型区的上表面。然后可以在多个p型区的露出表面上以及在这些表面之间的n型半导体材料的露出表面上形成肖特基金属层。可以在基板上与n型半导体材料层相对地形成欧姆接触部，并且可以在欧姆接触部上形成金属层。
虽然图6中的器件具有台面终端，但是也可以采用包括但不限于保护环和结终端扩展的终端结构。当采用保护环时，可从具有分级掺杂浓度的p型半导体材料层上蚀刻保护环。在选择性地蚀刻p型半导体材料层期间可蚀刻保护环以形成多个p型半导体材料区。
在本文描述的方法中，在外延生长期间可以按阶梯的方式增大掺杂浓度。在外延生长期间也可连续地增大掺杂浓度。在外延生长期间也可以按阶梯的方式或者连续地增大掺杂浓度。
以上描述的器件可以用作器件中的高温和高能开关，器件包括但不限于功率因子校正(PFC)模块、DC/DC或DC/AC转换器、电机驱动器和电源。
本发明的器件可以用于高温、高能(例如，至少600V)应用。本发明的器件可以是SiC JFET和SiC二极管，例如肖特基势垒二极管(SBD)、结势垒肖特基二极管(JBS)、PiN-肖特基混合二极管(MPS)和用于高能应用的PiN。
本发明的器件可在RF电源中应用。
用于制造本发明器件的半导体材料可以是宽带隙半导体材料(也就是EG＞2eV的半导体材料)。宽带隙半导体材料的示例性非限定性的离子包括碳化硅(SiC)和第III族的氮化物化合物(例如氮化镓GaN)。
本发明的器件层可通过使用已知方法，采用施主或受体材料对层进行掺杂形成。用于SiC的示例性施主材料包括氮和磷。优选氮作为用于SiC的施主材料。用于对SiC进行掺杂的示例性受体材料包括硼和铝。优选铝作为用于SiC的受体材料。然而，以上的材料仅仅是示例性的，可以采用任何一种可掺杂进碳化硅的受体和施主材料。
采用外延生长可实现分级掺杂浓度(例如在生长期间通过改变前导气体的流速)。例如通过使用使监测气体流速作为时间的解析函数的外延反应器来实现分级掺杂浓度。
具有分级掺杂浓度的层或区具有小于1×1017/cm3到大于1×1019/cm3的掺杂浓度。例如，具有分级掺杂浓度的层或区的掺杂浓度可以为从约1×1016/cm3(例如，5×1015/cm3到5×1016/cm3或者7.5×1015/cm3到2.5×1016/cm3或者9.5×1015/cm3到1.5×1016/cm3)到大于1×1019/cm3。
这里描述的各种层的掺杂浓度和厚度可以改变以产生用于特殊应用的具有期望特性的器件。类似地，器件的各种特征的尺寸也可以改变以产生用于特殊应用的具有期望特性的器件。
半导体材料层可以通过在合适的基板上外延生长来形成。在外延生长期间，可对层进行掺杂。
虽然为了例示的目的，前述的说明利用一些实施方式教导了本发明的原则，但是通过阅读本发明，在不脱离本发明实质范围的情况下，本领域技术人员能够知晓各种形式和细节的变化。

Claims (47)

1.一种半导体器件，该半导体器件包括：
n型半导体基板；
所述基板上的n型半导体材料的漂移层；
所述漂移层上的p型半导体材料的多个栅极区，所述多个栅极区中的每一个栅极区都具有分级掺杂浓度，所述多个栅极区具有与所述漂移层邻近的下表面、与所述下表面相反的上表面以及侧壁，其中，所述多个栅极区的与所述下表面邻近的下部中的掺杂浓度低于所述多个栅极区的与所述上表面邻近的上部中的掺杂浓度；
所述半导体器件的中心部分中的所述多个栅极区上以及之间的n型半导体材料的沟道层，其中，在所述器件的中心部分中，n型半导体材料的第二层覆盖了所述多个p型半导体材料区，并且其中，在所述器件的内周部分中，一个或更多个栅极区没有被所述沟道层覆盖；
所述沟道层上的n型半导体材料的源极层；
所述源极层上的第一欧姆接触部；
所述半导体器件的周边部分中露出的栅极区中的一个或更多个上的第二欧姆接触部；
所述基板上与所述漂移层相对的第三欧姆接触部；以及
第一欧姆接触部、第二欧姆接触部和第三欧姆接触部中的每一个上的金属层。
2.根据权利要求1所述的半导体器件，其中，所述多个栅极区的所述上部中的掺杂浓度为至少1×1019/cm3，并且其中，所述多个栅极区的所述下部中的掺杂浓度小于1×1017/cm3。
3.根据权利要求1所述的半导体器件，其中，所述多个栅极区中的掺杂浓度以阶梯的方式变化。
4.根据权利要求1所述的半导体器件，其中，所述多个栅极区中的掺杂浓度以连续的方式变化。
5.根据权利要求1所述的半导体器件，其中，所述基板、所述漂移层、所述多个栅极区、所述沟道层和所述源极层的半导体材料包括SiC。
6.根据权利要求1所述的半导体器件，其中，所述多个栅极区具有至少0.5μm的厚度。
7.根据权利要求1所述的半导体器件，其中，所述沟道层具有1×1015/cm3至1×1018/cm3的掺杂浓度。
8.根据权利要求1所述的半导体器件，其中，所述漂移层具有1×1014/cm3至5×1016/cm3的掺杂浓度。
9.根据权利要求1所述的半导体器件，其中，所述源极层具有至少1×1019/cm3的掺杂浓度。
10.根据权利要求1所述的半导体器件，该半导体器件还包括所述半导体器件的外周部分中的所述漂移层上的p型半导体材料的多个环，其中，所述多个环中的每一个都包围着所述半导体器件的中心部分和内周部分，其中，所述多个环具有与所述漂移层邻近的下表面和与所述下表面相反的上表面，并且其中，所述多个环的与所述下表面邻近的下部中的掺杂浓度低于所述多个环的与所述上表面邻近的上部中的掺杂浓度。
11.根据权利要求10所述的半导体器件，其中，所述多个环的所述上部中的掺杂浓度为至少1×1019/cm3，并且其中，所述多个环的所述下部中的掺杂浓度小于1×1017/cm3。
12.根据权利要求1所述的半导体器件，其中，在所述半导体器件的外周部分中，所述基板没有被所述漂移层覆盖。
13.一种制造半导体器件的方法，该方法包括以下步骤：
在n型半导体材料的漂移层上外延生长p型半导体材料的栅极层，其中，所述栅极层具有与所述漂移层邻近的下表面和与所述下表面相反的上表面，其中，在外延生长期间增大所述栅极层中的掺杂浓度，使得所述栅极层的与所述下表面邻近的下部中的掺杂浓度小于所述栅极层的与所述上表面邻近的上部中的掺杂浓度，并且其中，所述漂移层位于n型半导体基板上；
蚀刻穿所述栅极层以形成p型半导体材料的多个栅极区，所述多个栅极区中的每一个都具有上表面和侧壁；
在所述半导体器件的中心部分中的所述多个栅极区之间沉积n型半导体材料的沟道层，其中，在所述器件的中心部分中，所述沟道层覆盖了所述p型半导体材料的多个栅极区，并且其中，在所述半导体器件的内周部分中，p型半导体材料的一个或更多个栅极区没有被所述沟道层覆盖；
在所述沟道层上沉积n型半导体材料的源极层；
在所述源极层上形成第一欧姆接触部；
在所述半导体器件的内周部分中的一个或更多个栅极区上形成第二欧姆接触部；
在所述基板上与所述漂移层相对地形成第三欧姆接触部；以及
在第一欧姆接触部、第二欧姆接触部和第三欧姆接触部中的每一个上沉积金属层。
14.根据权利要求13的所述方法，其中，蚀刻穿所述栅极层以形成多个栅极区的步骤还包括：蚀刻穿所述半导体器件的外周部分中的p型半导体材料层，以形成包围所述半导体器件的中心部分和内周部分的p型半导体材料的多个环。
15.根据权利要求13所述的方法，该方法还包括以下步骤：蚀刻穿所述漂移层，以使所述基板在所述半导体器件的外周部分中露出。
16.一种半导体器件，该半导体器件包括：
n型半导体基板；
所述基板上的n型半导体材料的缓冲层；
所述缓冲层上的n型半导体材料的漂移层；
所述漂移层上的n型半导体材料的多个沟道区，所述多个沟道区中的每一个都具有与所述漂移层邻近的下表面、与所述下表面相反的上表面以及侧壁；
所述多个沟道区的所述上表面上的n型半导体材料的源极层；
所述源极层上的第一欧姆接触部；
所述多个沟道区的所述侧壁上和所述漂移层的位于所述多个沟道区之间的表面上的p型半导体材料的栅极层，所述栅极层具有与所述多个沟道区和漂移层邻近的下表面和与所述下表面相反的上表面，所述栅极层具有分级掺杂浓度，其中，所述栅极层的与所述下表面邻近的下部中的掺杂浓度低于所述栅极层的与所述上表面邻近的上部中的掺杂浓度；
第二欧姆接触部，其位于所述半导体器件的中心部中的所述多个沟道区之间的所述栅极层上以及与所述半导体器件的内周部中的n型半导体材料区邻近的所述栅极层上；
位于所述半导体器件的中心部中的所述多个p型半导体材料区之间并且与之邻近的介电材料，其中，在所述半导体器件的内周部中第二欧姆接触部没有被所述介电材料覆盖；
所述基板上与所述缓冲层相对的第三欧姆接触部；
第一欧姆接触部上的金属层；
所述半导体器件的内周部中的第二欧姆接触部上的金属层；以及
第三欧姆接触部上的金属层。
17.根据权利要求16所述的半导体器件，其中，所述缓冲层具有至少1×1018/cm3的掺杂浓度。
18.根据权利要求16所述的半导体器件，其中，所述漂移层具有1×1014/cm3至5×1016/cm3的掺杂浓，并且具有至少1μm的厚度。
19.根据权利要求16所述的半导体器件，其中，每个所述沟道区都具有1×1015/cm3至1×1018/cm3的掺杂浓度。
20.根据权利要求16所述的半导体器件，其中，所述源极层具有至少1×1019/cm3的掺杂浓度。
21.根据权利要求16所述的半导体器件，其中，所述栅极层具有至少0.5μm的厚度，并且其中，所述栅极层的所述上部中的掺杂浓度为至少1×1019/cm3，并且其中，所述栅极层的所述下部中的掺杂浓度小于1×1017/cm3。
22.根据权利要求16所述的半导体器件，其中，所述基板、所述缓冲层、所述漂移层、所述多个沟道区、所述源极层和所述栅极层都包括SiC。
23.根据权利要求16所述的半导体器件，该半导体器件还包括所述半导体器件的外周部分中的所述漂移层上的p型半导体材料的多个环，其中，所述多个环中的每一个都包围着所述半导体器件的中心部分和内周部分，其中，所述多个环具有与所述漂移层邻近的下表面和与所述下表面相反的上表面，并且其中，所述多个环的与所述下表面邻近的下部中的掺杂浓度低于所述多个环的与所述上表面邻近的上部中的掺杂浓度。
24.根据权利要求23所述的半导体器件，其中，所述多个环的所述上部中的掺杂浓度为至少1×1019/cm3，并且其中，所述多个环的所述下部中的掺杂浓度小于1×1017/cm3。
25.根据权利要求16所述的半导体器件，其中，在所述半导体器件的外周部中，所述基板没有被所述缓冲层覆盖。
26.一种半导体器件，该半导体器件包括：
n型半导体基板；
所述基板上的n型半导体材料的缓冲层；
所述缓冲层上的n型半导体材料的漂移层；
所述漂移层上的p型半导体材料的多个栅极区，所述多个栅极区中的每一个都具有与所述漂移层邻近的下表面、与所述下表面相反的上表面以及侧壁，所述多个栅极区具有分级掺杂浓度，其中，所述多个栅极区的与所述下表面邻近的下部中的掺杂浓度和所述多个栅极区的与所述上表面邻近的上部中的掺杂浓度小于所述多个栅极区的位于所述上部区与所述下部区之间的中心部中的掺杂浓度；
所述多个栅极区的所述上表面上的n型半导体材料的隔离层；
所述隔离层上的n型半导体材料的源极层；
所述源极层上的第一欧姆接触部；
所述多个栅极区的所述侧壁上的n型半导体材料的沟道层；
所述沟道层上和所述漂移层的位于所述多个栅极区之间并与之邻近的表面上的p型半导体材料的栅极层，所述栅极层具有与所述沟道层及所述漂移层邻近的下表面和与所述下表面相反的上表面，所述栅极层具有分级掺杂浓度，其中，所述栅极层的与所述下表面邻近的下部中的掺杂浓度低于所述栅极层的与所述上表面邻近的上部中的掺杂浓度；
所述半导体器件的内周部中的所述多个栅极区之间并与所述多个栅极区邻近的所述栅极层上的第二欧姆接触部；
所述多个栅极区之间并与所述多个栅极区邻近的介电材料，其中，在所述半导体器件的所述中心部中，所述介电材料覆盖了第二欧姆接触部，并且其中，在所述半导体器件的所述内周部中，第二欧姆接触部没有被所述介电材料覆盖；
所述基板上与所述缓冲层相对的第三欧姆接触部；
第一欧姆接触部上的金属层；
所述半导体器件的所述内周部中的第二欧姆接触部上的金属层；以及
第三欧姆接触部上的金属层。
27.根据权利要求26所述的半导体器件，其中，所述缓冲层具有至少1×1018/cm3的掺杂浓度。
28.根据权利要求26所述的半导体器件，其中，所述漂移层具有1×1014/cm3至5×1016/cm3的掺杂浓度，并且具有至少1μm的厚度。
29.根据权利要求26所述的半导体器件，其中，所述沟道层具有1×1015/cm3至1×1018/cm3的掺杂浓度。
30.根据权利要求26所述的半导体器件，其中，所述源极层具有至少1×1019/cm3的掺杂浓度。
31.根据权利要求26所述的半导体器件，其中，所述多个栅极区具有至少0.5μm的厚度，其中，所述多个栅极区的所述中心部中的掺杂浓度为至少1×1019/cm3，并且其中，所述多个栅极区的所述上部和所述下部中的掺杂浓度小于1×1017/cm3。
32.根据权利要求26所述的半导体器件，其中，所述栅极层具有至少0.5μm的厚度，并且其中，所述栅极层的所述上部中的掺杂浓度至少为1×1019/cm3，并且其中，所述栅极层的所述下部中的掺杂浓度小于1×1017/cm3。
33.根据权利要求26所述的半导体器件，其中，所述基板、所述缓冲层、所述漂移层、所述多个沟道区、所述源极层和所述栅极层的半导体材料包括SiC。
34.一种半导体器件，该半导体器件包括：
n型半导体基板；
所述基板上的n型半导体材料层；
所述基板上的所述n型半导体材料层上的具有分级掺杂浓度的p型半导体材料层，所述p型半导体材料层具有与所述n型半导体材料层邻近的下表面和与所述下表面相反的上表面，其中，所述p型半导体材料层的与所述下表面邻近的下部中的掺杂浓度低于所述p型半导体材料层的与所述上表面邻近的上部中的掺杂浓度；
所述p型半导体材料层的所述上表面上的第一欧姆接触部；
所述基板上与所述n型半导体材料层相对的第二欧姆接触部；以及
第一欧姆接触部和第二欧姆接触部中的每一个上的金属层。
35.根据权利要求34所述的半导体器件，其中，所述基板上的所述n型半导体材料层具有1×1014/cm3至5×1016/cm3的掺杂浓度。
36.根据权利要求34所述的半导体器件，其中，所述n型半导体基板、所述基板上的所述n型半导体材料层以及所述p型半导体材料层包括SiC。
37.根据权利要求34所述的半导体器件，其中，所述p型半导体材料层的所述上部中的掺杂浓度为至少1×1019/cm3，并且其中，所述p型半导体材料层的所述下部中的掺杂浓度小于1×1017/cm3。
38.根据权利要求34所述的半导体器件，其中，所述基板具有至少1×1019/cm3的掺杂浓度。
39.一种制造半导体器件的方法，该方法包括以下步骤：
在n型半导体材料层上外延生长p型半导体材料层，其中，所述p型半导体材料层具有与所述n型半导体材料层邻近的下表面和与所述下表面相反的上表面，其中，在外延生长期间增大所述p型半导体材料层中的掺杂浓度，使得所述p型半导体材料层的与所述下表面邻近的下部中的掺杂浓度小于所述p型半导体材料层的与所述上表面邻近的上部中的掺杂浓度，并且其中，所述n型半导体材料层位于n型半导体基板上；
在所述p型半导体材料层的所述上表面上形成第一欧姆接触部；
在所述基板上与所述n型半导体材料层相对地形成第二欧姆接触部；以及
在第一欧姆接触部和第二欧姆接触部中的每一个上形成金属层。
40.一种半导体器件，该半导体器件包括：
n型半导体基板；
所述基板上的n型半导体材料层；
所述n型半导体材料层上的多个p型半导体材料区，所述多个p型半导体材料区具有与所述n型半导体材料层邻近的下表面和与所述下表面相反的上表面以及侧壁，所述多个p型半导体材料区具有分级掺杂浓度，其中，所述多个p型半导体材料区的与所述上表面邻近的下部中的掺杂浓度低于所述多个p型半导体材料区的与所述上表面邻近的上部中的掺杂浓度；
所述n型半导体材料层上位于所述多个p型半导体材料区之间的多个n型半导体材料区，所述多个n型半导体材料区具有与所述n型半导体材料层邻近的下表面和与所述下表面相反的上表面；
所述多个p型半导体材料区的所述上表面上以及所述多个n型半导体材料区的所述上表面上的肖特基金属层；
所述基板上与所述n型半导体材料层相对的欧姆接触部；以及
所述欧姆接触部上的金属层。
41.根据权利要求40所述的半导体器件，其中，所述基板上的所述n型半导体材料层具有1×1014/cm3至5×1016/cm3的掺杂浓度。
42.根据权利要求40所述的半导体器件，其中，所述n型半导体基板、所述基板上的所述n型半导体材料层以及所述多个p型半导体材料区包括SiC。
43.根据权利要求40所述的半导体器件，其中，所述p型半导体材料层的所述上部中的掺杂浓度为至少1×1019/cm3，并且其中，所述p型半导体材料层的所述下部中的掺杂浓度小于1×1017/cm3。
44.根据权利要求40所述的半导体器件，其中，所述基板具有至少1×1019/cm3的掺杂浓度。
45.一种制造半导体器件的方法，该方法包括以下步骤：
在n型半导体材料层上外延生长p型半导体材料层，其中，所述p型半导体材料层具有与所述n型半导体材料层邻近的下表面和与所述下表面相反的上表面，其中，在外延生长期间增大所述p型半导体材料层中的掺杂浓度，使得所述p型半导体材料层的与所述下表面邻近的下部中的掺杂浓度小于所述p型半导体材料层的与所述上表面邻近的上部中的掺杂浓度，并且其中，所述n型半导体材料层位于n型半导体基板上；
选择性地蚀刻穿所述p型半导体材料层以形成多个p型半导体材料区，所述多个p型半导体材料区中的每一个都具有上表面和侧壁；
在所述多个p型半导体材料区之间沉积n型半导体材料；
蚀刻所述n型半导体材料以露出所述多个p型半导体材料区的所述上表面；
在所述多个p型区的露出表面上以及在这些表面之间的所述n型半导体材料上形成肖特基金属层；
在所述基板上与所述n型半导体材料层相对地形成欧姆接触部；以及
在所述欧姆接触部上形成金属层。
46.根据权利要求45所述的方法，其中，在外延生长期间以阶梯的方式增大掺杂浓度。
47.根据权利要求45所述的方法，其中，在外延生长期间以连续的方式增大掺杂浓度。
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