KR101434687B1 - 접합 배리어 쇼트키 정류기들 및 그의 제조 방법 - Google Patents

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Abstract

접합 배리어 쇼트키(JBS) 정류기 디바이스 및 그 디바이스를 제조하는 방법이 기술된다. 디바이스는 p+-n 접합들을 형성하고, p형 영역들의 사이에, 선택적으로 그 상부에 에피택셜적으로 과성장된 제2 n형 드리프트 영역들을 자가-평탄화하는 에피택셜적으로 성장된 제1 n형 드리프트층 및 p형 영역들을 포함한다. 디바이스는 노출 혹은 매립된 p+-n 가드 링, 재성장 또는 주입된 JTE(junction termination extension) 영역, 또는 기판에 에칭다운된 "깊은(deep)" 메사(mesa)와 같은 에지 종단 구조를 포함할 수 있다. 제2 n형 드리프트 영역에 대한 쇼트키 컨택트 및 p형 영역에 대한 오믹 컨택트가 함께 애노드로서의 역할을 한다. 캐소드는 웨이퍼의 이면 상의 n형 영역에 대한 오믹 컨택트에 의해 형성될 수 있다. 디바이스들은 모놀리식 디지털, 아날로그 및 마이크로웨이브 집적 회로들에 사용될 수 있다.
접합 배리어 쇼트키, 정류기, 드리프트 영역, 오믹 컨택트, 에피택셜, 가드 링, 모놀리식

Description

접합 배리어 쇼트키 정류기들 및 그의 제조 방법{JUNCTION BARRIER SCHOTTKY RECTIFIERS AND METHODS OF MAKING THEREOF}
연방 정부의 후원을 받는 연구와 관련된 진술
본 발명은 공군 연구실험 협정 번호 F33615-01-D-2103 하의 미국 정부 지원 으로 이루어졌다. 미국 정부는 본 발명에 대한 소정의 권리들을 가질 수 있다.
본 발명은 일반적으로 수직 p+-n 접합(vertical p+-n junction)을 갖는 접합 배리어 쇼트키 정류기(junction barrier Schottky rectifier)들 또는 다이오드들에 관한 것이고, 구체적으로, 매립되거나 매립되지 않으며, 자가 평탄화된(self-planarized) 쇼트키 컨택트 영역들일 수 있는 p+-n 접합을 형성하는 에피택셜적으로 성장된 드리프트층(drift layer) 및 에피택셜적으로 과성장된(epitaxially over grown) 드리프트 영역(drift region)들을 갖는 그러한 디바이스들에 관한 것이다. 디바이스들은 탄화 실리콘(silicon carbide)과 같은 넓은(wide) 밴드갭 반도체 재료로 형성될 수 있다.
넓은 밴드갭 반도체 재료인 탄화 실리콘(SiC)은 고전력, 고온, 및/또는 방사능 저항성 전자기기(radiation resistant electronics)에서의 사용에 있어 매우 매 력적이다. SiC 전력 스위치들은, 종래의 실리콘 카운터 파트(counter part)에 비해 넓은 에너지 밴드갭, 높은 파괴 전계 강도(high breakdown field strength), 높은 포화 전자 드리프트 속도 및 높은 열전도성과 같은 그들의 우수한 재료 물리적 특성(material physical property)들로 인해, 이러한 어플리케이션들에 대해 필연적 후보(logical candidate)들이다. 상기 장점들 외에도, SiC 전력 디바이스들은 종래의 실리콘 전력공급 디바이스들[1]보다 더 낮은 특정 온-저항(on-resistance)으로 동작할 수 있다. SiC 유니폴라(unipolar) 디바이스들은 매우 가까운 미래에, 600-3000V 범위의 Si 바이폴라 스위치들 및 정류기들을 대체할 것으로 예상된다.
일반적으로 말하자면, 3가지 유형의 정류기들이 있다[2]: (1) 낮은 유효 턴-온 전압을 제공하여 주로 다수 캐리어 전도(major carrier conduction)에 기인한 낮은 온-상태 손실들 및 매우 높은 스위칭 속도는 확산 용량을 초래하지 않고[3], 그리하여 턴온 시에 순방향 전압 오버슈트(overshoot)가 없을 뿐 아니라 턴오프 시에 실제의 역 복구(reverse recovery)는 없지만, 높은 누설 전류를 겪는 쇼트키 다이오드들; (2) 낮은 누설 전류를 제공하지만 스위칭 동안에 역 복구 전하를 나타내는 P-i-N 다이오드들; 및 (3) 쇼트키와 같은(schottky-like) 온-상태 및 스위칭 특성들을 제공하고, 및 높은 전기장으로부터 쇼트키 표면(schottky surface)을 스크리닝함으로써 PiN과 같은(PiN-like) 오프-상태 특성들을 제공하는 JBS(Junction Barrier Schottky) 다이오드들[4]이 그것들이다. Si PiN 다이오드들을 사용하는 종래의 고전압( > 600V) 회로들에서, 첫번째의 전력 손실원은 정류기의 턴오프 동안의 역 복구 전하의 소산(dissipation)이다. SiC JBS 다이오드들로부터의 빠른 복구는 정류기와 스위치 둘 다에 대해 훨씬 낮은 열적 요건(requirment)들을 갖는 패키지들의 설계를 허용하고, 회로들의 전력 밀도를 > 3X 만큼 증가시킬 것으로 예상된다.
재료 특성들 및 처리 기술들에 있어서의 근본적인 차이들 때문에 전력 정류기들(또는 다이오드들)에 있어서 전통적인 Si 또는 GaAs 마이크로전자 기술들은 쉽게 SiC로 전이(transfer)될 수 없다. SiC 정류기들에 대한 다수의 보고들이 최근 수십년 사이에 나타났다(예를 들면, [2-6]).
미국 특허 번호 4,982,260호는 확산에 의해 생성된 고농도 도핑된(heavily doped) p형 웰(p-type well)을 통하여 에칭함으로써 p형 이미터 영역들을 정의하는 것을 기술한다. 그러나, SiC로의 도펀트(dopant)들의 확산은 심지어 매우 높은 온도들에서도 매우 느리게 일어나기 때문에, 실제, p형 웰은 이온 주입(ion implantation)에 의해 n형 SiC에만 형성될 수 있고, 그리하여 주입에 의한 손상으로 인해 소수 캐리어의 수명을 단축할 수 있다.
SiC JBC/MPS(Merged P-I-N Schottky) 그리드(grid)의 예는 미국 특허 번호 6,524,900 B2호에서 발견될 수 있다. 이러한 디바이스는 에피택셜적으로 성장된 층을 통한 플라즈마 에칭에 의해 정의된 주입된 p형 아일랜드(island)들 상에 성막된 쇼트키 금속을 갖는다. 그러나, 이러한 구조는, p형 영역들 상에 p형 오믹 컨택트(ohmic contact)가 없는 경우에 및 p형 영역들의 낮은 도핑으로 인한 불충분한 도전성 조정(conductivity modulation)의 경우에, 서지 전류(surge current)로부터 그 자신을 효과적으로 보호할 수 없다.
주입된 P+ 영역을 채용하여 p-n 접합을 형성하는 접합 배리어 정류기의 예는 미국 특허 번호 6,104,043호에서 발견된 수 있다. 이러한 경우에, 오믹 컨택트들이 고농도 도핑된 주입형 p형 영역들 상에 형성되지만, 그러한 구조의 드리프트 영역의 도전성 조정은, 심지어 고온 열 어닐링 후에도 남아있는 주입 손상들에 의해 소수 캐리어 수명 단축을 수반한다.
지금까지, 저가 대량 생산에 대한 대부분의 장애(obstacle)들은 p+-n 접합 레벨의 프로세스 단계들까지 거슬러올라갈 수 있다. 또한, 오믹 컨택트를 위한 고농도로 도핑된 p형 영역은 SiC의 큰 밴드갭 때문에 SiC에서 제조하기 어려울 수 있다. SiC JBC 다이오드들의 도전성 조정 및 오믹 컨택트 모두에 대한 계단형(abrupt) p+-n 접합을 얻기 위해서, 종종 이온 주입이 사용되어 P+ 영역이 형성된다. 이온 주입 동안 유발된 손상 및 주입 후 매우 높은 온도들에서의 어닐링(예를 들면, 온도들 >=1500℃)은 p-n 접합의 역(reverse) 누설 전류를 증가시킬 수 있고 쇼트키 컨택트가 만들어질 SiC의 표면을 열화(degrade)하는 경향이 있다. 이러한 처리 단계들로부터 야기된 손상은 순방향 도전성(forward conduction) 및 블로킹 능력(blocking capability)을 포함하는 디바이스 성능에 크게 영향을 미칠 수 있다. 주입 끝(tail)의 실제적인 깊이 프로파일, 결함 밀도, 어닐링 후 주입된 이온들의 재분포, 도펀트 원자들의 이온화 백분율 및 상이한 바이어스 및/또는 온도 응력(temperature stress) 하에서의 점 결함(point defect)들에 대한 불확실성들의 결합 때문에, 이온 주입에 의해 p+-n 접합 깊이를 정밀하게 제어하는 것도 어렵다.
이러한 결점들을 제거하기 위해, p+-n 접합을 형성하는 대안적인 방법들이 사용될 수 있다. 하나의 방법은 미국 특허 번호 6,767,783호에서 개시된 바와 같이, P+ 게이트 영역들을 에피택셜적으로 선택적으로 성장시키는 것이다. p+-n 접합을 형성하는 다른 방법은 트랜치-에칭형(trench-etched) N- 드리프트층의 상부 상에 P+ 층을 에피택셜적으로 재성장시킨 후, 플라즈마 에치백(etch-back)하거나 화학 기계적 연마(chemical-mechanical polishing) 또는 다른 평탄화 방법으로서 쇼트키 금속 컨택트를 위해 N- 드리프트 영역을 노출시키는 것이다. 유사한 방법이 미국 특허 6,897,133 B2에 개시된다. 그러나 이러한 참고 문헌에 기술된 디바이스에서, 저농도 도핑된 P 영역들이 p-n 접합을 형성하기 위해 사용된다. 또한, 이러한 디바이스에서 에피택셜적으로 성장된 p형 영역들은 정상 및 서지 전류 동작 조건들 양쪽 하에서 전류 전도가 상당히 제한할 수 있는 JFET 영역들을 형성하지 않지 않는다.
따라서, 반도체 디바이스들을 제조하기 위한 개선된 방법들에 대한 필요가 여전히 존재한다.
요 약
제1 실시예에 따르면,
제1 도전형의 반도체 재료를 포함하는 기판층;
기판층 상에 제1 도전형의 반도체 재료를 포함하는 선택적인 버퍼층;
기판층 또는 버퍼층 상의 드리프트층 - 드리프트층은 제1 도전형의 반도체 재료를 포함함 -;
드리프트층의 중앙 부분 상에, 제1 도전형과는 상이한 제2 도전형의 다수의 반도체 재료의 영역들을 포함하는 중앙 영역 - 제2 도전형의 반도체 재료의 영역들은 상부 표면들 및 측벽들을 가짐 -; 및
제2 도전형의 다수의 반도체 재료의 영역들과 인접한 드리프트층 위 및, 선택적으로, 제2 도전형의 다수의 반도체 재료의 영역들의 상부 표면들 위의 제1 도전형의 반도체 재료의 에피택셜적으로 과성장된 드리프트 영역
을 포함하는 반도체 디바이스가 제공된다.
제2 실시예에 따르면,
위에서 개시된 바와 같은 반도체 디바이스; 및
기판층 상에 형성된 적어도 하나의 추가 전자 전력 컴포넌트(electronic power component)
를 포함하는 집적 회로가 제공된다.
제3 실시예에 따르면,
제2 도전형과는 상이한 제1 도전형의 반도체 재료의 드리프트층 상의 제2 도전형 반도체 재료의 층을 통해 선택적으로 에칭하여 드리프트층의 재료를 노출시킴으로써, 드리프트층 상에 제2 도전형의 다수의 반도체 재료의 영역들을 포함하는 중앙 영역을 형성하는 단계 - 제2 도전형의 반도체 재료의 영역들은 상부 표면들 및 측벽들을 가짐 -;
제2 도전형의 반도체 재료의 영역들에 인접한 드리프트층의 노출된 표면들 위에 및 제2 도전형의 반도체 재료의 영역들의 상부 표면들 위에 제1 도전형의 반도체 재료의 드리프트 영역을 에피택셜적으로 과성장시키는 단계; 및
드리프트 영역을 에칭하여 제2 도전형의 반도체 재료의 영역들의 상부 표면들의 적어도 일부를 노출시키는 단계
를 포함하고,
드리프트층은 반도체 기판 상에 있거나 또는 제1 도전형의 반도체 재료를 포함하는 버퍼층 상에 있고, 버퍼층은 반도체 기판 상에 있는 반도체 디바이스를 제조하는 방법이 제공된다.
상술한 방법에 의해 제조된 디바이스도 또한 제공된다.
도 1A는 노출된 P+ 핑거(finger), 버스 바(bus-bar) 및 가드 링 영역(guard ring region)들을 갖는 일 실시예에 따른 JBS 정류기의 개략적인 2차원 예시도이다.
도 1B는 노출된 P+ 버스 바 및 매립된 p+-n 접합 및 가드 링들을 갖는 일 실시예에 따른 JBS 정류기의 개략적인 2차원 예시도이다.
도 1C는 노출된 P+ 핑거 및 버스 바 영역들을 갖고, JTE(junction termination extension) 및 메사 에지 종단(mesa edge termination)을 나타내는 일 실시예에 따른 JBS 정류기의 개략적인 2차원 예시도이다.
도 1D는 노출된 P+ 버스 바 영역 및 매립된 p+-n 접합만을 갖고, JTE 및 메사 에지 종단을 나타내는 일 실시예에 따른 JBS 정류기의 개략적인 2차원 예시도이다.
도 2는 에피택셜적으로 성장된 N+ 버퍼층, N형 드리프트층 및 그 드리프트층 상의 P+ 층을 갖는 개시 N+ 기판층의 개략도이다.
도 3A는 N형 드리프트층의 상부에 형성된 (에지 종단 구조로서) 트랜치형(trenched) P+ 핑거, 버스 바들, 및 가드 링들을 갖는 디바이스의 개략도이다.
도 3B 및 도 3C는 두 개의 상이한 p형 버스 바 배열들을 나타내는 디바이스의 두 실시예들의 개략적인 상면도들이다.
도 4는 예시적인 에지 종단으로서 제2 N형 드리프트층으로 트랜치-채워진(trench-filled) 평탄화된 P+ 핑거, 버스 바 및 가드 링의 개략도이다.
도 5A는 (에지 종단법의 예로서) 에치백 또는 패터닝되고 그후 에치백되어 모든 P+ 핑거, 버스 바 및 가드 링을 노출시키는 제2 N형 드리프트층의 개략도이다.
도 5B는 에치백 또는 패터닝되고 그후 에치백되어 P+ 버스 바 영역들만을 노출시키는 제2 N형 드리프트층의 개략도이다.
도 5C는 에치백 또는 패터닝되고 그후 에치백되어 JTE 또는 메사 에지 종단과 함께 모든 P+ 핑거 및 버스 바를 노출시키는 제2 N형 드리프트층들의 개략도이다.
도 5D는 에치백 또는 패터닝되고 그후 에치백되어 JTE 또는 메사 에지 종단과 함께 P+ 버스 바 영역들만을 노출시키는 제2 N형 드리프트층들의 개략도이다.
도 6A는 노출된 P+ 핑거, 버스 바 및 가드 링 영역들을 갖는 JBS 다이오드들 상에 전기적 절연 또는 패시베이션 중 하나를 형성하기 위해 성막되고 패터닝되는 유전체층(들)의 개략도이다.
도 6B는 P+ 버스 바 영역들만이 노출되고, p+-n 접합들 및 가드 링은 매립된 JBS 다이오드들 상에 전기적 절연 또는 패시베이션 중 하나를 형성하기 위해 성막되고 패터닝되는 유전체층(들)의 개략도이다.
도 6C는 JTE 또는 메사 에지 종단과 함께, 노출된 P+ 핑거 및 버스 바 영역들을 갖는 JBS 다이오드들 상에 전기적 절연 또는 패시베이션 중 하나를 형성하기 위해 성막되고 패터닝되는 유전체층(들)의 개략도이다.
도 6D는 JTE 또는 메사 에지 종단과 함께 P+ 버스 바 영역들만이 노출되고 p+-n 접합은 매립된 JBS 다이오드들 상에 전기적 절연 또는 패시베이션 중 하나를 형성하고, 쇼트키 및 오믹 금속 컨택트들을 위한 창(window)을 오픈하기 위해 성막 되고 패터닝되는 유전체층(들)의 개략도이다.
도 7A는 성막되어, 제2 N- 드리프트 영역들, 모든 노출된 P+ 영역들, 및 노출된 P+ 핑거, 버스 바 및 가드 링 영역들을 갖는 JBS 다이오드들 상의 기판의 이면에 대한 전기적으로 도전적인 컨택트들을 형성하는 금속들의 개략도이다.
도 7B는 제2 N- 드리프트 영역들, 노출된 모든 P+ 영역들, 및 P+ 버스 바 영역들만이 노출되고 p+-n 접합 및 가드 링은 매립된 JBS 다이오드들 상의 기판의 이면에 대해 전기적으로 도전적인 컨택트들을 형성하기 위해 성막되는 금속들의 개략도이다.
도 7C는 제2 N- 드리프트 영역들, 노출된 모든 P+ 영역들, 및 노출된 P+ 핑거 및 버스 바 영역들을 JTE 또는 메사 에지 종단과 함께 갖는 JBS 다이오드들 상의 기판의 이면에 대해 전기적으로 도전적인 컨택트들을 형성하기 위해 성막되는 금속들의 개략도이다.
도 7D는 제2 N- 드리프트 영역들, 노출된 모든 P+ 영역들, 및 JTE 또는 메사 에지 종단과 함께 P+ 버스 바 영역들만이 노출되고 p+-n 접합들은 매립된 JBS 다이오드들 상의 기판의 이면에 대해 전기적으로 도전적인 컨택트들을 형성하기 위해 성막되는 금속들의 개략도이다.
참조 번호들
1. 기판
2. N+ 버퍼층
3. N형 드리프트층
4. P형 영역들(예를 들면, 핑거들)
5. 금속 컨택트들을 위한 P형 버스 바
6. (a) P형 패시베이션된 가드 링들; (b) P형 매립된 가드 링들; (c) P형 에피택셜적으로 재성장된 또는 주입된 JTE 영역; (d) 모든 에피택셜 층들을 통하여 기판까지 에칭다운되는 메사 에지 종단
7. P형 트랜치들
8. N형 자가 평탄화된(self-planarized) 드리프트 영역
9. 절연 유전체 및 패시베이션 유전체
10. 노출된 P+ 영역들 및 N형 드리프트 영역 상의 애노드 금속 컨택트들
11. 이면 캐소드 금속 컨택트
본 발명의 목적은 동일 다이 상에 제조된 다른 다바이스들로부터 전기적으로 절연되도록 만들어질 수 있고, 동일 다이 상에 제조된 디바이스들이, 예를 들면, JFET(junction field-effect transistor)들 또는 BJT(bipolar junction transistor)들과 같은 다른 전자 전력 컴포넌트(electronic power component)들과 모놀리식으로 통합될 수 있는 그러한 방식으로 구현될 수 있는 SiC에 N+ 필드 정 지(stop) 영역 또는 "깊은" 메사 에지 종단을 갖거나 또는 갖지 않는 P+ 가드 링들 또는 JTE와 함께, 매립되거나 또는 노출된 p+-n 접합과 자가 평탄화된 제2 드리프트 영역을 포함하는 모두 에피택셜적으로 성장된 단일 또는 이중(dual) 드리프트 영역들을 갖는 JBS 정류기를 제공하는 것이다.
본 발명의 추가적인 목적은 패터닝된 탄화 실리콘 기판 상에 제2의 저농도 도핑된 N- 드리프트 영역들을 호모 에피택셜적인(homo-epitaxial) 과성장에 의한, 트랜치형 P+ 영역의 평탄화의 개념 및 예를 제공하려는 것이다.
본 발명의 추가적인 목적은 탄화 실리콘 패터닝된 기판 상의 제2의 저농도 도핑된 N- 드리프트 영역들만의 호모 에피택셜적인 과성장에 의한, 트랜치형 P+ 영역의 평탄화의 개념 및 예를 제공하려는 것이다.
본 발명의 추가적인 목적은 위의 디바이스들의 제조 방법을 제공하려는 것이다.
이러한 방법들에 의해 만들어진 디바이스 및 p+-n 접합의 형성 방법들이 본원에 설명된다. 일 실시예에 따르면, 본 방법은 플랫(flat) 제1 N- 드리프트층의 상부 상에 에피택셜적으로 P+ 층을 성장시키는 단계, 그 후 P+ 층을 드리프트 영역까지 에치백하여, 연장된(elongate) P+ 영역들(즉, 핑거들) 및, 선택적으로 하나 이 상의 버스 바들을 포함하는 패터닝된 P+ 층을 형성하는 단계를 포함한다. 일 실시예에 따르면, 버스 바들은 디바이스의 주변(periphery) 주위의 모든 P+ 핑거들을 함께 접속하여 쇼트키 컨택트 금속에 대한 외부 금속 컨택트를 허용할 수 있고, 따라서 서지 보호(protection)들을 위해 도전성 조정된 전류를 제공할 매립된 p+-n 접합 구조의 순방향 바이어싱을 허용한다.
디바이스는 에지 종단 구조를 포함할 수 있다. 에지 종단 방법들은 P+ 가드 링들, 에피택셜 성장 또는 이온 주입 중 하나에 의한 P형 JTE, 또는 "깊은" 메사 에지 종단(즉: 모든 에피택셜 N- 드리프트 및 P+ 층들을 통하여 N+ 기판으로 에칭다운된 메사)을 포함하지만, 그에 제한되지 않는다.
그 후 제2 n형 드리프트 영역은 패터닝된 P+ 영역 및 노출된 제1 N- 드리프트층 상에 과성장된다. 재성장된 제2 N- 드리프트 영역의 도핑 농도는 제1 N- 드리프트층과 상이할 수 있다. 예를 들면, 더 낮은 N- 드리프트 도핑 농도로 인해, 누설 전류가 더 낮지만 온-저항(Ron)이 높거나 또는 온-상태 전압 강하(VF)가 더 큰 것 사이에 트레이드오프(trade-off)가 존재한다. 이러한 설계의 트레이드오프는 제1 N- 드리프트층의 도핑 농도보다 더 높은 도핑 농도를 갖는 제2 N- 드리프트 영역을 재성장시키는 것에 의해 부분적으로 취소될 수 있다. 대안적으로, 제2 N- 드 리프트 영역은 제1 N- 드리프트층보다 더 저농도 도핑될 수 있다.
주입된 P형 영역 대신 에피택셜적으로 성장된 P형 영역을 사용함으로써 이하의 장점들이 실현될 수 있다:
˚JBS 정류기의 역 블로킹 성능 및 순방향 도전 성능(온-저항) 사이의 설계 트레이드의 상당히 더 나은 최적화를 허용하는, 주입에 의해 물리적으로 가능한 것보다 더 깊은 깊이의 p 영역을 포함하는(에피택셜 프로세스 시, >1㎛ 대비 높은 KeV의 주입 시, 보통 < 0.5㎛), 정밀하고 용이하게 제어되는 수직 p+-n 접합 치수들.
˚ P+ 트랜치들을 생성할 때, 부가하기에 융통성있고 편리한 선택적 p형 외부 "버스 바". p형 외부 "버스 바"는 모든 p형 핑거들에 접속할 수 있고, 이들은 게이트 저항을 감소시켜 JBS 정류기의 스위칭 성능을 개선하기 위해, 과성장된 N- 드리프트 영역에 매립되거나 금속 컨택트에 노출되는 것 중 하나일 수 있음.
˚ 효과적인 도전성 조정을 위해 고농도 도핑된 p형 재료는 고온의 사후(post) 어닐링 없이 달성될 수 있고, 고온의 어닐링( >1500℃)에 의한 SiC 쇼트키 컨택트 구역(area)의 표면 열화(degradation)를 제거할 수 있으므로 p+-n 다이오드의 도전성 조정을 향상시키는 동시에 쇼트키 다이오드의 이상적인 성능을 향상시킨다.
˚ 도전성 조정의 효율을 저하시키지 않고 p-n 접합의 부근의 전계를 신뢰할 수 있게 등급화(grading)하기 위한 계단형 및/또는 경사형인(graded) p-n 접합을 형성할 자유.
˚ p-n 접합 영역들은 주입 손상 및 주입 스트러글(implantation straggle)이 없다. 이러한 결과 (1) 용이한 고갈(depletion)을 위해 계단형 및/또는 경사형 p-n 접합들의 제조가 용이하게 되고, 소수 캐리어의 수명을 향상시켜 도전성 조정이 향상되며, (2) 주입으로 인한 p-n 접합의 (도핑 및 기하구조를 의미하는) 예상치 못한 구조의 변동에 기인한 문제들을 회피하게 되고, (3) p-n 접합의 부근의 전계를 신뢰할 수 있게 등급화할 수 있다.
˚ 더욱 강건하고 신뢰할 수 있는 p+-n 접합은 역 누설 전류 및 온도에 따른 임계 전압의 이동(shift)을 감소시킨다.
˚ 주입된 P형 도펀트의 불완전한 활성화에 대한 문제 및 의도하지 않은, 주입으로 유발된 결점들의 생성에 대한 문제를 제거하여 수율을 상당히 높이게 되고, 그리하여 제조 비용을 감소시킨다.
본원에 기술된 바와 같이, p+-n 접합을 형성하기 위해 구성된 P+ 영역들의 상부에 N- 드리프트층을 재성장시키는 것에 대한 이하의 장점들은 구성된 N- 드리프트 영역들의 상부에 P+ 층을 재성장시킨 후에 N- 드리프트 영역을 노출시키기 위해 에치백하는 것으로 실현될 수 있다.
˚ 온-저항(또는 VF) 및 누설 전류 (또는 블로킹 능력)을 최적화시켜 디바이 스 성능을 향상시키기 위하여 제1 드리프트층과 상이한 제2 드리프트층을 도핑할 자유.
˚ 향상된 "서지 전류 보호형(surge-current-protected)" JBS 다이오드를 위해 P+ 영역까지 제2 N- 층을 에치백함으로써 P+ 영역들을 노출시키거나 또는 고전압 정격(high voltage rated) JBS 다이오드의 서지 전류 능력의 정도를 유지하면서 제조 비용을 낮추도록 오믹 컨택트를 형성하기 위해 P+ 반도체를 매립된 채로 두지만 외부의 P+ 버스 바를 사용하는, 제2 재성장된 N- 층의 후속 처리에 대한 융통성.
˚ 쇼트키 컨택트된 N- 영역 대비 P+ 영역의 상대적인 구역이 Ron 또는 VF를 결정하는 요인들 중 하나이기 때문에, 더 좁은 P+ 구조는 더 큰 쇼트키 구역을 초래하고 그리하여 더 낮은 Ron 및 VF가 된다. 게다가, 더 넓은 공간 또는 두 인접 P+ 영역들 사이의 더 넓은 쇼트키 구역은 피크 전류 밀도를 감소시켜 더 나은 서지 전류 보호를 제공하는 것을 도울 수도 있다. 구성된(structured) N- 드리프트층을 P+ 영역으로 채워서 p+-n 접합을 형성할 때, N- 구역을 통하는 트랜치의 폭은, 재성장된 P+ 가 평탄화되도록 하고, 키 홀(key-hole)들(즉, 과도한 종횡비(aspect ratio)로 인해 재성장 동안 반도체에 형성된 보이드(void)들)이 없도록 하기 위해, 합리적인 종횡비를 허용하기에 충분히 클 필요가 있다. 대조적으로, 본 명세서는 구성 된 P+ 영역들 상에 N- 드리프트층을 재성장시켜, 구성된 P+ 영역들이 종래의 포토리소그래피 또는 임의의 다른 가용한 기술들을 사용하여, 구성된 N- 드리프트 영역들 상에 P+를 재성장시킴으로써 만들어지는 것보다 더 작거나 좁게 만들어질 수 있음을 교시한다.
˚ 구성된 P+ 영역들 상의 자가 평탄화된(self-planarized) 제2 N- 드리프트 영역의 재성장이, 2005년 8월 8일자로 출원되고 본 명세서에 참고로 포함된, 미국 특허 출원 일련 번호 11/198,298에 기술된 바와 같이 P+ 트랜치의 결정학적 방향(P+ trench crystallographic orientation)을 최적화함으로써 용이하게 달성될 수 있다. 본 실시예에서, 제2 재성장된 N-층은 오믹 컨택트를 형성하기 위해 에치백되어 P+ 영역들을 노출시키고, `298 출원에서 특정된, 에피택셜 재성장 프로세스에 의해 제공된 자가 평탄화 효과가, P+ 층에 만들어진 트랜치들이, 감소된 남아있는 기복(undulation)을 갖는 제2 N- 드리프트 영역에 의해 채워지는 것을 허용하기 때문에, 그들은 N- 드리프트층의 트랜치들이 P+ 층으로 채워지는 것보다 더 폭이 넓을 수 있다(즉 더 낮은 종횡비를 갖는다). 이러한 방식으로, 후속 금속화(metallization) 프로세스들의 연속적인 커버리지를 달성하기 위해 필요한 사후 에피택셜적 평탄화(post-epi planarization) 및 패터닝이 단순화될 수 있다.
일단 제2 N- 드리프트 영역이 P+ 트랜치들을 채우고, 구성된 에피택셜 P+ 영역들의 상부에 과성장되면, 그것은 모든 P+ 영역들 또는 모든 매립된 P+ 핑거들을 접속하는 버스 바들만을 외부 금속 컨택트들에 대해 노출시키기 위해 패터닝 및 에치백될 수 있다. 그 후, 에지 종단 구조가 형성될 수 있다. 에지 종단 구조들은 선택적으로 재성장되거나 또는 주입된 p형 JTE 영역에 의해 N+ 필드 정지(field-stop) 영역, 모든 에피택셜 층들을 통하여 N+ 기판까지 에칭다운된 "깊은" 메사, 또는 P+ 가드 링들과 함께 또는 그것들 없이 형성될 수 있다. 그 후 금속층들이 제2 N- 드리프트 영역의 상부에 적용되어 쇼트키 컨택트를 형성하고, 노출된 P+ 영역의 상부에 적용되어 오믹 접속을 형성하며, 기판의 이면에 적용되어 오믹 접속을 형성한다. 마지막으로, 두꺼운 금속층들이 쇼트키 및 오믹 컨택트들 둘 다의 상부에 적용되어 다이오드의 애노드를 형성할 수 있고, 오믹 컨택트의 이면에 적용되어 다이오드의 캐소드를 형성할 수 있다. 순서대로 방금 기술된 고온의 어닐링을 필요로 할 수 있는 오믹 컨택트 형성에 대한 스케줄은, 쇼트키 컨택트의 전기적 특성들이 손상되지 않는 방식으로 된다.
P+ 트랜치 깊이 또는 핑거 높이, P+ 핑거 폭, 채우기 위한 제2 N- 영역에 대한 두 개의 인접한 P+ 핑거들 사이의 거리 및 제1 드리프트층 및 제2 드리프트 영역의 도핑 농도는 본 기술 분야의 통상의 기술자들에게 알려진 공식에 따라 오프 상 태에서 모든 P+ 영역들 사이의 드리프트층의 고갈이 연속적이 되도록 하여 쇼트키 금속의 표면 인터페이스 및 제2 N- 드래프트 영역에 존재하는 쇼트키 배리어로부터 고갈 영역의 높은 전계를 여전히 차단하도록 하면서 낮은 RON 및 VF를 갖도록 선택될 수 있다.
포토리소그래피 상의 표면 토폴로지 및 제2 N- 드리프트 영역의 과성장 후 남아있는 금속 컨택트 스텝들의 효과를 고려하면, 구성된 P+ 영역들의 상부에 합리적으로 평탄한 제2 드리프트 영역을 갖는 것이 바람직하다. 그러나, 교번하는 트랜치들 및 P+ 핑거들은 보통 재성장된 에피택셜층의 플래너(plannar) 성장에 반하여 작용한다. 제2 N- 드리프트 영역을 형성하는데 사용될 수 있는 자가 평탄화된 에피택셜 재성장 방법이 본 명세서에 참고로서 포함된 미국 특허 출원 일련번호 11/198,298호에서 개시된다. 게다가, P+ 트랜치 깊이 또는 핑거 높이, P+ 핑거 폭, 채우기 위한 제2 N- 드리프트 영역에 대한 두 인접 P+ 핑거들 사이의 분리(separation)를 최적화함에 의해, 자가 평탄화된 제2 n형 드리프트 영역들이 트랜치형 P+ 영역들 상의 키홀들 없이(즉, 단결정 에피택셜 재료의 보이들 또는 내포물(inclusion)들 없이) 호모 에피택셜적으로 과성장될 수 있다.
다른 실시예들에 따르면, 개시된 JBS 정류기들은, SiC의 GTO(Gate turn-off thyristor)들 또는 MOSFET들 또는 BJT(Bipolar Junction Transistor)들 또는 JFET들과 같은 다른 전자 전력 컴포넌트들과 모놀리식으로(monolithically) 통합될 수 있다. 이러한 모놀리식 디바이스들은, 하나 이상의 n형 및/또는 p형 층들, 예를 들어, JBS 정류기들과 함께 동일 다이 상에 접합 FET를 형성하기 위해, 제2 드리프트 영역의 상부에서 성장된 제3 N+층의 선택적 또는 블랭킷(blanket) 재성장에 의해 이루어질 수 있고, 여기서, 소스 및 채널 영역들은 N+ 및 제2 N- 드리프트 영역들의 선택적 플라즈마 에치-백에 의해 정의될 수 있다.
디바이스는, 동일한 도전 타입(conductivity type)의 에피택셜 성장 버퍼층(epitaxially grown buffer layer)을 갖거나 또는 갖지 않은 전기적으로 p형 또는 n형일 수 있는 탄화 실리콘(silicon carbide) 기판 상에 설치될 수 있다. n형 기판들에 대해, 디바이스는 에피택셜 성장 제1 n형 드리프트 및 그 후, 제1 드리프트층과 동일하거나 또는 상이한 도핑 농도를 가질 수 있는 에피택셜적으로 재성장된 n형 평탄화(planarized) 제2 드리프트 영역이 수반되는 p형 트랜치형(trenched) 영역을 포함한다. 디바이스 구조는 종래의 포토리소그래피 및 플라즈마 드라이-에칭(dry-etch)을 사용하여 정의된다. n형 드리프트 영역에 대한 쇼트키 컨택트 및 p형 영역에 대한 오믹 컨택트가 웨이퍼의 상부에 형성되는 한편, 고농도 도핑된 기판에 대한 오믹 컨택트는 웨이퍼의 이면 상에 형성된다. 두 인접 p형 영역들 사이의 측면(lateral) 거리에 따라, 제안된 JBS 다이오드는, 상이한 온 상태 및 오프 상태 특성들을 가질 수 있고, 제2 드리프트 영역의 동일한 n형 도핑에 대한 오프 상태 동작의 펀치-쓰루(punch-through) 및 비펀치-쓰루(non-punch-through) 모드들 둘 다에 대해 구현될 수 있다. 부가적으로, 상술된 디바이스들은 MMIC(monolithic microwave integrated circuit)들에 사용될 수 있다. 또한, 상술된 디바이스들은 전력 스위칭 또는 변환기 또는 부스터(booster) 회로들에서의 사용을 위한 동일한 웨이퍼 또는 다이 상의 다른 전력 전자 컴포넌트들을 이용하여 모놀리식으로 제조될 수 있다.
탄화 실리콘은 200개보다 많은 상이한 폴리-타입들로 결정화된다. 가장 중요한 것은, 3C-SiC(정육면체 유닛 셀(cubic unit cell), 섬아연광(zincblende)); 2H-SiC; 4H-SiC; 6H-SiC(육각면체(hexagonal) 유닛 셀, 워트질레(wurtzile)) 및 15R-SiC(사방육면체(rhombohedral) 유닛 셀)이다. 그러나, 4H-폴리타입은 그의 더 큰 밴드갭 및 더 높은 전자 이동도로 인해 전력 디바이스들에 대해 더욱 매력적이다. 4H-SiC가 바람직하지만, 본 발명은 탄화 실리콘의 다른 폴리-타입들로 구성된 본원에 기술된 디바이스들 및 집적 회로들에 적용가능하다.
반도체 디바이스 및 방법은, 본 발명의 실시예들이 반도체 재료로서 탄화 실리콘(SiC)을 사용하여 기술되는 첨부 도면들을 참조하여 이후에 보다 상세히 기술될 것이다.
도 1A-1D는 상이한 에지 종단 구조(edge termination structure)들을 도시하는 JBS(Junction Barrier Schottky) 정류기로서 지칭된 반도체 디바이스의 개략적인 2차원적 도면들이다. 도면 1A-1D에 도시된 바와 같이, 디바이스는, 동일한 도전 타입의 에피택셜적으로 성장된 버퍼층(2)을 갖거나 또는 갖지 않는, 전기적으로 p형 또는 n형 중 하나일 수 있는 탄화 실리콘 기판(1) 상에 구성된다. n형 기판이 사용될 때, 디바이스가 에피택셜적으로 성장된 제1 n형 드리프트층(3) 및 그 후 제1 드리프트층과 동일하거나 상이한 도핑 농도를 가질 수 있는 에피택셜적으로 재성장된 n형 자가-평탄화 제2 드리프트 영역(8)이 수반되는 p형 트랜치형 영역(4)을 포함한다. 도시된 바와 같이, p형 영역은 버스 바(bus bar)들(5)을 포함한다. 디바이스 구조는 종래 포토리소그래피 및 플라즈마 드라이-에치를 사용하여 정의될 수 있다. 제2 드리프트 영역 상에 쇼트키 컨택트를 형성하는 금속은, 웨이퍼의 상부에 연속하는 애노드(10)를 형성하기 위해, 노출된 p형 영역들 상의 오믹 컨택트들에 접속되는 한편, 캐소드(11)는 기판의 이면 상의 n형 영역에 대한 오믹 컨택트에 의해 형성된다. 도 1A 및 1B에 도시된 바와 같이, P+ 가드 링(guard ring) 영역들(6(a) 및 6(b))은 도 1A에 도시된 바와 같이 패시베이션 유전체층(passivation dielectric layer)(9)에 대해 노출되거나 또는 도 1B에 도시된 바와 같이 n형 드리프트 영역(8)에 약간 매립될 수 있다.
도 1C는 노출된 P+ 핑거 및 버스 바 영역들을 갖는 JBS 정류기의 개략적인 2차원적 예시이다. 도 1C는 또한 JTE(junction termination extension)(6c) 및 메사 에지 종단(mesa edge termination)(6d) 구조들 둘 다를 도시한다.
도 1D는 매립된 P+-n 접합들 및 노출된 P+ 버스 바 영역들을 갖는 추가 실시예에 따른 JBS 정류기의 개략적인 2차원적 예시이다. 또한, 도 1D는 JTE(6c) 및 메사 에지 종단(6d) 구조들 둘 다를 도시한다.
도 2를 지금 참조하면, 개락적인 도면은 에피택셜적으로 성장된 N+ 버퍼, 제1 N형 드리프트 및 P+층들을 갖는 개시(starting) N+ 기판을 도시한다. 최소 결점 밀도(minimum defect density)를 갖는 고품질, 고농도 도핑의 얇은 N+ 버퍼층은 N형 드리프트 및 N+ 버퍼층들의 인터페이스에서 전기장의 굿스톱(good stop)으로서의 역할을 한다. 도 2에 도시된 버퍼층은 선택적이다. 저농도 도핑된 N형 드리프트 영역은 블로킹 능력(blocking capability)을 제공하지만, 고농도 도핑된 P+ 에피-층(epi-layer)은 접합 배리어(junction barrier)를 제공하는 P+-n 접합을 형성한다. 접합 배리어는 서지 전류를 전도하기 위해 홀(hole) 주입에 의한 도전성 조정의 가능성을 제공한다. P+ 에피-층은 예를 들어, 가드 링들의 형태로 에지 종단을 제공하기 위해 사용될 수도 있다. 도 2는 또한, 이러한 층들 각각에 대한 대표적인 도핑 농도들을 도시한다.
도 3A를 지금 참조하면, P+ 에피-층은 마스킹 재료를 사용하여 패터닝될 수 있다. 예시적인 마스킹 재료들은, 포토-레지스트들, 리프트-오프(lifted-off) 금속들, 산화물들 또는 임의의 다른 알려진 재료들을 포함하지만, 이에 한정되지 않는다. 도 3에 도시된 바와 같이, 그 후, P+층은, 도전성 조정을 위한 P+ 핑거들(4) 및 트랜치들(7); 오믹 금속 컨택트를 위해 P+ 핑거들(4)에 접속될 수 있는 하나 이 상의 P형 외부 버스 바들(5); 및 에지 종단을 위한 P+ 가드 링들(6)(a, b)을 동시에 형성하기 위해, 제1 n형 드리프트층(3)에 에칭다운(eteched down)될 수 있다.
도 3B 및 3C는 2개의 대안적인 버스 바 배열들을 도시하는 디바이스들의 개략적인 상면도들이다. 도 3B는 버스 바들(5)이 p형 영역들(4)을 둘러싼 실시예를 도시한다. 도 3C는 버스 바들(5)이 p형 영역들(4)을 세 면들로 둘러싼 대안적인 실시예를 도시한다. p형 영역들(4) 및 버스 바들(5)의 다른 배열들도 가능하다.
도 4를 지금 참조하면, 트랜치형 P+ 영역들은 제2 n형 드리프트 영역들을 형성하기 위해 호모에피택셜(homoepitaxial) N형 반도체 재료로 채워져서 평탄화된다. 이러한 제2 n형 드리프트 영역들의 도핑 농도는 제1 n형 드리프트층과 상이하고, 및/또는 접합 배리어 영역 내의 전기장의 크기를 제어하고, 드리프트층의 고갈 정도를 촉진하도록 등급화될(graded) 수 있다. 일반적으로, 평탄화는 오프-컷(off-cut)의 방향에 대하여 C/Si 비율 및 트랜치 방향(orientation)을 최적화함으로써 생긴다. 바닥 평면(basal plane)([0001])에 대해 8°또는 4°컷 오프된 4H-SiC이 <112-0> 방향을 향하는 것은 사실이다. [0001]에 대해 3.5°컷 오프된 6H-SiC가 <112-0> 방향을 향하는 것은 사실이다. 주요 플랫(major flat)의 직교 방향(즉, 오프-컷이 <11-00> 방향을 향함)은 마찬가지로 잘 이루어진다.
도 2-4에서, SiC 층들은 공지된 기술들을 사용하여 도너(donor) 또는 억셉터(acceptor) 재료들로 층들을 도핑함으로써 형성될 수 있다. 예시적인 도너 재료들은 질소 및 인(phosphorus)을 포함한다. 질소는 도너 재료로 바람직하다. SiC 를 도핑하기 위한 예시적인 억셉터 재료들은 보론(boron) 및 알루미늄을 포함한다. 알루미늄은 억셉터 재료로 바람직하다. 그러나, 상기 재료들은 단지 예시적인 것이고, 탄화 실리콘에 도핑될 수 있는 임의의 억셉터 및 도너 재료들이 사용될 수 있다. 본원에 기술된 JBS 정류기들의 다양한 층들의 도핑 레벨들 및 두께들은, 특정 어플리케이션들에 대해 바람직한 특성들을 갖는 디바이스를 생산하기 위해 변할 수 있다. 유사하게, 디바이스들의 다양한 특징들의 치수들은 특정 어플리케이션에 대해 바람직한 특성들을 갖는 디바이스를 생산하기 위해 변할 수 있다.
도 5A-5D는 다양한 에지 종단 구조들을 도시하는 매립된 P+ 핑거들(도 5B 및 5D) 또는 노출된 P+ 핑거들(도 5A 및 5C) 중 하나를 갖는 디바이스들을 도시한다. 도 5A 및 5C에 도시된 바와 같이, 제2 N형 드리프트 영역들은 금속 컨택트를 위해 P+ 핑거들(4) 및 버스 바 영역들(5) 둘 다를 노출하도록 패터닝되고 에칭다운될 수 있다. 도 5B 및 5D에 도시된 바와 같이, 제2 N형 드리프트 영역은 P+ 버스 바 영역들만을 노출하기 위해 패터닝되고 에칭다운될 수 있어, 결과적으로 매립된 P+-n 접합들이 제2 n형 드리프트 영역 아래 있게 된다. 도 5A에 도시된 바와 같이, 디바이스는 에지 종단 구조로서 노출된 P+ 가드 링 영역들을 가질 수 있다. 대안적으로서, 도 5B에 도시된 바와 같이, 디바이스는 매립된 P+ 가드 링 영역들을 가질 수 있다. 도 5C 및 5D는 또한, JTE(6c) 및 메사 에지 종단(6d) 구조들 둘 다를 도시한 다.
도 6A-6D를 지금 참조하면, 그 후 전기적 절연을 위한 유전체층 또는 스택(9)은, 디바이스의 상부에 쇼트키 및 오믹 금속 컨택트들을 오픈하기 위해, 유전체층 또는 스택을 통해 패터닝하고 에칭함으로써 수반되는 디바이스의 상부 표면 어디든지 성장될 수 있고 및/또는 성막될 수 있다. 유전체층 또는 스택(9)은 동일 웨이퍼 상에 제조된 상이한 디바이스들 사이에 사용될 수 있다. 유전체층 또는 스택(9)은 애노드 금속 컨택트 외부 및 에지 종단 구조의 상부에 전기장 패시베이션을 제공할 수 있다. 에지 종단 구조는 도 6A에 도시된 바와 같은 노출된 가드 링들, 도 6B에 도시된 바와 같은 매립된 가드 링 영역들, 도 6C 및 6D에 도시된 JTE 영역들 또는 도 6C 및 6D에 도시된 메사 에지 종단 영역들일 수 있다.
도 7A-7D에 도시된 바와 같이, 단일 또는 다중 금속층들은 웨이퍼(11)의 이면 상 뿐만 아니라 제2 드리프트 영역 및 버스 바 영역들(10)의 상부에 성막될 수 있다. 도 7A 및 7C에 도시된 바와 같이, 금속층(10)은 노출된 P+ 핑거들(4) 상에 성막될 수도 있다. 금속층들(10, 11)은 1개 또는 2개의 상이한 금속들 또는 금속 합금들 또는 금속 혼합물들로 구성될 수 있다. 예를 들어, 하나의 금속 또는 합금 또는 혼합물은, 제2 n형 드리프트 영역에 대한 쇼트키 컨택트에 사용될 수 있고, 다른 금속 또는 합금 또는 혼합물은, 도 7A 및 7C에 도시된 바와 같이, P+ 핑거 및 P+ 버스 바 영역들 둘 다에 대한 굿(good) 오믹 컨택트를 형성하는데 사용될 수 있 다. 대안적으로, 애노드는 도 7B 및 7D에 도시된 바와 같이 P+ 버스 바 영역들만을 컨택트할 수 있다. 2개의 상이한 금속들이 사용될 때, 오믹 금속 또는 금속 합금 또는 금속 혼합물은 쇼트키 금속/합금/혼합물 성막 전에 P+ 영역들에 대한 오믹 컨택트를 형성하기 위해, 성막되고 선택적으로 에칭된 후, 고온 어닐링(예를 들어, > 900℃)될 수 있다. 하나의 금속 또는 금속 합금 또는 금속 혼합물이 쇼트키 및 오믹 컨택트들의 동시 형성을 위해 신중히 선택된다면, 저온(예를 들어, > 500℃) 어닐링은 쇼트키 컨택트를 손상시키지 않고 P+ 영역에 대한 오믹 컨택트가 이루어지도록 할 것이다.
본원에 기재된 다중 JBS 디바이스들은, P+ 핑거들 및 트랜치들의 적절한 폭들을 선택함으로써, 상이한 전압 및 전류 레이팅(rating)을 위해 동일한 다이 상에 제조될 수 있다. 부가적으로, 본원에 기재된 JBS 디바이스들은, JBS 정류기들과 함께 동일한 다이 상에 JFET를 형성하기 위해, 하나 이상의 n형 및/또는 p형 층들, 예를 들어, 제2 드리프트 영역의 상부의 N+ 층을 선택적 또는 블랭킷 재성장시킴으로써, 동일한 다이 상에 다른 전력 전자 컴포넌트들(예를 들어, JFET들 또는 BJT들)을 이용하여 모놀리식으로 제조될 수 있고, 여기서, 소스 및 채널 영역들은 SiC의 N+ 층 및 제2 N- 드리프트 영역의 선택적인 플라즈마 에치-백에 의해 정의될 수 있다.
기판 및 에피택셜 층들의 전기 극성을 반전시킴으로써, n+-p 접합을 갖는 JBS 정류기는 본원에 기술된 방법들을 사용하여 제조될 수 있다.
SiC 층들은 적합한 기판 상의 에피택셜 성장에 의해 형성될 수 있다. 층들은 에피택셜 성장 동안 도핑될 수 있다.
예시의 목적으로 제공된 예들을 통해, 전술한 설명들이 본 발명의 원리들을 교시하지만, 본 발명의 핵심을 벗어남 없이 형식 및 상세에 있어서의 다양한 변경들이 이루어질 수 있다는 것은, 본 기술분야의 통상의 기술자가 본 명세서를 판독함으로써 이해될 것이다.
참고문헌들
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[3] D. A. Neamen, "Semiconductor Physics and Devices-Basic Principles", Published by Richard D. Irwin, Inc., ISBN 0-256-08405-X, pp. 342-345, 1992.
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[5] K. Rottner, M. Frischholz, T. Myrtveit, D. Mou, K. Nordgren, A. Henry, C. Hallin, U. Gustafsson, and A. Schoner, "SiC Power Devices for High Voltage Applications", Mat. Sci. Eng. B, 61-62, pp. 330-338, 1999.
[6] F. Dahlqvist, Lendenmann, and M. Ostling, "A JBS Diode with Controlled Forward Temperature Coeffient and Surge Current Capability", Mater. Sci. Forum 389-393, pp. l129- 1132, 1998.

Claims (50)

  1. 접합 배리어 쇼트키 정류기 반도체 디바이스로서,
    제1 도전형의 반도체 재료를 포함하는 기판층;
    상기 기판층 위의 드리프트층(drift layer) - 상기 드리프트층은 상기 제1 도전형의 반도체 재료를 포함함 -;
    상기 드리프트층의 상에, 상기 제1 도전형과 상이한 제2 도전형의 다수의 반도체 재료의 에피택셜적으로 성장된 영역들 - 상기 제2 도전형의 반도체 재료의 에피택셜적으로 성장된 영역들은 상부 표면들 및 측벽들을 가짐 -, 및
    PN 접합을 형성하기 위해 상기 에피택셜적으로 성장된 영역들의 측벽들과 컨택트하며 상기 제2 도전형의 상기 다수의 반도체 재료의 에피택셜적으로 성장된 영역들에 인접하는 상기 드리프트층 위의 상기 제1 도전형의 반도체 재료의 에피택셜적으로 과성장된(over-grown) 드리프트 영역
    을 포함하는 중앙 영역; 및
    상기 드리프트 영역의 적어도 일부와 컨택트하는 쇼트키 금속층
    을 포함하는 접합 배리어 쇼트키 정류기 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제2 도전형의 반도체 재료의 에피택셜적으로 성장된 영역들은 제1 끝단(end) 및 제2 끝단 사이에서 연장되는 길이를 각각 갖는 다수의 신장 세그먼트(elongate segment)들을 포함하며, 상기 신장 세그먼트들은 길이 방향과 수직인 측면(lateral) 방향으로 서로 이격되는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 도전형의 반도체 재료는 상기 제2 도전형의 상기 다수의 반도체 재료의 에피택셜적으로 성장된 영역들의 상기 상부 표면들 상에 있는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  4. 제1항에 있어서,
    상기 디바이스는 상기 기판층 상에 상기 제1 도전형의 반도체 재료를 포함하는 버퍼층을 포함하고,
    상기 드리프트층은 상기 버퍼층 상에 있는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  5. 제4항에 있어서,
    상기 버퍼층은 1x1018/㎤보다 큰 도펀트 농도(dopant concentration) 및/또는 0.5㎛의 두께를 갖는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  6. 제1항에 있어서,
    상기 기판층, 상기 드리프트층, 상기 중앙 영역 및 상기 드리프트 영역의 상기 반도체 재료는 탄화 실리콘(silicon carbide)인, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제1 도전형의 상기 반도체 재료는 n형 반도체 재료이고, 상기 제2 도전형의 상기 반도체 재료는 p형 반도체 재료인, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  8. 제1항에 있어서,
    상기 드리프트층은 1㎛보다 큰 두께를 갖는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  9. 제1항에 있어서,
    상기 중앙 영역은 0.5㎛보다 큰 두께를 갖는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  10. 제1항에 있어서,
    상기 중앙 영역은 1x1019/㎤보다 크거나 또는 같은 도펀트 농도를 갖는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  11. 제1항에 있어서,
    상기 기판층은 1x1018/㎤보다 큰 도펀트 농도를 갖는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  12. 제1항에 있어서,
    상기 드리프트층 및 상기 드리프트 영역 각각은 1x1014/㎤ 내지 1x1017/㎤의 도펀트 농도를 갖는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  13. 제1항에 있어서,
    상기 드리프트 영역은 상기 드리프트층과 상이한 도펀트 농도를 갖는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  14. 제1항에 있어서,
    상기 드리프트층과 대향하는(opposite) 상기 기판 상의 오믹 컨택트 재료 및 상기 중앙 영역 상의 오믹 컨택트 재료를 더 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  15. 제2항에 있어서,
    상기 제2 도전형의 반도체 재료의 에피택셜적으로 성장된 영역들은 상기 신장 세그먼트들의 제1 끝단들을 접속시키는 제1 버스 바(bus-bar) 및 상기 신장 세그먼트들의 제2 끝단들을 접속시키는 제2 버스 바를 더 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  16. 제15항에 있어서,
    상기 제1 및 제2 버스 바들 각각은 제1 폭을 갖고, 상기 신장 세그먼트들은 상기 제1 폭보다 작은 제2 폭을 갖는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  17. 제15항에 있어서,
    상기 제1 및 제2 버스 바들은 제1 및 제2 대향하는 끝단들을 갖고, 상기 제1 버스 바의 제1 끝단은 제3 버스 바에 의해 상기 제2 버스 바의 제1 끝단에 접속되는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  18. 제17항에 있어서,
    상기 제1 버스 바의 제2 끝단은 제4 버스 바에 의해 상기 제2 버스 바의 제2 끝단에 접속되는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  19. 제14항에 있어서,
    상기 오믹 컨택트 재료 상의 금속층들 및 상기 드리프트 영역의 적어도 일부와 컨택트하는 쇼트키 금속층을 더 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  20. 제19항에 있어서,
    상기 중앙 영역 상의 상기 오믹 컨택트 재료 상의 상기 금속층은 상기 쇼트키 금속층과 상이한 구성을 갖는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  21. 제1항에 있어서,
    상기 디바이스의 주변부에 에지 종단(edge termination) 구조를 더 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  22. 제21항에 있어서,
    상기 에지 종단 구조 상에 유전체층(dielectric layer)을 더 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  23. 제21항에 있어서,
    상기 에지 종단 구조는 상기 드리프트층에 주입된(implanted) 상기 제2 도전형의 반도체 재료의 영역을 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  24. 제21항에 있어서,
    상기 에지 종단 구조는 메사(mesa) 에지 종단을 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  25. 제21항에 있어서,
    상기 에지 종단 구조는 상기 중앙 영역을 둘러싸는 상기 드리프트층 상에 상기 제2 도전형의 반도체 재료의 하나 이상의 연속 영역(continuous region)들을 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  26. 제25항에 있어서,
    상기 중앙 영역을 둘러싼 상기 제2 도전형의 반도체 재료의 하나 이상의 연속 영역들에 인접한 상기 제1 도전형의 에피택셜적으로 성장된 반도체 재료를 더 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  27. 제26항에 있어서,
    상기 제1 도전형의 상기 에피택셜적으로 성장된 반도체 재료는 상기 중앙 영역을 둘러싼 상기 제2 도전형의 반도체 재료의 하나 이상의 연속 영역들 상에 있는, 접합 배리어 쇼트키 정류기 반도체 디바이스.
  28. 집적 회로로서,
    제1항의 접합 배리어 쇼트키 정류기 반도체 디바이스; 및
    기판층 상에 형성된 적어도 하나의 추가 전자 전력 컴포넌트(additional electronic power component)
    를 포함하는 집적 회로.
  29. 제28항에 있어서,
    상기 적어도 하나의 추가 전자 전력 컴포넌트는 BJT(bipolar junction transistor), JFET(junction field-effect transistor), MOSFET(metal-oxide semiconductor field-effect transistor), GTO(gate turn-off thyristor) 및 이들의 조합으로 구성되는 그룹으로부터 선택되는 집적 회로.
  30. 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법으로서,
    제2 도전형과는 상이한 제1 도전형의 반도체 재료의 드리프트층 상의 상기 제2 도전형의 반도체 재료의 에피택셜 층을 선택적으로 에칭하여 상기 드리프트층의 재료를 노출시킴으로써, 상기 드리프트층 상에 상기 제2 도전형의 다수의 반도체 재료의 에피택셜적으로 성장된 영역들을 포함하는 영역을 형성하는 단계 - 상기 제2 도전형의 반도체 재료의 에피택셜적으로 성장된 영역들은 상부 표면들 및 측벽들을 가짐 -;
    상기 제2 도전형의 반도체 재료의 에피택셜적으로 성장된 영역들에 인접하고 또한 컨택트하는 상기 드리프트층의 노출된 표면들 위 및 상기 제2 도전형의 반도체 재료의 에피택셜적으로 성장된 영역들의 상부 표면들 위에 상기 제1 도전형의 반도체 재료의 드리프트 영역을 에피택셜적으로 과성장시키는 단계 - 상기 드리프트 영역의 과성장에 의해 적어도 상기 에피택셜적으로 성장된 영역들의 측벽들 및 상기 드리프트 영역 사이에 PN 접합들을 형성함 -;
    상기 드리프트 영역을 에칭하여 상기 제2 도전형의 반도체 재료의 에피택셜적으로 성장된 영역들의 상기 상부 표면들의 적어도 일부를 노출시키는 단계; 및
    상기 드리프트 영역의 적어도 일부 상에 쇼트키 금속을 성막하는 단계
    를 포함하고,
    상기 드리프트층은 반도체 기판 위에 있는, 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법.
  31. 제30항에 있어서,
    상기 제2 도전형의 반도체 재료의 에피택셜적으로 성장된 영역들은 제1 끝단 및 제2 끝단을 각각 갖는 다수의 이격된 신장 세그먼트들을 포함하고,
    상기 신장 세그먼트들은 길이 방향과 수직인 측면 방향으로 서로 이격되는, 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법.
  32. 제31항에 있어서,
    상기 제2 도전형의 반도체 재료의 에피택셜 층을 선택적으로 에칭하는 단계는 신장 세그먼트들의 제1 끝단들을 전기적으로 접속시키는 제1 버스 바 및 상기 신장 세그먼트들의 제2 끝단들을 전기적으로 접속시키는 제2 버스 바를 형성하는 단계를 더 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법.
  33. 제32항에 있어서,
    상기 제1 및 제2 버스 바들 각각은 제1 폭을 갖고, 상기 이격된 신장 세그먼트들은 상기 제1 폭보다 작은 제2 폭을 갖는, 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법.
  34. 삭제
  35. 삭제
  36. 제32항에 있어서,
    에피택셜적으로 과성장된 상기 드리프트 영역을 에칭하는 단계는 상기 제1 및 제2 버스 바들을 노출시키는 단계를 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법.
  37. 삭제
  38. 제30항에 있어서,
    하부(underlying) 기판을 노출시키기 위해 상기 디바이스의 주변부에 있는 상기 드리프트층을 에칭하는 단계를 더 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법.
  39. 제30항에 있어서,
    상기 디바이스의 주변부에 상기 드리프트층의 상기 제2 도전형의 반도체 재료의 주입 영역(implanted region)을 형성하는 단계를 더 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법.
  40. 제30항에 있어서,
    상기 드리프트 영역 상에 제1 컨택트를 형성하는 단계; 및
    상기 드리프트층에 대향하는 상기 반도체 기판의 표면 상에 제2 컨택트를 형성하는 단계
    를 더 포함하는 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법.
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 제30항에 있어서,
    상기 제2 도전형의 상기 반도체 재료의 에피택셜 층을 선택적으로 에칭하는 단계는, 상기 드리프트층 상에 상기 제2 도전형의 상기 반도체 재료의 하나 이상의 연속 영역들을 형성하여 상기 제2 도전형의 반도체 재료의 상기 영역들을 둘러싸는 것이고,
    상기 드리프트층의 노출된 표면들 위의 상기 제1 도전형의 반도체 재료를 에피택셜적으로 성장시키는 단계는, 상기 제2 도전형의 반도체 재료의 하나 이상의 연속 영역들에 인접한 상기 드리프트층 상의 상기 제1 도전형의 반도체 재료를 에피택셜적으로 성장시키는 단계를 포함하는, 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법.
  49. 제30항에 있어서,
    상기 드리프트층은 상기 제1 도전형의 반도체 재료를 포함하는 버퍼층 상에 있고, 상기 버퍼층은 반도체 기판 상에 있는, 접합 배리어 쇼트키 정류기 반도체 디바이스 제조 방법.
  50. 삭제
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