DE102013010187A1 - Schottky-Barriere-Vorrichtung mit lokal planarisierter Oberfläche und zugehöriges Halbleitererzeugnis - Google Patents

Schottky-Barriere-Vorrichtung mit lokal planarisierter Oberfläche und zugehöriges Halbleitererzeugnis Download PDF

Info

Publication number
DE102013010187A1
DE102013010187A1 DE102013010187.5A DE102013010187A DE102013010187A1 DE 102013010187 A1 DE102013010187 A1 DE 102013010187A1 DE 102013010187 A DE102013010187 A DE 102013010187A DE 102013010187 A1 DE102013010187 A1 DE 102013010187A1
Authority
DE
Germany
Prior art keywords
drift layer
power rectifier
rectifier device
layer
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102013010187.5A
Other languages
English (en)
Inventor
Andrei Konstantinov
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE102013010187A1 publication Critical patent/DE102013010187A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02529Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout

Abstract

Die vorliegende Erfindung betrifft eine Leistungsgleichrichtervorrichtung für Leistungsumwandlungsanwendungen sowie ein Verfahren zum Herstellen einer derartigen Vorrichtung. Die Leistungsgleichrichtervorrichtung umfasst eine Driftschicht (110), die Siliziumkarbid beinhaltet. Eine Schottky-Elektrode (120) ist auf der Driftschicht derart angeordnet, dass die Schottky-Elektrode und eine Oberfläche der Driftschicht einen Schottky-Kontakt (130) bereitstellen. Die Driftschicht weist eine planarisierte Oberfläche derart auf, dass die Tiefe einer beliebigen Vertiefung (140) der Oberfläche der Driftschicht kleiner als näherungsweise Dmax = Eb/Fa ist, wobei Eb die Metallhalbleiterbarrierehöhe ist und Fa das Avalanche-Durchschlagsfeld ist. Die vorliegende Erfindung ist dahingehend von Vorteil, dass sie eine Leistungsgleichrichtervorrichtung, die eine Oberfläche (der Driftschicht) mit verbesserter Glattheit bereitstellt, sowie ein Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung mit verringerten Leckströmen bereitstellt.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft das Gebiet der Hochleistungshalbleitervorrichtungstechnologie und insbesondere siliziumkarbidbasierte Hochleistungsvorrichtungen (Siliziumkarbid SiC), so beispielsweise eine SiC-Schottky-Barriere-Leistungsgleichrichtervorrichtung, sowie ein Verfahren zum Herstellen einer derartigen Leistungsgleichrichtervorrichtung.
  • Hintergrund
  • Siliziumkarbid-Schottky-Barriere-Vorrichtungen sind hohes Leistungsvermögen aufweisende Leistungsvorrichtungen mit geringeren Leistungsverlusten als herkömmliche Siliziumvorrichtungen und können bei höheren Schaltfrequenzen arbeiten. SiC bietet Vorteile dahingehend, dass es ein hohes elektrisches Durchschlagsfeld, eine hohe thermische Leitfähigkeit und eine hohe Sättigungsdriftgeschwindigkeit von Elektronen aufweist. SiC ist ein eine breite Bandlücke aufweisende Halbleiter und kann vorteilhafterweise zum Herstellen von Vorrichtungen für geringen Verlust aufweisende Leistungsumwandlungsvorrichtungen, so beispielsweise Gleichrichter, eingesetzt werden.
  • Im Allgemeinen können Leistungsgleichrichtervorrichtungen aus epitaxial aufgewachsenen SiC-Schichten hergestellt werden. Epitaxiale SiC-Schichten bieten üblicherweise eine Anzahl von Unregelmäßigkeiten infolge von Dislozierungsdefekten, so beispielsweise Wachstumsvertiefungen, Erhöhungen und Wachstumsstufen. Derartige morphologische Defekte führen zu Bereichen mit einer Konzentration des elektrischen Feldes, wodurch die Wahrscheinlichkeit eines Elektronentunnelns von dem Schottky-Metall in die SiC-Driftschicht steigt, wodurch Leckströme bei hohen Sperrspannungen steigen. Hochtemperaturphasen des Herstellungsprozesses der Leistungsgleichrichtervorrichtung, so beispielsweise ein Implantiertempern (implant annel), können zudem zu einer Oberflächeaufrauung infolge einer Diffusion von Silizium und Kohlstoff entlang der Waferoberfläche führen.
  • Das Muster der Konzentration des elektrischen Feldes hängt von der Konfiguration der Unregelmäßigkeiten an der SiC-Oberfläche ab. Eine nadelförmige Vertiefung mit einer vergleichsweise schmalen Breite im Vergleich zu ihrer Tiefe entlang der Richtung des epitaxialen Wachstums kann daher eine hohe lokale Konzentration des elektrischen Feldes bewirken. Eine flache Vertiefung mit einer vergleichsweise großen seitlichen Erstreckung kann demgegenüber zu einem geringeren Ausmaß der Konzentration des elektrischen Feldes führen. Der Krümmungsradius und die Tiefe der Vertiefung, die anliegende Spannung und die Dicke der dotierten SiC-Schicht sind Beispiele für Parameter, die Auswirkungen auf die Leckströme der Leistungsgleichrichtervorrichtung haben können.
  • Es wäre daher wünschenswert, eine Leistungsgleichrichtervorrichtung sowie ein entsprechendes Herstellungsverfahren bereitzustellen, wobei eine Oberfläche der Driftschicht eine verbesserte Glattheit aufweist.
  • Zusammenfassung der Erfindung
  • Eine Aufgabe wenigstens einiger der Ausführungsbeispiele der vorliegenden Erfindung besteht darin, wenigstens einige der vorgenannten Nachteile im Stand der Technik zu überwinden und eine verbesserte Alternative gegenüber dem Stand der Technik bereitzustellen.
  • Allgemein besteht eine Aufgabe der vorliegenden Erfindung darin, eine Hochspannungs-Leistungsumwandlungshalbleitervorrichtung, insbesondere eine SiC-Schottky-Barriere-Leistungsgleichrichtervorrichtung, bereitzustellen, die eine Oberfläche (der Driftschicht) mit verbesserter Glattheit aufweist. Des Weiteren besteht eine Aufgabe der vorliegenden Erfindung darin, ein Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung mit verringerten Leckströmen bereitzustellen.
  • Diese und andere Aufgaben der vorliegenden Erfindung werden mittels einer Leistungsgleichrichtervorrichtung sowie eines Verfahrens mit den Merkmalen erreicht, die in den unabhängigen Ansprüchen definiert sind. Exemplarische Ausführungsbeispiele der Erfindung sind durch die abhängigen Ansprüche gekennzeichnet.
  • Daher wird entsprechend einem ersten Aspekt der vorliegenden Erfindung eine Leistungsgleichrichtervorrichtung bereitgestellt. Die Leistungsgleichrichtervorrichtung umfasst eine Driftschicht, die Siliziumkarbid beinhaltet, und eine Schottky-Elektrode, die auf der Driftschicht angeordnet ist. Die Driftschicht und die Schottky-Elektrode stellen einen Schottky-Kontakt bereit, wobei die Driftschicht eine planarisierte Oberfläche derart aufweist, dass die Tiefe einer beliebigen Vertiefung der Oberfläche der Driftschicht kleiner als näherungsweise Dmax = Eb/Fa ist, wobei Eb die Metallhalbleiterenergiebarrierehöhe ist und Fa das Avalanche-Durchschlagsfeld ist.
  • Entsprechend einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung bereitgestellt. Das Verfahren umfasst die Schritte des Bildens einer Driftschicht, die SiC beinhaltet, des Bildens einer Opferschicht auf einer Oberfläche der Driftschicht, des Übertragens der in der Opferschicht erhaltenen Morphologie (oder Struktur) auf die Oberfläche der Driftschicht und des Bildens einer Schottky-Elektrode auf der Driftschicht, wobei die Schottky-Elektrode und die Oberfläche der Driftschicht einen Schottky-Kontakt bereitstellen.
  • Die vorliegende Erfindung beruht auf der Einsicht, dass man durch Entfernen von Vertiefungen mit einer bestimmten Tiefe einen vernachlässigbaren (oder wenigstens verringerten) Effekt einer Vertiefungsbildung (pitting) auf die Durchschlagsleistung der Leistungsgleichrichtervorrichtung erhalten kann. Eine geeignete maximale Tiefe der Vertiefungen kann als Verhältnis zwischen der Metallhalbleiterbarriereenergiehöhe und dem Avalanche-Durchschlagsfeld definiert werden.
  • Eine derartige Oberfläche kann entsprechend einem Herstellungsverfahren erhalten werden, bei dem die Oberflächenmorphologie einer Opferschicht auf die (mit Vertiefungen versehene) Oberfläche der Driftschicht übertragen wird. Vorteilhafterweise weist die Opferschicht eine glattere Oberfläche als die ursprüngliche (mit Vertiefungen versehene) Oberfläche der Driftschicht auf.
  • Die Leistungsgleichrichtervorrichtung kann eine SiC-Schottky-Barriere-Leistungsgleichrichtervorrichtung, so beispielsweise eine Diode, oder eine Halbleitervorrichtung, die wenigstens einen Schottky-Barriere-Übergang aufweist, sein.
  • Unter dem Begriff „Vertiefung” („pit”) sollte eine beliebige Aushöhlung, ein Loch oder eine Einkerbung in der SiC-Oberfläche verstanden werden. Eine Vertiefung kann einen morphologischen Defekt betreffen, so beispielsweise eine kristallografische Dislozierung, so beispielsweise eine Schraubendislozierung und eine Kantendisklozierung, die während des epitaxialen Wachstums des Substrates auftritt, oder einen Nachwachstumsdefekt, der durch die Bearbeitung (im Anschluss an das epitaxiale Wachstum) bewirkt wird, so beispielsweise eine Diffusion von Kohlenstoff- und Siliziumatomen während des Temperns, oder einen durch Ionenbombardierung induzierten Schaden.
  • Eine Vertiefung kann eine Öffnung beinhalten, die an der Oberfläche der Driftschicht befindlich ist und sich über Seitenwände zu einem entgegengesetzten bzw. gegenüberliegenden Boden erstreckt. Die Vertiefung kann sich in der Driftschicht in Richtung des epitaxialen Wachstums erstrecken, und es kann die Länge der Erstreckung als Tiefe der Vertiefung bezeichnet werden. Die seitliche Erstreckung der Öffnung kann als Breite der Öffnung bezeichnet werden und kann kreisförmig sein oder eine beliebige andere Form aufweisen. Der Boden der Vertiefung kann beispielsweise flach sein oder einen spitzen Winkel bilden, der durch die Verjüngung der Seitenwände definiert ist. Der Boden der Vertiefung kann auch durch eine Breite oder einen Krümmungsradius definiert werden. Die Tiefe der Vertiefung, die Breite der Vertiefung und der Boden sowie die Verjüngung der Seitenwände definieren die Form der Vertiefung.
  • Wird die Schottky-Elektrode auf der Driftschicht angeordnet, so kann das Metall teilweise oder vollständig eine Vertiefung ausfüllen und hierdurch einen Metallvorsprung in dem Halbleitermaterial bilden. Die Form des Abschnittes, der von der Metallschicht vorsteht, kann der Form der Vertiefung entsprechen und definiert die Konzentration des elektrischen Feldes.
  • Umkehrströme von Leistungsgleichrichtervorrichtungen werden von einer Tunnelung dominiert, die von der Barrierehöhe und der Oberflächenmorphologie an der Metall-Halbleiter-Grenzfläche abhängt. Vertiefungen an der Oberfläche mit einer Erstreckung in die Driftschicht hinein können Konzentrationen des elektrischen Feldes in der Driftschicht bewirken, was die Wahrscheinlichkeit einer Elektronentunnelung erhöht.
  • Entsprechend der vorliegenden Erfindung wird die Wahrscheinlichkeit einer Elektronentunnelung in einer Leistungsgleichrichtervorrichtung merklich verringert, wenn Vertiefungen, die tiefer als Eb/Fa Nanometer sind, entfernt werden. Die maximale Schottky-Metall-Einkerbung in den Halbleiter hinein kann begrenzt werden, wodurch die Wahrscheinlichkeit eines Elektronentunnelns und dessen Effekt auf das Durchschlagsvermögen der Leistungsgleichrichtervorrichtung verringert wird.
  • Das Schottky-Metall kann beispielsweise gesputtertes oder aufgedampftes Titan, Wolfram oder Molybdän sein.
  • Entsprechend einem Ausführungsbeispiel kann die Tiefe einer beliebigen Vertiefung der Oberfläche der Driftschicht, die dem Durchmesser oder der Größe nach kleiner als näherungsweise 2 μm ist, kleiner als näherungsweise 5 nm sein. Vertiefungen mit einer derartigen Form sind gegebenenfalls nicht ausreichend schmal und tief, um eine Konzentration des elektrischen Feldes zu erzeugen, die hoch genug ist, um die Barrierehöhe zu beseitigen. Das Ausführungsbeispiel ist daher dahingehend von Vorteil, dass es den Effekt der Vertiefungsbildung (pitting) auf das elektrische Durchschlagsvermögen der Leistungsgleichrichtervorrichtung verringert.
  • Entsprechend einem Ausführungsbeispiel kann die Leistungsgleichrichtervorrichtung einen Übergangsanschlussbereich an ihrem äußeren Umfang beinhalten, der dahingehend von Vorteil ist, dass er eine Verdichtung (crowding) des elektrischen Feldes an der Vorrichtungskante verringert und hierdurch das Risiko eines frühen elektrischen Durchschlages verringert. Der Anschlussbereich kann beispielsweise ein kontinuierliches Band sein, das um den Umfang der Vorrichtung herum vorgesehen ist.
  • Entsprechend einem Ausführungsbeispiel beinhaltet die Driftschicht der Leistungsgleichrichtervorrichtung eine Feldanordnung von p-Typ-Bereichen (Verarmungsstopper oder Feldstopper), die vorteilhafterweise das Schottky-Barriere-Metall vor einer Einwirkung eines hohen elektrischen Feldes abschirmen können. Die p-Typ-Bereiche können vorteilhafterweise in einer Feldanordnung angeordnet sein. Beispiele für p-Typ-Dotiermittel beinhalten beispielsweise Aluminium und Bor.
  • Entsprechend einem Ausführungsbeispiel kann die Driftschicht des Leistungsgleichrichters einen oberflächenahen Abschnitt umfassen, der mit einer Dotierung versehen ist, die 1,5 bis 8 Mal höher als die Dotierung des verbleibenden Teiles der Driftschicht ist. Die Tiefe des oberflächennahen Abschnittes der Driftschicht kann näherungsweise gleichwertig zur Tiefe des p-Typ-Verarmungsstoppers sein.
  • Entsprechend einem Ausführungsbeispiel kann die Leistungsgleichrichtervorrichtung vorteilhafterweise einen äußeren Umfang aufweisen, der mit einem Verarmungsstopperbereich versehen ist. Der Verarmungsstopperbereich, so beispielsweise ein p-dotierter Bereich, kann derart angeordnet sein, dass er verhindert, dass ein Verarmungsbereich der Leistungsgleichrichtervorrichtung eine Kante der Vorrichtung während der Spannungssperrung erreicht.
  • Entsprechend einem Ausführungsbeispiel kann die Leistungsgleichrichtervorrichtung eine Feldanordnung von Stoß- bzw. Überspannungs-pn-Dioden (surge pn diodes) umfassen, die innerhalb eines Bereiches gemäß Definition durch den Übergangsanschlussbereich verteilt ist, wobei jegliche der Überspannungs-pn-Dioden mit einem ohmschen Kontakt versehen ist und eine minimale seitliche Erstreckung des Zweifachen der Dicke der Driftschicht aufweist.
  • Entsprechend einem Ausführungsbeispiel der Driftschicht kann die Driftschicht vorteilhafterweise eine n-Typ-Leitfähigkeit aufweisen.
  • Entsprechend einem Ausführungsbeispiel kann der Schritt des Übertragens der in der Opferschicht erhaltenen Morphologie auf die Oberfläche der Driftschicht ein Entfernen der Opferschicht unter Verwendung eines Ätzprozesses beinhalten. Das Ätzen ist gegenüber anderen Materialentfernungsprozessen, so beispielsweise Schleifen oder Polieren, dahingehend von Vorteil, dass es den Wafer keiner (oder wenigstens einer geringeren) mechanischen Bearbeitung aussetzt und eine genauere Steuerung bzw. Regelung der Materialentfernung erlaubt.
  • Ätzprozesse sind zudem dahingehend von Vorteil, dass sie eine selektive Planarisierung der Wafer erlauben. Der Wafer kann beispielsweise mit einer vergleichsweise dicken Oxidmaske versehen werden, die bestimmte Bereiche, so beispielsweise ionenimplantierte Bereiche, schützt und die beabsichtigten Schottky-Bereiche freilässt. Auf diese Weise können die implantierten Bereiche während der Planarisierung geschützt werden, sodass man eine lokale Planarisierung ohne Auswirkungen auf die Tiefe der implantierten Bereiche erhält. Dies ist insbesondere bei SiC-Vorrichtungen von Vorteil, die eine vergleichsweise flache Implantiertiefe aufweisen können und daher empfindlich gegenüber einer übermäßigen Materialentfernung sein können.
  • Entsprechend einem Ausführungsbeispiel kann der Ätzprozess ein Plasmaätzen sein, so beispielsweise ein induktiv gekoppeltes Plasmaätzen (Inductively-Coupled Plasma ICP).
  • Entsprechend einem weiteren Ausführungsbeispiel kann der Ätzprozess eine Selektivität zwischen der Opferschicht und dem SiC in dem Bereich von 0,9 bis 1,1 aufweisen. Die Selektivität stellt das Verhältnis von Ätzraten zwischen den beiden Materialien dar.
  • Die Verwendung eines Ätzprozesses, der das SiC und die Opferschicht mit nahezu derselben Ätzrate, so beispielsweise in dem Bereich von 0,9 bis 1,1, ätzt, ist dahingehend von Vorteil, dass sie eine Übertragung der Oberflächenmorphologie der Opferschicht in die Oberfläche der Driftschicht ermöglicht. Während der Ausdünnung der Opferschicht durch Ätzen werden vorstehende Oberflächenbereiche der Driftschicht allmählich dem Ätzprozess ausgesetzt und im Wesentlichen mit derselben Rate wie das Opfermaterial geätzt. Übermäßige Oberflächenunregelmäßigkeiten können hierdurch durch die entsprechende Oberflächenmorphologie der Opferschicht ersetzt werden, wobei durch weiteres Fortsetzen des Ätzens auch hohle Unregelmäßigkeiten, so beispielsweise Vertiefungen und Löcher, ersetzt werden. Vorausgesetzt, dass die Opferschicht eine glattere Morphologie als die anfängliche Oberfläche der epitaxial aufgewachsenen Driftschicht aufweist, verbessert ein derartiger Prozess die Morphologie der Driftschicht.
  • Entsprechend einem Ausführungsbeispiel kann die Opferschicht eine Siliziumdioxidschicht sein, die zur Integration beim Herstellungsprozess von Halbleitervorrichtungen geeignet ist. Das Oxid kann beispielsweise durch Aufbringen eines Spin-on-Glases aufgetragen werden, das dahingehend von Vorteil ist, dass es bei verschiedenen Beschichtungsdicken unter Verwendung eines Prozesses aufgetragen werden kann, der ähnlich zu demjenigen ist, der beim Auftragen eines Fotoresists verwendet wird.
  • Des Weiteren ermöglicht die flüssige Beschaffenheit von Spin-on-Glas, dass dieses Hohlräume und Vertiefungen mit einem vergleichsweise kleinen Krümmungsradius vollständig ausfüllt. Ein kleinerer Krümmungsradius vergrößert das Risiko eines Durchschlages infolge einer Konzentration des elektrischen Feldes. Eine Vertiefung mit einem kleinen Krümmungsradius kann demgegenüber leichter vollständig mit einem Spin-on-Glas aufgefüllt werden, was dahingehend von Vorteil ist, dass es die Möglichkeit des Entfernens der Vertiefung während der Planarisierung (über ein Ätzen) verbessert. Die Verwendung von Spin-on-Glas kann zudem eine vergleichsweise glatte Oberfläche infolge der Kräfte der Oberflächenspannung des Spin-on-Glases bereitstellen.
  • Andere Aufbringtechniken beinhalten beispielsweise eine chemische Dampfaufbringung (Chemical Vapor Deposition CVD).
  • Die Verwendung eines Oxides ist auch dahingehend von Vorteil, dass es durch verschiedene Arten von Ätzprozessen geätzt werden kann, die in anderen Phasen der Herstellung von Halbleitervorrichtungen verwendet werden können und die eine niedrige Selektivität zwischen Oxid und Siliziumkarbid aufweisen.
  • Wieder ein anderer Vorteil bei der Verwendung einer dielektrischen Opferschicht, so beispielsweise eines Oxides, besteht darin, dass Reste nach einem vollständigen Ätzprozess vergleichsweise leicht erfasst werden können. Eine vollständige Entfernung der Opferschicht kann beispielsweise durch eine Prüfung mittels Abtastelektronenmikroskopie (Scanning Electron Microscopy SEM) verifiziert werden.
  • Beispiele für Ätzprozesse mit einer niedrigen Selektivität zwischen der Opferoxidschicht und Siliziumkarbid beinhalten induktiv gekoppeltes Plasmaätzen (ICP) in einem Gasgemisch aus Schwefelhexafluorid (SF6) und Argon (Ar), ECR-Plasmaätzen (Electron Cyclotron Resonance ECR, Elektronenzyklotronresonanz), Parallelplatten-RIE (Reactive Ion Etching RIE, reaktives Ionenätzen) und Ionenmahlen (ion milling).
  • Entsprechend einem Ausführungsbeispiel kann das Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung des Weiteren ein chemisch-mechanisches Polieren (Chemical Mechanical Polishing CMP) der Oberfläche der Opferschicht vor dem Übertragen der Morphologie der Oberfläche der Opferschicht auf die Oberfläche der Driftschicht umfassen. Die vorliegende Erfindung ist dahingehend von Vorteil, dass man eine Opferschicht mit einer glatteren Oberfläche mit weniger Unregelmäßigkeiten, also beispielsweise Vertiefungen und Erhöhungen, vor der Übertragung der Morphologie erhalten kann.
  • Entsprechend einem Ausführungsbeispiel kann das Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung des Weiteren einen Schritt des Temperns der Oberfläche der Driftschicht vor dem Bilden der Schottky-Elektrode auf der Driftschicht umfassen. Das vorliegende Ausführungsbeispiel ist dahingehend von Vorteil, dass das Tempern (das heißt das Erwärmen) des Wafers eine Ionenbeschädigung entfernen kann, die vom Plasmaätzen der Opferschicht herrührt, um hierdurch eine verbesserte Driftschichtoberfläche zu bereitzustellen, die eine verringerte Anzahl von Morphologiedefekten aufweist, die die Leistung der Vorrichtung beeinträchtigen können.
  • Die Wärmebehandlung kann beispielsweise eine schnelle thermische Bearbeitung (Rapid Thermal Processing RTP) sein.
  • Entsprechend einem Ausführungsbeispiel kann das Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung des Weiteren den Schritt des Polierens der Oberfläche der Driftschicht nach dem Schritt des Übertragens der Morphologie der Opferschicht auf die Oberfläche der Driftschicht und vor dem Schritt des Bildens der Schottky-Elektrode umfassen. Das vorliegende Ausführungsbeispiel ist dahingehend von Vorteil, dass das Polieren des Weiteren die mikroskopische Rauheit der Oberfläche der epitaxialen Schicht senken kann, um so eine geordnete Struktur von Monoschichtstufen zu bilden, die die aufgebrachte Schottky-Barriere verbessern und die Menge an Leckströmen verringern kann.
  • Das Polieren kann beispielsweise durch CMP durchgeführt werden.
  • Entsprechend einem Ausführungsbeispiel kann das Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung des Weiteren (die nachfolgenden Schritte) umfassen: Oxidieren und HF-Ätzen (HF Flusssäure) der Oberfläche der Driftschicht vor dem Bilden der Schottky-Elektrode auf der Driftschicht. Das Oxidieren kann beispielsweise während des RTP-Temperns in einer Umgebung durchgeführt werden, die Sauerstoff umfasst, der mit einem Teil des Oberflächematerials (Si-Atome) zur Bildung von Siliziumdioxid reagieren kann. Das Oxid kann sodann mittels HF-Ätzen entfernt werden, beispielsweise unmittelbar vor der Aufbringung des Schottky-Metalls, was dahingehend von Vorteil ist, dass ein Schottky-Barriere-Übergang mit verbesserter Glattheit bereitgestellt wird.
  • Entsprechend einem Ausführungsbeispiel kann das Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung des Weiteren den Schritt des Implantierens von Dotiermittelatomen in der Driftschicht im Anschluss an den Schritt des Bildens der Driftschicht umfassen. Die implantierten Bereiche können beispielsweise eine JTE-Zone, ein Gitter von Verarmungsstoppern und eine Feldanordnung von pn-Dioden bilden.
  • Die Durchführung der Implantierung vor der Übertragung der Morphologie der Opferschicht auf die Oberfläche der Driftschicht ist dahingehend von Vorteil, dass Oberflächenbeschädigungen infolge der Implantierung und/oder Unregelmäßigkeiten, die während des Temperns der Driftschicht induziert werden, ebenfalls verringert werden können.
  • Entsprechend einem Ausführungsbeispiel kann das Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung des Weiteren den Schritt des Implantierens von Dotiermittelatomen in der Driftschicht im Vorgang zu (oder vor) dem Schritt des Bildens einer Schottky-Elektrode auf der Driftschicht umfassen.
  • Es sollte einsichtig sein, dass ein beliebiges der Merkmale bei den vorbeschriebenen Ausführungsbeispielen für die Leistungsgleichrichtervorrichtung entsprechend dem ersten Aspekt der vorliegenden Erfindung mit dem Verfahren entsprechend dem zweiten Aspekt der vorliegenden Erfindung kombiniert werden kann.
  • Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung erschließen sich beim Studium der nachfolgenden Detailbeschreibung, der Zeichnung und der beigefügten Ansprüche. Einem Fachmann auf dem einschlägigen Gebiet erschließt sich, dass verschiedene Merkmale der vorliegenden Erfindung zur Erstellung von Ausführungsbeispielen kombiniert werden können, die nicht die nachfolgend beschriebenen sind.
  • Kurzbeschreibung der Zeichnung
  • Die vorstehenden wie auch zusätzliche Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung erschließen sich besser durch die nachfolgende illustrative und nicht beschränkende Detailbeschreibung bevorzugter Ausführungsbeispiele der vorliegenden Erfindung unter Betrachtung der beigefügten Zeichnung, die sich wie folgt zusammensetzt.
  • 1 zeigt schematisch einen Querschnitt einer Leistungsgleichrichtervorrichtung entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 2 zeigt schematisch eine Draufsicht auf die Gleichrichtervorrichtung entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 3 zeigt schematisch eine Draufsicht auf eine Leistungsgleichrichtervorrichtung entsprechend einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
  • 4 ist ein schematischer Querschnitt einer Leistungsgleichrichtervorrichtung entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 5a bis 5d zeigen schematisch einen Planarisierungsprozess einer Leistungsgleichrichtervorrichtung entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 6a bis 6b zeigen schematisch eine Vertiefung einer Oberfläche der Driftschicht vor und nach einem Planarisierungsätzen.
  • 7 ist ein Blockdiagramm zur Darstellung eines Verfahrens zur Herstellung einer Leistungsgleichrichtervorrichtung entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Alle Figuren sind schematisch, nicht notwendigerweise maßstabsgetreu und zeigen im Allgemeinen nur Teile, die notwendig sind, um die Erfindung zu erläutern, wohingegen andere Teile weggelassen oder nur angedeutet sein können.
  • Detailbeschreibung
  • In 1 gezeigt ist eine schematische Ansicht einer Leistungsgleichrichtervorrichtung entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Die Leistungsgleichrichtervorrichtung 100 umfasst eine Siliziumkarbid-Driftschicht 110, die epitaxial beispielsweise auf einem 4H-Polytyp-Substrat 150 mit einer Off-Achsen-Orientierung von beispielsweise 2 bis 8° aufgewachsen ist. Eine Schottky-Elektrode 120, die beispielsweise Titan umfasst, ist auf der Driftschicht 110 angeordnet. Ein ohmscher Kontakt 160 ist an der Rückseite des niedrige Resistivität aufweisenden Substrates 150 angebracht. Die Driftschicht 110 weist eine planarisierte Oberfläche (das heißt eine Oberfläche, die planar oder flach ist) derart auf, dass die Tiefe einer beliebigen Vertiefung 140 der Oberfläche der Driftschicht 110 kleiner als näherungsweise Dmax = Eb/Fa ist, wobei Eb die Metallhalbleiterbarrierehöhe ist und Fa das Avalanche-Durchschlagsfeld ist.
  • Eine Vertiefung 140 der Oberfläche der Driftschicht 110 kann die Bildung einer metallischen Nadel bewirken, die sich in den Halbleiter hinein bei der Metallaufbringung erstreckt. Eine einen kleinen Radius aufweisende Metallspitze kann zu einer hohen lokalen Konzentration des elektrischen Feldes führen, das im Allgemeinen mit einem abnehmenden Krümmungsradius der Metalleinkerbung zunimmt. Eine hohe Wahrscheinlichkeit einer Elektronentunnelung aus dem Schottky-Metall 120 in den Halbleiter hinein kann die thermische Barriere für einen Stromfluss aus dem Metall in den Halbleiter hinein begrenzen, weshalb die effektive Barriereenergie gesenkt wird. Die Energiebarriere zwischen dem Metall und dem Halbleiter kann jedoch erhalten bleiben, solange die maximale Abnahme der Barrierehöhe infolge der Metalleinkerbung nicht die Metallhalbleiterbarrierehöhe Eb übersteigt. Das maximale mittlere elektrische Feld in dem Halbleiter wird durch das Avalanche-Durchschlagsfeld Fa beschränkt. Eine beliebige Metalleinkerbung, die nicht tiefer als Dmax = Eb/Fa ist, kann daher die Barrierehöhe nicht auf 0 senken.
  • Werte der Metallhalbleiterbarrierehöhe Eb und des Avalanche-Durchschlagsfeldes Fa können beispielsweise 1 eV beziehungsweise 2 MV/cm sein. Daher stellt entsprechend einem Ausführungsbeispiel eine beliebige Vertiefung, die nicht tiefer als näherungsweise 5 nm ist, einen vernachlässigbaren (oder wenigstens merklich verringerten) Effekt der Vertiefungsbildung auf das Durchschlagsvermögen der Leistungsgleichrichtervorrichtung 100 sicher.
  • Flache Einkerbungen mit einer Tiefe von weniger als 5 nm und einer seitlichen Abmessung (oder Breite) über näherungsweise 2 μm können entsprechend dem vorliegenden Ausführungsbeispiel an der Oberfläche infolge ihres vergleichsweise großen Krümmungsradius gehalten werden. Wie in 1 gezeigt ist, sollte beachtet werden, dass die Tiefe der verbleibenden Vertiefung 140 auf der Oberfläche der Driftschicht um Größenordnungen nicht maßstabsgetreu ist. Die Driftschicht kann mit einer Dicke von näherungsweise 0,7 bis 1,0 μm pro 100 V der gewünschten Spannung bereitgestellt sein. Vorteilhafterweise kann die Dotierung der Driftschicht 110 ausreichend niedrig sein, um ein maximales elektrisches Feld bei der Nennsperrspannung unter dem kritischen Feld des Avalanche-Durchschlages in 4H-SiC bereitstellen.
  • Vorteilhafterweise kann der Vorrichtungsumfang eines Hochleistungsgleichrichters vor Effekten hinsichtlich einer Verdichtung des elektrischen Feldes geschützt werden. Wie in 2 gezeigt ist, kann der äußere Umfang der Leistungsgleichrichtervorrichtung 200 mit einem ionenimplantierten p-Typ-Verarmungsstopperbereich 212 und einem Übergangsanschlussbereich 211 (Junction Termination JT, Übergangsanschluss) versehen sein, die die Spitze des elektrischen Feldes am äußeren Umfang der Leistungsgleichrichtervorrichtung 200 unterdrücken können. Beide Bereiche 211, 212 können als kontinuierliches Band ausgebildet sein, das die Leistungsgleichrichtervorrichtung 200 einschließt.
  • Ein ohmscher Kontakt 213 vom p-Typ kann an dem Verarmungsstopperbereich 212 vorgesehen sein, der vorteilhafterweise ermöglichen kann, dass die Potenziale des Schottky-Metalls 120 und des inneren Umfanges des JT-Bereiches 210 näherungsweise gleich sind. Der äußere Umfang 221 des kontinuierlichen Schottky-Metalls (nur der Umriss 221 ist in 2 gezeigt) kann die Oberfläche der Driftschicht 210 vollständig überlappen und kann des Weiteren innerhalb des ohmschen Kontaktbereiches 213 befindlich sein.
  • Der JT-Bereich 211 kann beispielsweise durch Implantieren von Akzeptoren mit einer Dosis von näherungsweise 1013 cm–2 implantiert werden, um so eine Übergangsanschlusserweiterung (Junction Termination Extension JTE) zu bilden. Es sollte einsichtig sein, dass andere Übergangsanschlusstechniken als die Verwendung einer JTE ebenfalls eingesetzt werden können. Bei einem Beispiel wird eine Feldanordnung von schwimmenden Schutzringen (floating guard rings) als Mittel zum Übergangsanschluss verwendet.
  • Wie in 3 gezeigt ist, kann die Leistungsgleichrichtervorrichtung mit einer eng beabstandeten Feldanordnung von ionenimplantierten, p-Typ-Verarmungsstoppern 314 unter dem Schottky-Metall 120 versehen sein. Die enge Beabstandung der Feldanordnung kann eine elektrostatische Abschirmung bezüglich der Schottky-Barriere bereitstellen. Das elektrische Feld an der Metall-Halbleiter-Grenzfläche der Vorrichtung kann entsprechend diesem Ausführungsbeispiel vorteilhafterweise niedriger als dasjenige bei einer nichtabgeschirmten Leistungsgleichrichtervorrichtung sein. Umkehrströme (reverse currents) in SiC-Schottky-Dioden werden von der Tunnelung dominiert, weshalb das Absenken des elektrischen Feldes an der Schottky-Grenzfläche von Vorteil sein kann. Eine enge Beabstandung zwischen benachbarten Verarmungsstoppern 314 kann eine elektrostatische Abschirmung ermöglichen.
  • Vorteilhafterweise kann die maximale Beabstandung zwischen den eng beabstandeten benachbarten Verarmungsstoppern gegebenenfalls nicht näherungsweise das Sechsfache der p-Dotiermitteleindringtiefe übersteigen, was eine im Wesentlichen hohe Abschirmung ermöglicht. Diese Beziehung kann beispielsweise einem Bereich der Beabstandung zwischen benachbarten p-Typ-Verarmungsstoppern 314 von näherungsweise 1 bis 5 μm in Abhängigkeit von der Eindringtiefe in SiC entsprechen.
  • Der obere Abschnitt der Driftschicht 110 kann bei einem abgeschirmten Leistungsgleichrichtervorrichtungsdesign 300 kann eine Funktion ähnlich zu derjenigen von Kanälen in vertikalen Feldeffekttransistoren aufweisen. Die Gesamtfläche der Kanäle kann merklich kleiner als die gesamte Schottky-Metallfläche sein, da ein Abschnitt der gesamten Fläche von den Verarmungsstoppern 314 eingenommen werden kann. Ein zusätzlicher Abschnitt der nutzbaren Leistungsgleichrichtervorrichtungsquerschnittsfläche kann von den Bereichen benachbart zu den Verarmungsstoppern 314 infolgedessen eingenommen werden, dass die benachbarten Bereiche durch das eingebaute Potenzial der pn-Übergänge verarmt bzw. entleert (depleted) werden. Vorteilhafterweise kann der oberflächenahe Abschnitt der Driftschicht 110 ein Dotierniveau aufweisen, dass um einen Faktor von 1,5 bis 8 im Vergleich zum Dotierniveau des Hauptkörpers der Driftschicht 110 erhöht ist. Die Dicke des oberflächenahen Kanalabschnittes kann näherungsweise gleich (nahe an) der Implantiertiefe der p-Typ-Verarmungsstoppers 314 sein.
  • Vorteilhafterweise kann die Breite der ionenimplantierten p-Typ-Verarmungsstopper 314 die Beabstandung zwischen ihnen nicht übersteigen, da die Vorrichtungsfläche, die von den Verarmungsstoppern 314 eingenommen wird, gegebenenfalls nicht zum Vertikaltransport von Elektronen von der Anode zur Katode verwendet wird.
  • Die Leistungsgleichrichtervorrichtung 300 kann des Weiteren mit einem ohmschen Kontakt 160 an der Rückseite des Substrates 150 ausgebildet sein. Der epitaxiale Schichtstapel kann des Weiteren eine Pufferschicht 170 umfassen, die den Effekt der Substratkristallunvollkommenheit auf die Kristallgüte der Driftschicht 110 unterdrückt.
  • Entsprechend einem Ausführungsbeispiel kann die Leistungsgleichrichtervorrichtung des Weiteren mit einer Anzahl von vergleichsweise großen Stoßstrom-pn-Dioden (Stoß- bzw. Überspannungsdioden bzw. surge diodes) 315 versehen sein, die über die Fläche der Driftschicht 110 verteilt sind. Die Überspannungsdioden 315 können denselben Typ von p-Implantat und ohmschem Kontakt wie der äußere p-Typ-Bereich 312 verwenden. Sämtliche Überspannungsdioden 315 können vollständig von dem Schottky-Barriere-Material bedeckt sein.
  • Die Vorrichtung 300 kann mit weiteren Sicherheitsmerkmalen für den Fall von Stromstoßbedingungen versehen sein. Ein pn-Diodenabschnitt entlang der Berandung der Vorrichtungen 200 und 300 kann ein derartiges Sicherheitsmerkmal darstellen, da ein pn-Übergang einen vergleichsweise niedrigen Vorwärtsabfall bei hohen Stromdichten infolge der Minoritätsträgerinjektion beibehalten kann. Gleichwohl kann die Gesamtfläche der Berandung vergleichsweise klein sein, wodurch ermöglicht wird, dass die Vorrichtung 200 in der Lage ist, eine(n) vergleichsweise niedrigen Stromstoß bzw. Stromspitze zu erhalten. Die Feldanordnung von Überspannungsdioden 315 kann den Stoßstrom über eine viel größere Fläche verteilen, die daher eine Vorrichtung 300 mit einer höheren Stabilität gegenüber einem Stromstoß bereitstellen kann. Vorteilhafterweise kann die kleinste seitliche Abmessung einer Überspannungsdiode 315 das Zweifache (2) der Dicke der Driftschicht 110 übersteigen. Überspannungsdioden mit kleinerer Fläche können durch benachbarte Schottky-Barriere-Bereiche abgeschaltet (shorted) werden, die in Siliziumkarbid eine kleinere Einschaltspannung als die pn-Diode aufweisen können.
  • Der Anteil der Schottky-Barrierediodenfläche, die von den Überspannungsdioden (Stoßdioden) 315 eingenommen wird, kann entsprechend anwendungsspezifischen Erfordernissen gewählt werden. Eine zu dichte Überspannungsdiodenfeldanordnung kann einen hohen prozentualen Anteil der Driftschichtfläche einnehmen, wohingegen eine zu spärliche Feldanordnung einen niedrigen Wert eines akzeptablen Stoßstromes aufweisen kann.
  • Die Überspannungsdiodenfeldanordnung ist nicht auf eine Feldanordnung kreisförmiger Dioden beschränkt. Verschiedene Konfigurationen von Überspannungsdioden können eingesetzt werden, so beispielsweise eine lineare Feldanordnung von pn-Dioden-Streifen mit einer Streifenbreite, die das Doppelte (2) der Dicke der Driftschicht übersteigt.
  • Die Leistungsgleichrichtervorrichtung kann eng beabstandete Verarmungsstopper 314 oder eine Feldanordnung von Überspannungsdioden 315 mit einer Verteilung über die Schottky-Diodenfläche oder eine Kombination von beiden, wie in 3 gezeigt ist, umfassen. Die Vorrichtung kann zudem mit einem JTE-Bereich entlang des gesamten Umfanges versehen sein.
  • 4 zeigt einen Querschnitt einer Leistungsgleichrichtervorrichtung mit einem rückseitigen ohmschen Kontakt 460, der an dem Substrat 450 vorgesehen ist, und einer Pufferschicht 470 mit Bereitstellung zwischen dem Substrat 450 und der Driftschicht 410. Eine eigens vorgesehene Feldanordnung von Überspannungsdioden (Stoßdioden) 415 mit einer minimalen Abmessung einer Überspannungsdiode 415, die näherungsweise das Doppelte (2) der Dicke der Driftschicht 410 übersteigt, kann in dem oberflächenahen Abschnitt 416 der Driftschicht 410 vorgesehen sein, um einen verbesserten Schutz gegenüber Stoßstrombedingungen bereitzustellen. Jede Überspannungsdiode 415 kann mit einem ohmschen Kontakt versehen sein.
  • 5a bis 5d zeigen schematisch ein exemplarisches Ausführungsbeispiel eines Verfahrens zum Herstellen einer Leistungsgleichrichtervorrichtung entsprechend der vorliegenden Erfindung.
  • In 5a ist eine Driftschicht 510 dargestellt, die SiC beinhaltet. Die Driftschicht kann epitaxial auf einem SiC-Substrat 150 aufgewachsen werden. Die obere Oberfläche der Driftschicht 510, auf der die Schottky-Elektrode 120 vorgesehen ist, umfasst Unregelmäßigkeiten, so beispielsweise Vertiefungen 540 und Stufen 542, die beispielsweise während des epitaxialen Wachstums der Driftschicht 510 und während einer nachfolgenden Bearbeitung des Substrates 150 gebildet werden. Die Unregelmäßigkeiten können das Risiko von Leckströmen vergrößern, die durch eine Elektronentunnelung infolge der lokalen Konzentration des elektrischen Feldes bewirkt werden.
  • Wie in 5b gezeigt ist, kann eine Opferschicht 522, so beispielsweise SiO2, durch Aufbringen eines Spin-on-Glases auf der Oberfläche der Driftschicht 510 bereitgestellt werden. Spin-on-Glas ist ein Typ von Glas, der als Flüssigkeit aufgebracht und gehärtet werden kann, um eine Oxidschicht an der Oberfläche zu bilden. Aufgrund seiner Flüssigkeitseigenschaften kann das Spin-on-Glas die Hohlräume der Driftschicht 510 ausfüllen und eine geglättete Oberfläche bereitstellen. Spin-on-Glas-Schichten können mit einer Beschichtungsdicke von etwa 50 nm bereitgestellt werden. Gleichwohl können sowohl dünnere wie auch dickere Beschichtungen zur Bildung der Opferschicht 522 verwendet werden.
  • Das Spin-on-Glas kann unter Verwendung einer Technik aufgebracht werden, die ähnlich zu einer herkömmlichen Fotoresistaufbringung ist, das heißt beispielsweise einem Spinnen und Brennen (spinning and baking), gefolgt von einem nachfolgenden Härtungsschritt.
  • Die Bildung der Opferschicht 522 kann von einem Plasmaätzen mit niedriger Selektivität gefolgt sein, so beispielsweise einem induktiv gekoppelten Plasmaätzen (ICP) in einem Gasgemisch aus SF6 und Ar. Entsprechend können SiC und SiO2 mit im Wesentlichen derselben Ätzrate geätzt werden, was eine Übertragung der auf der Opferschicht 522 erhaltenen Morphologie auf die Oberfläche der Driftschicht 510 ermöglicht.
  • Wie in 5c gezeigt ist, können beliebige vorstehende Teile der Oberfläche der Driftschicht gegebenenfalls dem Plasma während des fortschreitenden Ätzprozesses ausgesetzt und durch dieses geätzt werden.
  • 5d zeigt eine planarisierte Oberfläche, wobei der Ätzprozess fortgesetzt worden ist, bis die Opferschicht 522 von der tiefsten Einkerbung entfernt ist. Sämtliche Unregelmäßigkeiten bis auf den untersten Teil der Vertiefung 540 sind entfernt. Im Ergebnis ist die Oberfläche glatter als vor Initiierung der Planarisierung und insbesondere glatter als asgrown. Das vorliegende Verfahren zur Herstellung ist dahingehend von Vorteil, dass es nur Vertiefungen 540 behält, die nicht tiefer als näherungsweise 5 nm sind (in 5d mit d1 bezeichnet), was einem verringerten Effekt auf das sich ergebende Durchschlagsvermögen der Leistungsgleichrichtervorrichtung 100 hat. Die Oberflächenmorphologie der Oberflächenschicht 522 kann auf die Oberfläche der Driftschicht 510 übertragen werden.
  • Die vorstehend beschriebene Planarisierung kann auch wiederholt werden, um die Oberflächenglattheit weiter zu verbessern, was insbesondere dann von Vorteil ist, wenn ein Ätzprozess mit einer höheren Selektivität zwischen der Opferschicht 522 und SiC, so beispielsweise von 0,7, verwendet wird.
  • 6a und 6b zeigen eine Oberfläche der Driftschicht 610 mit einer 40 nm tiefen Vertiefung 640. Ein einziger Planarisierungszyklus unter Verwendung eines Plasmaätzens mit einer Oxid-SiC-Selektivität von 0,9 erhöht die Tiefe d0 der Vertiefung 640 auf näherungsweise 4 nm (6B), was ausreichend sein kann, um unerwünschte Konzentrationseffekte des elektrischen Feldes zu beseitigen. Durch Wiederholen der Prozedur, das heißt durch Hinzufügen und Ätzen einer zweiten Opferschicht 622 an der Oberfläche der Driftschicht 610, kann die Vertiefungstiefe d1 weiter abnehmen. Optional kann die Anzahl der Planarisierungszyklen je nach Bedarf weiter vergrößert werden. Dies ist beispielsweise dann von Vorteil, wenn die Selektivität des Planarisierungsätzens (wesentlich) von 1 abweicht.
  • Nach dem Planarisierungsätzen, bei dem die Morphologie der Opferschicht 622 auf die Oberfläche der Driftschicht 610 übertragen wird, kann ein Abtastelektronenmikroskop (Scanning Electron Microscope SEM) eingesetzt werden, um zu verifizieren, dass sämtliches Oxid 622 entfernt worden ist.
  • Die tatsächliche Tiefe der verbleibenden Vertiefungen 640 kann unter Verwendung von Charakterisierungstechniken überwacht werden, so beispielsweise von Atomkraftmikroskopie (Atomic Force Microscopy AFM) oder Tunnelmikroskopie.
  • 7 ist ein Blockdiagramm zur schematischen Darstellung des Verfahrens zur Herstellung einer Leistungsgleichrichtervorrichtung entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Eine Driftschicht wird auf einem Wafer gebildet, siehe 7001, der ein Substrat gemäß vorstehender Beschreibung umfasst. Die Bildung 7001 kann von einem Implantierschritt 7010 gefolgt sein, wobei beispielsweise Aluminium ionenimplantiert werden kann, um p-Typ-Bereiche in der Driftschicht zu bilden.
  • Eine Opferschicht wird sodann auf der Driftschicht gebildet, siehe 7002, und kann während eines Polierschrittes 7020 CMP-poliert werden, um die Morphologie der Oberfläche weiter zu verbessern, sodass eine glattere Oberfläche mit verringerten Unregelmäßigkeiten gebildet wird.
  • Ein Schritt des Ätzens 7003 oder Übertragens der Morphologie der Opferschicht in die Driftschicht kann von einem Überprüfungsschritt 7030 unter Verwendung von SEM gefolgt sein. Dieser Überprüfungsschritt 7030 kann hinzugefügt werden, um das Entfernen der Opferschicht zu verifizieren.
  • Zum weiteren Verringern von beliebigen Oberflächenunregelmäßigkeiten und Beschädigungen, die durch den Ätzprozess induziert worden sind, kann ein Schritt 7004 dem Ätzprozess folgen. Der Wafer kann auf eine Temperatur zwischen 900°C und 1300°C in einer Umgebung erwärmt werden, die Sauerstoff enthält, sodass die Oberfläche oxidiert wird. Ist die Oberfläche eine Siliziumkristallfläche aus SiC, so kann das Oxid beispielsweise 1 bis 2 nm sein, während es einige 10 nm oder dicker für eine Kohlenstofffläche von SiC sein kann. Das Oxid kann sodann durch HF-Ätzen 7005 entfernt werden.
  • Der Metallaufbringung 7006 kann ein Ionenimplantieren 7040 von Aluminium vorangehen, wobei ein Gitter von p-Typ-Verarmungsstoppern und/oder eine Feldanordnung von pn-Dioden in der Driftschicht gebildet wird. Die Oberfläche kann zudem poliert werden, siehe 7050, um verbleibende Defekte zu verringern, wodurch beispielsweise 10 bis 20 nm der Oberfläche entfernt werden.
  • Bei einem Beispiel umfasst das Herstellen einer pn-Diode die Schritte des Aufwachsens einer n-Typ-SiC-Schicht auf einem p-Substrat mit einem geätzten Graben, ein Aufbringen eines Opferoxides, ein CMP des Oxides und ein Planarisierungsätzen. Ein glatteres Muster, das man durch „Dishing” des Oxides im Laufe des CMP in der Mitte des Grabens erhält, kann auf das SiC übertragen werden.
  • Bei einem Beispiel kann ein CVD-Oxid mit einer Dicke von 100 bis 200 nm aufgebracht und gemustert werden, um so die implantierte p-Typ-Schicht zu maskieren. Spin-on-Glas mit einer Dicke von 60 nm kann sodann aufgebracht und bei 250°C gebrannt werden, gefolgt von einem Planarisierungsätzen zur Entfernung des Spin-on-Glases im mittleren Teil der Vorrichtung. Eine Ionenbeschädigung kann sodann getempert werden, und es kann ein rückseitiger ohmscher Kontakt durch Reinigen der Waferrückseite von Oxid, Aufbringen von Nickel und Sintern bei 960°C bereitgestellt werden.
  • Das verbleibende Oxid kann sodann in HF abgezogen (stripped) werden, gefolgt von einem Implantiertempern. Optional kann die Oberfläche weiter durch CMP entsprechend dem vorbeschriebenen Ausführungsbeispiel verbessert werden, wobei das Verfahren zum Herstellen der Leistungsgleichrichtervorrichtung des Weiteren ein Polieren der Oberfläche der Driftschicht nach Schritt 7003 des Übertragenes der Morphologie der Opferschicht auf die Oberfläche der Driftschicht umfasst.
  • Ti-Schottky-Metall kann sodann aufgebracht werden, gefolgt von einem Aufbringen eines Al-Bonding-Pad-Metalls auf die Vorderseite (Vorrichtungsseite) und einem Aufbringen eines Goldlotmetalls auf die Rückseite.
  • Eine Planarisierung der implantierten SiC-Oberfläche entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung ist dahingehend von Vorteil, dass sie eine Entfernung nur einer kleinen Dicke von SiC ermöglicht. Im Ergebnis kann eine gründliche Steuerung bzw. Regelung der Materialentfernung erreicht werden, damit dies nicht all zu starke Auswirkungen auf die Tiefe der implantierten p-Senke hat.
  • Das Planarisieren kann in zwei Phasen durchgeführt werden, wobei die erste Phase Wachstumsvertiefungen 10 auf dem as-grown-Epitaxialwafer entfernt, während die zweite Planarisierungsphase nach dem Tempern des Akzeptorimplantates eingesetzt werden kann, um so die Oberflächenunvollkommenheiten zu entfernen, die als Ergebnis des Aktivierungstemperns aufgetreten sein können. Das Abschirmungsdesign der Vorrichtung entsprechend diesem Ausführungsbeispiel kann die Verwendung eines Metalls mit einer niedrigen Barriere gegenüber SiC begünstigen, so beispielsweise Wolfram (W) oder Molybdän (Mo). Derartige Metalle können zu einer Barrierehöhe von näherungsweise 800 mV im Vergleich zu 1200 mV Barrierehöhe gemäß Bereitstellung durch Ti mit Tempern bei 400 bis 450°C führen. Die niedrigere Barrierehöhe von W oder Mo kann zu einem niedrigeren Vorwärtsspannungsabfall führen. Ein niedrigerer Spannungsabfall kann über die elektrostatische Abschirmung in Kombination mit der lokal planarisierten Oberfläche erreicht werden.
  • Bei einem Beispiel kann eine Feldanordnung von pn-Dioden, die parallel zu der Leistungsgleichrichtervorrichtung 1 ausgerichtet sind, näherungsweise 10% bis 30% der Schottky-Barrierefläche abdecken.
  • Ein Hochdosisimplantieren 7010 mit einer Dosis von über 1 × 1014 cm–2 kann durchgeführt werden, um die pn-Dioden und die pn-Dioden-Berandung entlang eines Umfanges der Schottky-Barriere-Fläche zu definieren. Ein weiteres Implantieren kann durchgeführt werden, um den JTE-Bereich 311 an dem Gleichrichterumfang zu definieren. Die Breite der JTE 311 kann näherungsweise 20 bis 60 μm sein oder wenigstens das Doppelte der Breite des Verarmungsbereiches bei der maximalen Sperrspannung. Ein Metallkontakt kann die JTE 311 um wenigstens einige Mikrometer überlappen. Die JTE 311 kann eine p-Typ-Schicht mit einer Dotiermitteldosis von elektrisch aktiven Akzeptoren von näherungsweise 1,1 × 1013 cm–2 umfassen. Das Dotiermittel kann beispielsweise Aluminium sein, das unter Verwendung einer Implantierenergie von 300 keV und einer Implantierdosis von 1,65 × 1013 cm–2 ionenimplantiert wird. Das Implantiertempern kann bei 1650°C für 30 Minuten unter einer Kohlenstoffkappenschicht durchgeführt werden, die durch eine Wärmebehandlung bei beispielsweise 800°C eines hartgebrannten Fotoresist gebildet sein kann. Nach der Implementierung kann die Kohlenstoffkappe in einem Sauerstoffplasma entfernt werden. Nach dem Abziehen (strip) der Kohlenstoffschicht kann ein lokales Planarisieren gemäß vorstehender Beschreibung in Verbindung beispielsweise mit 5 und 7 durchgeführt werden. Ein optionaler CMP-Planarisierungsschrttt 7040 kann zur weiteren Verbesserung der Oberflächenmorphologie hinzugefügt werden.
  • Die pn-Dioden-Bereiche können mit näherungsweise 200 nm dickem Oxid maskiert werden, um so ein unerwünschtes Entfernen des p-Typ-Materials zu verhindern. Die Maske für dieses dickere Oxid kann um näherungsweise 2 bis 3 μm hin zu dem mittleren Teil eines jeden p-Typ-Bereiches verschoben sein, um so ein unerwünschtes Maskieren des n-Typ-Bereiches zu vermeiden.
  • Die rückseitigen ohmschen Kontakte 160 können durch Sintern von Ni gemäß vorstehender Beschreibung gebildet werden. Senken können in dem Oxid auf der oberen Seite (Vorrichtungsseite) des Wafers in den Flächen öffnet werden, die mit ohmschen Kontakten versehen sind. Ein Al/Ti-Metallstapel kann sodann aufgebracht und gemustert werden, um so die ohmschen Kontakte zu definieren. Der Al/Ti-Stapel kann bei näherungsweise 950°C gesintert werden, um die ohmschen Kontakte zu bilden. Die Verbindung, die das ohmsche Verhalten des Al/Ti-Kontaktes bereitstellt, ist dahingehend bekannt, dass sie von der Bildung der intermetallischen Verbindung Ti3SiC2 herrührt, die ein Gitter mit Anpassung an SiC sein kann. Das Opferoxid 522 kann in dieser Phase vollständig von der oberen Oberfläche in gepufferter HF entfernt werden, nachdem die Substrate in eine Aufbringkammer verbracht werden, wobei das Ti-Schottky-Metall 120 aufgebracht werden kann. Die Vorrichtungsherstellung kann sodann durch Aufbringen und Mustern eines Al-Pad-Metalls an der Oberseite fertiggestellt werden. Ein Silberlotmetall kann auf der Waferrückseite aufgebracht werden. Die Vorrichtung kann auch durch Polyimid geschützt werden.
  • Bei einem anderen Beispiel kann eine Halbleiterschablone zur Schottky-Barriere-Leistungsgleichrichterherstellung mit einer lokal planarisierten Oberfläche kurz nach dem epitaxialen Wachstum versehen werden. Die lokale Planarisierung kann Vertiefungen entfernen, die eine Tiefe von mehr als näherungsweise 5 nm aufweisen, wie bei den vorherigen Ausführungsbeispielen beschrieben worden ist. Eine derartige Vorgehensweise ist dahingehend von Vorteil, dass man ein Anfangsmaterial mit einer verringerten Anzahl von morphologischen Unvollkommenheiten zur Herstellung der Schottky-Barriere-Leistungsgleichrichter erhalten kann. Epitaxiale Wafer entsprechend diesem Ausführungsbeispiel sind dahingehend von Vorteil, dass sie die Herstellung der Schottky-Barriere-Leistungsgleichrichter vereinfachen können. Siliziumkarbidwafer können oftmals um die Waferkanten herum defektiv sein, weshalb eine gewisse Kantenausschließung auftreten kann. Substratbereiche, üblicherweise einige Millimeter von der Waferkante, können in vielen Fällen nicht den Anforderungen für Kristalle oder Oberflächenqualität genügen. Das vorliegende Ausführungsbeispiel ist dahingehend von Vorteil, dass Siliziumkarbidwafer eine bestimmte Menge von Grobdefekten aufweisen können, die einen unvermeidlichen Ausfall einer beliebigen Leistungsvorrichtung, die diese Grobdefekte in sich trägt, bewirken können. Es ist kein Erfordernis, die Grobdefekte vollständig zu planarisieren (oder einzuebnen), um die Vorteile des vorliegenden Ausführungsbeispieles zu erhalten.
  • Im Allgemeinen können Ausführungsbeispiele der vorliegenden Erfindung zu Halbleiterwafern führen, die mit einer niedrig dotierten (das heißt 3 × 1014 bis 6 × 1016 cm–3) epitaxialen Schicht mit einer Dicke von näherungsweise zwischen 4 und 100 μm und einem Donordotierniveau entsprechend einer theoretischen Durchschlagsspannung zwischen näherungsweise 300 V und 15 kV versehen ist. Da diese Schichten sehr viel weniger Vertiefungen und andere Defekte aufweisen können, entspricht die sich ergebende Durchschlagsspannung der Durchschlagsspannung, die unter Verwendung für strukturspezifische Dotiertprofile unter Verwendung von bereits bekannten Stoßionisierungsraten in 4H-SiC berechnet werden können.
  • Obwohl spezifische Ausführungsbeispiele beschrieben worden sind, erschließt sich einem Fachmann, dass verschiedene Abwandlungen und Abänderungen innerhalb des Umfanges gemäß Definition in den beigefügten Ansprüchen denkbar sind.

Claims (19)

  1. Leistungsgleichrichtervorrichtung (100) für Leistungsumwandlungsanwendungen, umfassend: eine Driftschicht (110), die Siliziumkarbid beinhaltet, eine Schottky-Elektrode (120), die auf der Driftschicht angeordnet ist, wobei die Schottky-Elektrode und eine Oberfläche der Driftschicht einen Schottky-Kontakt (130) bereitstellen, wobei die Driftschicht eine planarisierte Oberfläche derart aufweist, dass die Tiefe einer beliebigen Vertiefung (140) der Oberfläche der Driftschicht kleiner als näherungsweise Dmax = Eb/Fa ist, wobei Eb die Metallhalbleiterbarrierehöhe ist und Fa das Avalanche-Durchschlagsfeld ist.
  2. Leistungsgleichrichtervorrichtung nach Anspruch 1, wobei die Tiefe einer beliebigen Vertiefung der Oberfläche der Driftschicht, die die dem Durchmesser oder der Größe nach kleiner als näherungsweise 2 μm ist, kleiner als näherungsweise 5 nm ist.
  3. Leistungsgleichrichtervorrichtung nach einem der vorhergehenden Ansprüche, des Weiteren beinhaltend einen Übergangsanschlussbereich (211) an ihrem äußeren Umfang.
  4. Leistungsgleichrichtervorrichtung nach Anspruch 3, des Weiteren versehen mit einer Feldanordnung von p-Typ-Verarmungsstoppern (314).
  5. Leistungsgleichrichtervorrichtung nach Anspruch 4, wobei ein oberflächennaher Abschnitt (416) der Driftschicht mit einer Dotierung versehen ist, die 1,5 bis 8 Mal höher als die Dotierung des verbleibenden Teiles der Driftschicht ist, und wobei die Tiefe des oberflächenahen Driftschichtabschnittes näherungsweise gleichwertig zur Übergangstiefe der p-Typ-Verarmungsstopper ist.
  6. Leistungsgleichrichtervorrichtung nach einem der Ansprüche 3 bis 5, des Weiteren versehen mit einer Feldanordnung von Überspannungs-pn-Dioden, die innerhalb eines Bereiches gemäß Definition durch den Übergangsanschlussbereich verteilt sind, wobei jegliche der Überspannungs-pn-Dioden mit einem ohmschen Kontakt versehen ist und eine minimale seitliche Erstreckung des Zweifachen der Dicke der Driftschicht aufweist.
  7. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung, umfassend: Bilden (7001) einer Driftschicht, die Siliziumkarbid beinhaltet, Bilden (7002) einer Opferschicht auf einer Oberfläche der Driftschicht, Übertragen (7003) der in der Opferschicht erhaltenen Morphologie auf die Oberfläche der Driftschicht, Bilden (7006) einer Schottky-Elektrode auf der Driftschicht, wobei die Schottky-Elektrode und die Oberfläche der Driftschicht einen Schottky-Kontakt bereitstellen.
  8. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung nach Anspruch 7, wobei das Übertragen der in der Opferschicht erhaltenen Morphologie auf die Oberfläche der Driftschicht ein Entfernen der Opferschicht unter Verwendung eines Ätzprozesses beinhaltet.
  9. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung nach Anspruch 8, wobei der Ätzprozess ein Plasmaätzen ist.
  10. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung nach Anspruch 8 oder 9, wobei der Ätzprozess eine Selektivität zwischen der Opferschicht und dem Siliziumkarbid in dem Bereich von 0,9 bis 1,1 aufweist.
  11. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung nach einem der Ansprüche 7 bis 10, wobei die Opferschicht eine Oxidschicht ist.
  12. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung nach einem der Ansprüche 7 bis 11, des Weiteren umfassend ein Polieren (7020) der Oberfläche der Opferschicht vor dem Übertragen der Morphologie der Opferschicht auf die Oberfläche der Driftschicht.
  13. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung nach einem der Ansprüche 7 bis 12, des Weiteren umfassend ein Tempern (7004) der Oberfläche der Driftschicht vor dem Bilden der Schottky-Elektrode auf der Driftschicht.
  14. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung nach einem der Ansprüche 7 bis 13, des Weiteren umfassend ein Polieren (7040) der Oberfläche der Driftschicht nach dem Übertragen der Morphologie der Opferschicht auf die Oberfläche der Driftschicht und vor dem Bilden der Schottky-Elektrode.
  15. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung nach einem der Ansprüche 7 bis 14, des Weiteren umfassend ein Oxidieren und HF-Ätzen (7005) der Oberfläche der Driftschicht vor dem Bilden der Schottky-Elektrode auf der Driftschicht.
  16. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung nach einem der Ansprüche 7 bis 15, des Weiteren umfassend ein Implantieren (7010) von Dotiermittelatomen in der Driftschicht im Anschluss an das Bilden der Driftschicht.
  17. Verfahren zum Herstellen einer Leistungsgleichrichtervorrichtung nach einem der Ansprüche 7 bis 16, des Weiteren umfassend ein Implantieren (7030) von Dotiermittelatomen in der Driftschicht vorhergehend zum Bilden einer Schottky-Elektrode auf der Driftschicht.
  18. Halbleitererzeugnis, umfassend ein n-Typ-Siliziumkarbidsubstrat, das eine leicht dotierte, epitaxiale n-Typ-Driftschicht aufweist, die auf der Oberseite des Substrates angeordnet ist, wobei die Oberfläche der epitaxialen Schicht lokal derart planarisiert ist, dass eine beliebige Vertiefung kleiner als 5 nm ist, wobei eine seitliche Erstreckung der Vertiefung kleiner als 2 μm ist.
  19. Halbleitererzeugnis nach Anspruch 18, wobei das n-Typ-Siliziumkarbidsubstrat ein 4H-Siliziumkarbidsubstrat ist.
DE102013010187.5A 2012-06-27 2013-06-17 Schottky-Barriere-Vorrichtung mit lokal planarisierter Oberfläche und zugehöriges Halbleitererzeugnis Pending DE102013010187A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261665090P 2012-06-27 2012-06-27
US61/665,090 2012-06-27

Publications (1)

Publication Number Publication Date
DE102013010187A1 true DE102013010187A1 (de) 2014-01-02

Family

ID=49754221

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013010187.5A Pending DE102013010187A1 (de) 2012-06-27 2013-06-17 Schottky-Barriere-Vorrichtung mit lokal planarisierter Oberfläche und zugehöriges Halbleitererzeugnis

Country Status (3)

Country Link
US (2) US9105557B2 (de)
CN (2) CN108807168B (de)
DE (1) DE102013010187A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071898A (zh) * 2020-09-03 2020-12-11 华中科技大学 一种快速离化器件及其制备方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013010187A1 (de) * 2012-06-27 2014-01-02 Fairchild Semiconductor Corp. Schottky-Barriere-Vorrichtung mit lokal planarisierter Oberfläche und zugehöriges Halbleitererzeugnis
KR101458566B1 (ko) * 2013-05-21 2014-11-07 재단법인대구경북과학기술원 정류소자 및 그의 제조 방법
JP6347188B2 (ja) * 2014-09-08 2018-06-27 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
KR102136000B1 (ko) 2015-02-18 2020-07-20 쇼와 덴코 가부시키가이샤 에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법 및 에피택셜 탄화 규소 단결정 웨이퍼
US9741873B2 (en) * 2015-03-27 2017-08-22 Fairchild Semiconductor Corporation Avalanche-rugged silicon carbide (SiC) power Schottky rectifier
US10026805B2 (en) 2015-03-27 2018-07-17 Farichild Semiconductor Corporation Avalanche-rugged silicon carbide (SiC) power device
EP3516681A1 (de) * 2016-09-22 2019-07-31 Iqe, Plc Integrierte epitaktische metallelektroden
KR20200055966A (ko) 2018-11-14 2020-05-22 주식회사 예스파워테크닉스 실리콘카바이드 쇼트키 다이오드 및 그 제조방법
CN110349839B (zh) * 2019-06-21 2021-03-12 全球能源互联网研究院有限公司 一种p/n型碳化硅欧姆接触的制备方法
CN110571281B (zh) * 2019-08-01 2023-04-28 山东天岳电子科技有限公司 一种混合PiN结肖特基二极管及制造方法
CN110534583B (zh) * 2019-08-01 2023-03-28 山东天岳电子科技有限公司 一种肖特基二极管及其制备方法
IT202000016279A1 (it) * 2020-07-06 2022-01-06 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo semiconduttore in carburo di silicio con migliorate caratteristiche

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929523A (en) * 1996-03-07 1999-07-27 3C Semiconductor Corporation Os rectifying Schottky and ohmic junction and W/WC/TiC ohmic contacts on SiC
US6404033B1 (en) * 1999-04-01 2002-06-11 Apd Semiconductor, Inc. Schottky diode having increased active surface area with improved reverse bias characteristics and method of fabrication
TW565630B (en) * 1999-09-07 2003-12-11 Sixon Inc SiC wafer, SiC semiconductor device and method for manufacturing SiC wafer
WO2001022498A1 (de) * 1999-09-22 2001-03-29 Siced Electronics Development Gmbh & Co. Kg Sic-halbleitervorrichtung mit einem schottky-kontakt und verfahren zu deren herstellung
DE19954866A1 (de) 1999-11-15 2001-05-31 Infineon Technologies Ag Verfahren zur Behandlung einer durch Epitaxie hergestellten Oberfläche eines SiC-Halbleiterkörpers und danach hergestellten Schottkykontakt
DE60113245T2 (de) * 2001-07-06 2006-06-29 Ict, Integrated Circuit Testing Gmbh Elektronenemissionsapparat
US7528040B2 (en) 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
US20070228505A1 (en) * 2006-04-04 2007-10-04 Mazzola Michael S Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making
JP2008024554A (ja) * 2006-07-21 2008-02-07 Toyota Motor Corp 単結晶の製造方法
US7728402B2 (en) * 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8384181B2 (en) * 2007-02-09 2013-02-26 Cree, Inc. Schottky diode structure with silicon mesa and junction barrier Schottky wells
US7851881B1 (en) * 2008-03-21 2010-12-14 Microsemi Corporation Schottky barrier diode (SBD) and its off-shoot merged PN/Schottky diode or junction barrier Schottky (JBS) diode
JP2010199480A (ja) * 2009-02-27 2010-09-09 Fuji Electric Systems Co Ltd 超接合ショットキーダイオード
JP2011171551A (ja) * 2010-02-19 2011-09-01 Toyota Motor Corp 半導体装置の製造方法
US8937319B2 (en) * 2011-03-07 2015-01-20 Shindengen Electric Manufacturing Co., Ltd. Schottky barrier diode
JP5775711B2 (ja) * 2011-03-09 2015-09-09 昭和電工株式会社 炭化珪素半導体装置及びその製造方法
US8664665B2 (en) * 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US8680587B2 (en) * 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US8716716B2 (en) * 2011-12-22 2014-05-06 Avogy, Inc. Method and system for junction termination in GaN materials using conductivity modulation
TWI436424B (zh) * 2012-04-03 2014-05-01 Univ Nat Taiwan 半導體元件及其製造方法
DE102013010187A1 (de) * 2012-06-27 2014-01-02 Fairchild Semiconductor Corp. Schottky-Barriere-Vorrichtung mit lokal planarisierter Oberfläche und zugehöriges Halbleitererzeugnis

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071898A (zh) * 2020-09-03 2020-12-11 华中科技大学 一种快速离化器件及其制备方法
CN112071898B (zh) * 2020-09-03 2022-08-30 华中科技大学 一种快速离化器件及其制备方法

Also Published As

Publication number Publication date
CN108807168A (zh) 2018-11-13
US20140001490A1 (en) 2014-01-02
CN108807168B (zh) 2023-04-11
CN103515452B (zh) 2018-08-14
US9608056B2 (en) 2017-03-28
US20150295023A1 (en) 2015-10-15
CN103515452A (zh) 2014-01-15
US9105557B2 (en) 2015-08-11

Similar Documents

Publication Publication Date Title
DE102013010187A1 (de) Schottky-Barriere-Vorrichtung mit lokal planarisierter Oberfläche und zugehöriges Halbleitererzeugnis
DE112010005626B4 (de) Halbleitervorrichtung
DE102013107632B4 (de) Verfahren zum Herstellen von Halbleitervorrichtungen mittels Ionenimplantation
DE102014117719B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mittels elektrochemischen Ätzens, Halbleitervorrichtung und Superjunction-Halbleitervorrichtung
DE102007027519B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE112016004086T5 (de) Halbleiterbauelement
DE112016003510T5 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102016112512A1 (de) Halbleitervorrichtung mit einer Sauerstoffdiffusions-Sperrschicht und Herstellungsverfahren
DE102016219094B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102014113214A1 (de) Bipolartransistor mit isoliertem gate mit mesaabschnitten zwischen zelltrenchstrukturen und verfahren zur herstellung
DE102018110190A1 (de) Siliziumcarbidepitaxiewafer, Siliziumcarbidbipolartransistor mit isoliertem Gate und Verfahren zur Herstellung desselben
DE102012021534B4 (de) Schottky-sperrschicht-halbleiterelement vom grabentyp und herstellungsverfahren dafür
DE112017001490B4 (de) Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
DE112017007040T5 (de) Halbleitereinheit
DE102012219510A1 (de) Halbleiterbauelement
DE112020006547T5 (de) Selbstausgerichtete implantate für siliziumkarbid (sic)-technologien und herstellungsverfahren
DE102014101859B4 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung
DE112017000947T5 (de) Verbindungshalbleitervorrichtung und herstellungsverfahren für dieverbindungshalbleitervorrichtung
DE102014118559A1 (de) Verfahren zum herstellen eines halbleiterbauelementes mit einem abgeschrägten randabschluss
DE112017003957T5 (de) Halbleiterelement
DE102007009227A1 (de) Halbleiterbauelement mit gleichrichtenden Übergängen sowie Herstellungsverfahren zur Herstellung desselben
DE102016108125B4 (de) Halbleitervorrichtung und Herstellung davon
DE112016004981T5 (de) Siliciumcarbid-halbleitervorrichtung
DE112013000866B4 (de) Siliziumkarbid (SiC)-Halbleitervorrichtungen
DE102014116631B4 (de) Junction-feldeffekttransistorzelle mit lateralem kanalbereich

Legal Events

Date Code Title Description
R082 Change of representative

Representative=s name: WUESTHOFF & WUESTHOFF, PATENTANWAELTE PARTG MB, DE

R012 Request for examination validly filed
R016 Response to examination communication