KR102136000B1 - 에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법 및 에피택셜 탄화 규소 단결정 웨이퍼 - Google Patents

에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법 및 에피택셜 탄화 규소 단결정 웨이퍼 Download PDF

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Abstract

쉘로우 피트의 깊이가 작고 고품질의 탄화 규소 단결정 박막을 갖는 에피택셜 탄화 규소 단결정 웨이퍼 및 그 제조 방법을 제공한다. 본 발명에 따른 에피택셜 탄화 규소 단결정 웨이퍼는, 상기 규소계 및 탄소계의 재료 가스에 있어서의 탄소와 규소의 원자수비(C/Si비)를 0.5 이상 1.0 이하로 하고, 두께 1㎛ 이상 10㎛ 이하의 탄화 규소 에피택셜막을 포함하는 버퍼층을 형성한 후, 매시 15㎛ 이상 100㎛ 이하의 성장 속도로 탄화 규소 에피택셜막을 포함하는 드리프트층을 형성함으로써 제조된다. 본 발명에 따르면, 상기 드리프트층의 표면에서 관찰되는 쉘로우 피트의 깊이를 30㎚ 이하로 할 수 있다.

Description

에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법 및 에피택셜 탄화 규소 단결정 웨이퍼{METHOD FOR PRODUCING SILICON CARBIDE SINGLE CRYSTAL EPITAXIAL WAFER AND SILICON CARBIDE SINGLE CRYSTAL EPITAXIAL WAFER}
본 발명은 에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법, 및 이에 의해 얻어진 에피택셜 탄화 규소 단결정 웨이퍼에 관한 것이다.
탄화 규소(이하, SiC라 표기한다)는 내열성 및 기계적 강도가 우수하고, 물리적, 화학적으로 안정된 점에서, 내환경성 반도체 재료로서 주목받고 있다. 또한, 최근 고주파 고내압 전자 디바이스 등의 기판으로서 에피택셜 SiC 단결정 웨이퍼의 수요가 높아지고 있다.
SiC 단결정 기판(이하, SiC 기판이라고 한다)을 사용하여, 전력 디바이스, 고주파 디바이스 등을 제작하는 경우에는, 통상 SiC 기판 상에 열 CVD법(열 화학 증착법)이라고 불리는 방법을 사용해서 SiC 박막을 에피택셜 성장시키거나, 이온 주입법에 의해 직접 도펀트를 충돌시켜 넣거나 하지만, 후자의 경우에는, 주입 후에 고온에서의 어닐이 필요해지기 때문에, 에피택셜 성장에 의한 박막 형성이 다용되고 있다.
SiC의 에피택셜막 상에는, 삼각형 결함, 캐럿 결함, 코멧 결함 등의 에피택셜 결함이 존재하고, 이들을 포함한 디바이스는 그 특성이 현저하게 열화되기 때문에, 소위 디바이스 킬러 결함으로서 알려져 있다. 따라서, 상기 에피택셜 결함의 저감을 위한 기술이 개발되고 있지만, 그 중 하나로서, 에피택셜막을 버퍼층과 드리프트층의 2층 구조로 하는 기술이 있다. 이 기술은, 예를 들어 드리프트층은 디바이스 제작에 필요한 두께나 도핑 밀도로 하고, 버퍼층으로서는 SiC 기판과 드리프트층의 중간의 도핑 밀도를 갖는 층을 성장시켜서, 양자의 도핑 밀도의 차를 완화시킴으로써 변형을 저감시켜서 에피택셜 결함을 저감시킨다고 하는 형태로 사용되는 경우가 많다.
특허문헌 1에는, 기저면 전위의 SiC 단결정 웨이퍼로부터 SiC 에피택셜막에 대한 전파를 억제하기 위해서, SiC 에피택셜막의 성장 과정에 있어서, 도펀트 농도를 서서히 감소시키도록 제어하는 것이 제안되어 있다. 또한, 특허문헌 1에는, 원료 가스에 있어서의 C/Si 몰비를 0.3 내지 3 정도로 제어하고, SiC 에피택셜막의 성장 속도를 5㎛/h 이상으로 제어함으로써, 미스피트 전위로부터 관통 칼날상 전위에 대한 전환을 억제하는 것이 제안되어 있다. 관통 칼날상 전위는, 소수 캐리어의 라이프타임 킬러가 되는 것이 알려져 있으며, 디바이스 특성을 열화시키므로, 특허문헌 1에 개시된 발명에 따르면, 제작된 디바이스의 수율을 개선시킨다.
이러한 기술에 의해, 상기와 같은 디바이스 킬러 결함이나 디바이스 특성을 열화시키는 전위 등은 저감되고 있기는 하지만, 최근에는, 에피택셜막 상의 미소 피트(쉘로우 피트)가 디바이스 특성에 악영향을 주는 것이 지적되어 있다(비특허문헌 1 참조). 이 비특허문헌 1에서는, 쉘로우 피트가 특히 쇼트키 배리어 다이오드의 역방향 누설 전류를 증가시키는 것이 나타나 있고, 원인으로서 피트 부분에서의 전계 집중이 생각된다. 따라서, 디바이스의 특성 및 수율을 향상시키기 위해서는, 디바이스 킬러 결함과 마찬가지로, 이 쉘로우 피트도 저감할 필요가 있다.
쉘로우 피트는 대략 삼각형 형상이며, 일반적으로, 깊이는 50 내지 80㎚ 정도이고, SiC 에피택셜막 중에 500 내지 1000개/㎠ 정도의 밀도로 포함된다. 이 쉘로우 피트의 형상이나 깊이는, 예를 들어 성장 전에 행하는 SiC 기판의 전처리, 성장 시의 재료 가스 중에 포함되는 탄소와 규소의 원자수비(C/Si비), 성장 속도, 성장 온도 등에 관계된다고 생각되고 있다. 그러나, 지금까지의 연구에서는 이들이 복합적으로 영향을 미치고 있는 것도 시사되고 있다.
후술하지만, 쉘로우 피트는 SiC 단결정 웨이퍼의 나선 전위에 기인해서 발생하기 때문에, 쉘로우 피트의 형상이나 깊이는, SiC 기판 그 자체의 품질에도 좌우되게 된다. SiC 단결정 웨이퍼의 나선 전위는 통상, 기판마다 크게 다른 점에서, 안정된 쉘로우 피트의 저감은 곤란한 것이 현 상태이며, 특허문헌 1에 개시된 관통 칼날상 전위 저감에 관한 제조 방법에서는 SiC 기판의 나선 전위에 관련된 상기 쉘로우 피트의 저감은 곤란하다고 생각된다.
특허문헌 2에는, 전술한 디바이스 킬러 결함을 저감하는 방법이 개시되어 있다. 이 방법은 표면 조도의 Ra값이 0.5㎚ 이상 1.0㎚ 이하인 적어도 1개의 억지층을, C/Si비가 1.0 이하인 상태로 에피택셜 성장시킨 후, 상기 억지층 상에 탄화 규소 단결정 박막의 활성층을, C/Si비를 1.0보다 큰 상태에서 에피택셜 성장시키는 것을 특징으로 하고 있다. 특허문헌 2에 따르면, 에피택셜 성장의 초기에 있어서 C/Si비를 1.0 이하로 제어함으로써, 나선 전위를 기점으로 한 와권 성장의 발생을 억제하여, 주위의 대량의 스텝 플로우에 덮일 가능성이 높아지는 작용이 있다고 보고되고 있다. 그러나, 후술하는 바와 같이, 본 발명자들의 지견에 따르면, 상기 억지층의 두께는 1㎛ 이하이므로, 그 정도의 두께로는 가령 C/Si비를 작게 해서 형성해도, 쉘로우 피트 주위의 나선 스텝을 스텝 플로우 방향으로의 스텝으로 충분히 덮는 것은 곤란하다.
또한, 특허문헌 3에는, SiC 에피택셜층의 표면에 고융점 금속을 증착하여, 상기 고융점 금속과 당해 SiC 에피택셜층의 합금층을 형성함으로써, 탄화 규소 반도체 상에 설치한 쇼트키 접합을 갖는 탄화 규소 반도체 장치가 개시되어 있다. 그러나, 특허문헌 3에는, 상기 SiC 에피택셜층으로부터 디바이스 킬러 결함을 저감하는 것을 전혀 개시하고 있지 않다.
따라서, 금후 디바이스에 대한 응용이 기대되는 에피택셜 SiC 단결정 웨이퍼이지만, SiC 기판의 품질에 의존하지 않고 쉘로우 피트의 영향을 저감한 에피택셜막을 성장할 수 없으면, 특성이 우수한 전자 디바이스를 고수율로 제작하는 것은 곤란하다.
일본특허재공표 WO2009/035095호 일본특허공개 제2008-74664호 공보 일본특허공개 제2000-164528호 공보
후지와라 등: 응용 물리학회 선진 파워 반도체 분과회 제1회 연구회 텍스트 p31(2014)
따라서, 본 발명은, SiC 기판을 사용한 SiC의 에피택셜 성장에 있어서, 쉘로우 피트의 영향을 종래보다 저감한 고품질의 에피택셜막을 갖는 에피택셜 SiC 단결정 웨이퍼의 제조 방법을 제공하는 것이다.
본 발명자 등은, SiC 에피택셜막에 있어서의 쉘로우 피트의 발현에 대해서 상세한 검토를 행한바, 쉘로우 피트는 SiC 기판의 나선 전위에 기인해서 발생한다고 하는 지견을 얻었다. 그런데, SiC 기판의 나선 전위 밀도는, 통상 기판마다 크게 다른 점에서, 쉘로우 피트의 밀도를 저감시키는 것보다는 오히려, 그 깊이를 작게 하는 쪽이, 기판 품질에 의존하지 않고, 결과로서 쉘로우 피트의 영향을 저감한다는 점에서 유효하다고 생각하여, 더 한층의 검토를 행하였다.
그 결과, 지금까지, SiC 에피택셜막을 버퍼층과 드리프트층의 2층 구조로 하는 것은 종래 알려져 있지만, 그 버퍼층 성장 시의 C/Si비, 버퍼층의 두께 및 드리프트층 성장 시의 성장 속도를 최적화함으로써, 쉘로우 피트의 깊이를 작게 할 수 있는 것을 새롭게 알아내었다. 이에 더하여, 쇼트키 배리어 다이오드를 시작하여, 쉘로우 피트의 깊이가 작아지면, 피트 부분에서의 전계 집중이 완화되어, 피트를 포함하지 않는 다이오드의 경우와 동등한 역방향 누설 전류가 되는 것을 알아내어, 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 요지는,
(1) (0001)면에 대하여 <11-20> 방향으로 기울어지게 한 각도인 오프 각도가 4° 이하인 탄화 규소 단결정 기판 상에 규소계 및 탄소계의 재료 가스를 흐르게 하고, 열 CVD법에 의해 탄화 규소를 에피택셜 성장시켜서 에피택셜 탄화 규소 단결정 웨이퍼를 제조하는 방법이며, 상기 규소계 및 탄소계의 재료 가스에 있어서의 탄소와 규소의 원자수비(C/Si비)를 0.5 이상 1.0 이하로 하고, 두께 1㎛ 이상 10㎛ 이하의 탄화 규소 에피택셜막을 포함하는 버퍼층을 형성하고, 매시 15㎛ 이상 100㎛ 이하의 성장 속도로 탄화 규소 에피택셜막을 포함하는 드리프트층을 형성하고, 해당 드리프트층의 표면에서 관찰되는 쉘로우 피트의 깊이를 30㎚ 이하로 하는 것을 특징으로 하는 에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법,
(2) 매시 1㎛ 이상 10㎛ 이하의 성장 속도로 버퍼층을 성장시켜서, 상기 원자수비(C/Si비)를 1.0 이상 2.0 이하로 해서 드리프트층을 성장시키는 (1)에 기재된 에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법,
(3) (0001)면에 대하여 <11-20> 방향으로 기울어지게 한 각도인 오프 각도가 4° 이하인 탄화 규소 단결정 기판과, 상기 탄화 규소 단결정 기판 상에 형성되고, 도핑 밀도가 1×1018atms/㎤ 이상 1×1019atms/㎤ 이하이고, 두께 1㎛ 이상 10㎛ 이하의 탄화 규소 에피택셜막을 포함하는 버퍼층과, 상기 버퍼층 상에 형성되고, 도핑 밀도가 1×1015atms/㎤ 이상 1×1017atms/㎤ 이하이고, 두께 10㎛ 이상 30㎛ 이하의 탄화 규소 에피택셜막을 포함하는 드리프트층을 구비하는 에피택셜 탄화 규소 단결정 웨이퍼이고, 상기 드리프트층 표면에 있어서의 쉘로우 피트의 깊이가 30㎚ 이하이고, 상기 탄화 규소 단결정 기판측에 Ni를 포함하는 오믹 전극을 설치하고, 상기 드리프트층 측에 Ni를 포함하는 쇼트키 전극을 설치해서 쇼트키 배리어 다이오드를 형성한 경우에, 역방향 인가 전압이 400V 시의 누설 전류가 1×10-11A/㎠ 이상 1×10-8A/㎠ 이하가 되는 것을 특징으로 하는 에피택셜 탄화 규소 단결정 웨이퍼이다.
본 발명에 따르면, 오프 각도가 약 4° 내지 그 이하인 SiC 기판 상의 에피택셜막에 있어서, 쉘로우 피트의 영향을 종래보다 저감한 고품질 에피택셜막을 갖는 에피택셜 SiC 단결정 웨이퍼를 안정되게 얻는 것이 가능하다.
또한, 본 발명에서는, 열 CVD법에 의해 고품질의 에피택셜막을 얻는 점에서, 장치 구성이 용이하며 제어성도 우수하고, 균일성, 재현성이 높은 에피택셜 SiC 단결정 웨이퍼의 제조 방법이라고 할 수 있다.
게다가, 본 발명에 의해 얻어진 에피택셜 SiC 단결정 웨이퍼를 사용한 디바이스이면, 쉘로우 피트의 영향을 저감한 고품질 에피택셜막 상에 형성되기 때문에, 그 특성 및 수율이 향상된다.
도 1은 SiC 기판 상에 SiC의 에피택셜 성장을 행할 때의 전형적인 성장 시퀀스를 나타내는 것이다.
도 2a는 SiC 에피택셜막에 있어서의 전형적인 쉘로우 피트를 나타낸 AFM상이다.
도 2b는 도 2a의 AFM상을 컴퓨터 그래픽에 의해 재현해서 얻어진 쉘로우 피트의 사시도이다.
도 2c는 도 2a의 AFM상의 화상 해석에 의해 얻어진 쉘로우 피트의 확대 단면도이다.
우선, SiC 에피택셜막을 사용한 디바이스로서는, 예를 들어 쇼트키 배리어 다이오드, PIN 다이오드, MOS 다이오드, MOS 트랜지스터 등, 특히 전력 제어용으로 사용되는 디바이스를 들 수 있지만, 그 경우의 SiC 기판으로서는, 통상 (0001)면에 대하여 <11-20> 방향으로 기울어지게 한 각도인 오프 각도가 4° 이하인 것이 사용된다. 이것은 SiC 잉곳에서 얻어지는 SiC 기판의 수율을 높임과 함께, 디바이스의 특성 및 신뢰성에 영향을 주는 기저면 전위의 밀도를 저감시키는 데 있어서 바람직하기 때문이다.
이어서, SiC 기판 상에 대한 에피택셜 성장에 대해서 설명한다. 본 발명에서 사용하는 열 CVD법은, 장치 구성이 간단해서, 가스의 on/off로 에피택셜 성장의 막 두께를 제어할 수 있기 때문에, SiC 에피택셜막의 제어성, 재현성이 우수한 성장 방법이다. 그 중에서도, 적합하게 에피택셜 성장에 사용되는 장치는, 횡형의 열 CVD 장치이다.
여기서, 도 1에 SiC 에피택셜막의 성장을 행할 때의 종래의 열 CVD법에 의한 성장 시퀀스의 일례를, 가스의 도입 타이밍과 합쳐서 나타낸다. 우선, 성장로에 SiC 기판을 세트하고, 성장로 내를 진공 배기한 후, 예를 들어 수소 등의 캐리어 가스를 도입해서 성장로 내의 압력을 2×103 내지 2×104㎩로 조정한다. 그 후, 압력을 일정하게 유지하면서 성장로의 온도를 높여서, 1600℃에 도달한 후, 수소 등의 캐리어 가스 중에서 전처리를 개시한다. 이때의 수소의 캐리어 가스 유량은 매분 100 내지 200L이다.
전처리 종료 후, 온도를 성장 온도인 1600 내지 1650℃까지 변화시켜서, 온도가 안정된 후 SiH4, C3H8 및 도핑 가스인 N2를 도입해서 버퍼층의 성장을 개시한다. 이때의 SiH4 유량은 매분 25 내지 30㎤ 정도, C3H8 유량은 매분 10 내지 15㎤ 정도이고(C/Si비는 1.0 내지 1.5), 막 두께는 약 1㎛이다.
버퍼층을 성장시킨 후에는 드리프트층을 성장하지만, 그 때의 SiH4 유량은 매분 130 내지 140㎤ 정도이고, C3H8 유량은 매분 45 내지 70㎤ 정도이고(C/Si비는 1.0 내지 1.5), 막 두께는 제작하는 디바이스의 사양에 따라 다르지만 일반적으로 10 내지 30㎛ 정도이다. 또한, 드리프트층의 성장 속도는 매시 8 내지 10㎛이다. 그리고, 원하는 막 두께가 얻어진 시점에서 SiH4, C3H8 및 N2의 도입을 멈추고, 수소 가스만 흐르게 한 상태에서 온도를 낮춘다. 온도가 상온까지 내려간 후, 수소 가스의 도입을 멈추고, 성장실 내를 진공 배기하고, 불활성 가스를 성장실에 도입하여, 성장실을 대기압으로 되돌리고 나서, SiC 기판을 꺼낸다. 이와 같이 해서 성장한 SiC 에피택셜막에 있어서의 쉘로우 피트의 깊이는, 일반적으로 50 내지 80㎚ 정도가 된다.
도 2a에는 쉘로우 피트의 AFM상의 일례가 나타나 있다. 도 2b 및 도 2c는 도 2a의 AFM상을 화상 해석해서 얻어진 것으로, 도 2b는 컴퓨터 그래픽에 의해 재현된 도 2a의 쉘로우 피트의 사시도이고, 도 2c는 도 2a의 쉘로우 피트의 확대 단면도이다. 이러한 쉘로우 피트는 SiC 기판 상에서 에피택셜 성장이 개시될 때, 기판 표면에 나타난 나선 전위 부분에서의 스텝 플로우 성장을 방해할 수 있는 것에 의해 발생하는 것이라 생각된다.
따라서, 본 발명에 있어서는, 버퍼층을 성장할 때의 C/Si비를 0.5 내지 1.0으로 작게 함으로써, 스텝 플로우 성장이 촉진되어, 쉘로우 피트를 얕게 할 수 있도록 한다. 여기서, C/Si비가 0.5보다 작으면 규소(Si)계의 재료 가스가 과잉이 되는 것에 의한 Si 액적의 발생이 문제가 되고, 반대로 C/Si비가 1.0보다 크면 스텝 플로우 성장의 촉진 효과가 저감된다. 따라서 상기 값이 적합한 범위가 된다.
또한, 버퍼층의 두께도 중요하다. SiC 에피택셜막을 버퍼층과 드리프트층의 2층 구조로 하는 종래 기술에서는 버퍼층의 두께는 0.5 내지 1.0㎛ 정도가 다용되고 있다. 그러나, 그 정도의 두께로는 가령 C/Si비를 작게 해서 형성해도, 쉘로우 피트 주위의 나선 스텝을 스텝 플로우 방향에 대한 스텝으로 충분히 덮는 것은 곤란하다. 따라서, 버퍼층의 두께는 1㎛ 이상 10㎛ 이하로 한다. 이것은 1㎛보다 작은 경우에는 스텝 플로우 방향에 대한 스텝에 의한 표면 피복이 불충분하다고 생각되고, 반대로 10㎛보다 큰 경우에는 표면 거칠기 등이 문제가 되기 때문이다. 버퍼층의 두께는, 5㎛ 이상 10㎛ 이하가 바람직하다. 이 바람직한 범위 내에서는, 버퍼층의 두께를 증가시키는 데에 수반하여, 쉘로우 피트의 깊이를 작게 하는 효과가 향상된다.
또한, 버퍼층의 성장 속도에 대해서는, 상기 C/Si비와 두께의 범위 내에서 생산성 등을 생각해서 적절히 선택할 수 있지만, 1㎛/h 이상 10㎛/h 이하 정도인 것이 바람직하다.
한편, 드리프트층에 관해서는, 막 두께, 도핑 밀도 및 그것들의 웨이퍼면내 균일성이 제작하는 디바이스의 사양을 만족시킬 필요가 있고, 특히 도핑 밀도에 대한 높은 정밀도와 면내 균일성이 요구되고 있다. 그를 위해서는, 드리프트층의 성장 시는 어느 정도 높은 C/Si비(적합하게는 1.0 내지 1.5)로 site-competition의 영향을 작게 하는 것이 필수가 되고, 결과로서 버퍼층에서 쉘로우 피트를 얕게 해도, 드리프트층에서는 그 이상 얕아지지 않거나, 반대로 다시 깊어져 버릴 가능성이 있다.
이를 해결하기 위해서는, 드리프트층의 성장 시에 있어서 스텝 플로우의 속도를 빠르게, 즉 성장 속도를 크게 함으로써, 쉘로우 피트 주위의 나선 스텝의 진행을 억제하는 것이 중요하다고 생각된다. 그 결과, 드리프트층에서도 쉘로우 피트의 깊이 저감의 프로세스가 진행되어, 성장이 종료된 에피택셜막 상의 쉘로우 피트는 종래보다 얕아진다. 구체적으로는, 드리프트층의 성장 속도는 매시 15㎛ 이상 100㎛ 이하이다. 이것은 매시 15㎛보다 작으면 성장 속도 증가, 즉 스텝 플로우 촉진에 의한 피트 깊이 저감 효과가 적어지고, 반대로 매시 100㎛보다 크면 표면 조도나 스텝 번칭의 증가와 같은 문제가 발생하기 때문이다. 드리프트층의 바람직한 성장 속도는 매시 50㎛ 이상 100㎛ 이하이다. 이 바람직한 범위 내에서는, 버퍼층의 두께를 증가시키는 데에 수반하여, 쉘로우 피트의 깊이를 작게 하는 효과가 향상된다.
상기와 같은 쉘로우 피트의 깊이 저감에 관한 고찰에 기초하여, 본 발명에서 SiC의 에피택셜막 성장을 행할 때의 성장 시퀀스를 설명하면 이하와 같다.
전처리 공정: 우선, 버퍼층의 성장 개시까지의 전처리는, 도 1에서 설명한 바와 같은 종래예와 마찬가지이다.
버퍼층 성장 공정: 버퍼층을 성장할 때의 SiH4 유량은 매분 80 내지 100㎤, C3H8 유량은 매분 15㎤ 이상 30㎤ 이하이고(C/Si비는 0.5 이상 1.0 이하), 버퍼층의 막 두께는 1㎛ 이상 10㎛ 이하로 하고, 예를 들어 약 5㎛로 한다. 또한, 버퍼층의 도핑 밀도는 1×1018atms/㎤ 이상 1×1019atms/㎤ 이하인 것이 바람직하다.
드리프트층 성장 공정: 드리프트층의 성장에 관해서는, SiH4 유량은 매분 200 내지 220㎤, C3H8 유량은 매분 70 내지 110㎤이고(C/Si비는 1.0 이상 1.5 이하), 성장 속도는 예를 들어 매시 20㎛로 한다. 여기서, 드리프트층의 막 두께 및 N2의 유량은, 디바이스의 사양에 의해 적절히 조정할 수 있지만, 예를 들어 쇼트키 배리어 다이오드를 얻는 경우에는 드리프트층의 두께는 10㎛ 이상 30㎛ 이하 정도이고, N2의 유량은 매분 40 내지 50㎤ 정도이다. 드리프트층 성장 후의 프로세스는 종래의 방법과 마찬가지로 행해진다. 드리프트층의 도핑 밀도는, 1×1015atms/㎤ 이상 1×1017atms/㎤ 이하인 것이 바람직하다.
이와 같이, 적어도 버퍼층의 막 두께, 버퍼층 성장 시의 C/Si비 및 드리프트층 성장 시의 성장 속도를 종래와는 다른 값으로 조정함으로써, 성장이 완료된 에피택셜막 표면에 있어서의 쉘로우 피트의 깊이를 30㎚ 이하로 안정되게 작게 할 수 있다.
또한, 버퍼층이나 드리프트층의 성장 온도에 대해서는, 종래의 열 CVD법에 의한 SiC 에피택셜막의 성장과 마찬가지로 1600 내지 1700℃로 해서 행할 수 있고, 성장 압력에 대해서도 종래와 마찬가지로 1㎪ 내지 10㎪로 해서 행할 수 있다. 또한, 재료 가스에 대해서도 종래법과 마찬가지 것을 사용할 수 있고, 구체적으로, 규소계의 재료 가스로서는, 예를 들어 실란, 디실란, 트리클로로실란, 디클로로실란, 사염화규소 등을 들 수 있고, 탄소계의 재료 가스로서는, 예를 들어 메탄, 에탄, 프로판, 부탄, 에틸렌, 아세틸렌 등을 들 수 있다. 이들 규소계, 탄소계의 재료 가스는, 각각의 1종을 사용해도 되고, 2종 이상을 혼합해서 사용하게 해도 된다. 또한, 이들 재료 가스는, 예를 들어 수소 등의 캐리어 가스와 함께 열 CVD 장치에 공급할 수 있다.
본 발명에 의해, 약 4° 내지 그 이하인 오프각을 갖는 SiC 기판 상의 에피택셜막에 있어서, 쉘로우 피트가 30㎚ 이하라고 하는 얕은 에피택셜막이 얻어지도록 되지만, 버퍼층 성장 시의 C/Si비와 버퍼층 전체 막 두께가 전술한 범위 내이면, 버퍼층은 2종 이상의 성장 조건으로 나누어서 형성해도 되고, 또한 드리프트층에 대해서도, 그 성장 시의 성장 속도가 전술한 범위 내이면, 2종 이상의 성장 조건으로 나누어서 형성해도 된다.
이상과 같이, 본 발명자들은, SiC 기판 상에 형성하는 SiC 에피택셜막을 버퍼층과 드리프트층의 2층 구조로 함과 함께, 버퍼층 성장 시의 C/Si비, 버퍼층의 두께 및 드리프트층 성장 시의 성장 속도를 조합함으로써, 쉘로우 피트의 깊이가 30㎚ 이하로 작게 할 수 있는 것을 알아내었다.
또한, 이와 같이 해서 성장시킨 SiC 에피택셜막을 구비한 에피택셜 SiC 단결정 웨이퍼이면, SiC 기판측에 Ni를 포함하는 오믹 전극을 설치하고, 드리프트층측에 Ni를 포함하는 쇼트키 전극을 설치해서 쇼트키 배리어 다이오드를 형성했을 때, 역방향 인가 전압이 400V일 때의 누설 전류는 1×10-11A/㎠ 이상 1×10-8A/㎠ 이하가 된다. 즉, 본 발명에서 실현된 정도의 얕은 쉘로우 피트를 갖는 에피택셜막이면, 피트 부분에서의 전계 집중이 완화되어, 피트를 포함하지 않는 다이오드의 경우와 동등한 역방향 누설 전류가 되는 것을 확인했다.
여기서, Ni를 포함하는 오믹 전극을 사용하는 이유는, 열처리에 의해 니켈 실리사이드 합금이 형성되고, SiC와의 접촉 저항이 낮아지기 때문이며, 다른 금속에 비해 다용되고 있다. Ni 합금의 적용 가능성도 있지만, 니켈 실리사이드의 형성이라고 하는 점에서는 Ni 단독쪽이 유리하다고 생각된다. 또한, 쇼트키 금속으로서는, Ni 외에 Au나 Ti가 사용되지만, 형성되는 쇼트키 배리어의 특성으로부터 Ni가 가장 적합하다. Ni 합금의 적용 가능성도 있지만, 신뢰성의 점에서는 Ni 단독 쪽이 유리하다고 생각된다.
또한, 상기 오믹 전극 및 상기 쇼트키 전극의 형성 방법은 특별히 한정되지 않는다. 예를 들어, 상기 오믹 전극은, SiC 기판의 표면에 Ni를 증착하고, 증착에 의해 형성된 Ni 증착막을 에칭 혹은 리프트 오프함으로써 패터닝하고, 그 후 1000℃ 정도의 열처리를 함으로써 얻어도 된다. 또한, 상기 쇼트키 전극은, Ni를 SiC 기판에 증착하고, 증착에 의해 형성된 Ni 증착막을 에칭 혹은 리프트 오프함으로써 패터닝하여 얻어도 된다.
그로 인해, 본 발명에 의해 얻어지는 에피택셜 SiC 단결정 웨이퍼는, 쇼트키 배리어 다이오드를 비롯하여, PIN 다이오드, MOS 다이오드, MOS 트랜지스터 등의 각종 전자 디바이스의 제작에 적합하고, 그 중에서도 전력 제어용 디바이스로서 매우 적합하다.
실시예
이하, 실시예에 기초하여 본 발명을 설명하지만, 본 발명은 이들 내용에 제한되는 것은 아니다.
(실시예 1)
4인치(100㎜) 웨이퍼용 SiC 단결정 잉곳으로부터, 약 400㎛의 두께로 슬라이스하고, 거친 연마와 다이아몬드 지립에 의한 통상 연마 및 CMP(화학 기계 연마)에 의한 마무리 연마를 실시하여 얻은, SiC 단결정 기판의 Si면에 SiC의 에피택셜 성장을 실시했다. 이 SiC 단결정 기판의 폴리타입은 4H형이고, (0001)면에 대하여 <11-20> 방향으로 기울어지게 한 각도인 기판의 오프각은 4°이다.
성장의 수순으로서는, 횡형 열 CVD 장치의 성장로에 상기 SiC 단결정 기판을 세트하고, 성장로 내를 진공 배기한 후, 수소 캐리어 가스를 매분 150L 도입하면서 압력을 7×103㎩로 조정했다. 그 후, 압력을 일정하게 유지하면서 성장로의 온도를 1630℃까지 높여서, 온도가 안정된 시점에서 수소 가스 중에 있어서 10분간의 전처리를 실시했다. 전처리 후, 온도는 바꾸지 않고 SiH4 유량을 매분 110㎤, C3H8 유량을 매분 18㎤로 하고(C/Si비는 0.5), N2 유량을 매분 5㎤로 해서 성장로에 도입하여, 버퍼층의 성장을 개시했다. 이때의 버퍼층 성장 속도는 매시 5㎛이고, 버퍼층의 도핑 밀도는 1×1018atms/㎤이다.
버퍼층을 5㎛ 성장시킨 후, SiH4 유량을 매분 180㎤, C3H8 유량을 매분 78㎤(C/Si비는 1.3), N2 유량을 매분 60㎤로 해서 드리프트층을 20㎛ 성장시켰다. 이때의 드리프트층의 성장 속도는 매시 15㎛이고, 드리프트층의 도핑 밀도는 1×1016atms/㎤이다. 성장 후, SiH4, C3H8 및 N2의 도입을 멈추고, 수소 가스만 흐르게 한 상태에서 온도를 낮추었다. 상온까지 내려간 후, 수소 가스의 도입을 멈추고, 성장실 내를 진공 배기하고, 불활성 가스를 성장실에 도입하여, 성장실을 대기압으로 되돌리고 나서 기판을 꺼냈다.
이와 같이 해서 에피택셜 성장을 행하여 얻어진 에피택셜 SiC 단결정 웨이퍼에 대해서, 드리프트층에 있어서의 SiC 에피택셜막의 쉘로우의 피트의 깊이를 평가했다. 평가 방법은 AFM을 사용하여, 웨이퍼 면내 10점의 쉘로우 피트에 대해서 깊이의 평균을 구한바, 평균값은 21㎚였다. 이 결과를 표 1에 나타낸다.
또한, 이 막 상에 쇼트키 배리어 다이오드를 시작했다. 이면(SiC 단결정 기판측)은 Ni를 0.1㎛ 증착하고, 1000℃에서 열처리를 행하여 오믹 콘택트를 형성했다. 표면(드리프트층측)은 Ni를 사용해서 리소그래피법에 의해 직경 1㎜의 쇼트키 전극을 형성했다. 쇼트키 전극의 형성에서는 열처리를 행하지 않았다. 그리고, 웨이퍼 면내 100개의 쇼트키 배리어 다이오드에 대해서, 역방향 인가 전압이 400V일 때의 누설 전류값을 측정한바, 모두 5×10-9(A/㎠) 이하였다. 쉘로우 피트가 존재하지 않는 경우의 쇼트키 배리어 다이오드의 누설 전류값의 평균값은 1×10-8(A/㎠)인 점에서, 본 실시예에서 얻어진 정도의 깊이의 쉘로우 피트이면, 누설 전류값에 영향을 주지 않고, 양호한 디바이스 특성이 얻어지는 것이 명백해졌다.
(실시예 2 내지 81)
실시예 1과 마찬가지로 슬라이스, 거친 연마, 통상 연마 및 마무리 연마를 행한, 4H형의 폴리타입을 갖는 4인치(100㎜)의 SiC 단결정 기판의 Si면에, 이하와 같이 해서 SiC의 에피택셜 성장을 실시했다. 전처리 및 성장의 수순으로서는, 실시예 1과 마찬가지이지만, SiC 단결정 기판의 오프각(오프 방향은 실시예 1과 동일함. 이하의 실시예, 비교예에 대해서도 마찬가지), 버퍼층 성장 시의 C/Si비, 버퍼층의 두께, 드리프트층의 성장 속도를 이하의 표 1 내지 3과 같이 성장을 행하였다.
모두 드리프트층의 막 두께는 20㎛이다. 또한, 버퍼층의 성장 속도는 매시 1 내지 10㎛, 버퍼층의 도핑 밀도는 1×1018atms/㎤ 내지 5×1018atms/㎤가 되도록 조정했다. 드리프트층의 C/Si비는 1.0 내지 2.0이고, 드리프트층의 도핑 밀도는 5×1015atms/㎤ 내지 5×1016atms/㎤가 되도록 조정했다. 버퍼층, 드리프트층 각각의 성장 온도, 성장 압력은 1630 내지 1680℃, 1.5㎪ 내지 7.5㎪의 범위에서 적절히 선택했다.
또한, 드리프트층의 성장 속도는 SiH4 유량으로 제어하는 것이 일반적이지만, 성장 온도, 성장 압력, 혹은 이들의 조합으로 제어하는 것도 가능하다. 성장 후의 쉘로우 피트의 깊이, 성장한 에피택셜막 상에 제작한 쇼트키 배리어 다이오드의 누설 전류를 실시예 1과 마찬가지로 측정했다. 그 결과를 표 1 내지 3에 나타낸다. 하기 표에서, 모든 경우에 쉘로우 피트의 깊이는 30㎚ 이하이고, 누설 전류값도 1×10-8(A/㎠) 미만인 것을 알 수 있고, 양호한 디바이스 특성이 얻어지고 있다.
Figure 112017043675591-pct00001
Figure 112017043675591-pct00002
Figure 112017043675591-pct00003
(실시예 82)
실시예 1과 마찬가지로 슬라이스, 거친 연마, 통상 연마 및 마무리 연마를 행한, 4H형의 폴리타입을 갖는 4인치(100㎜)의 SiC 단결정 기판의 Si면에, SiC의 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다. 전처리 및 성장의 수순으로서는, 실시예 1과 마찬가지이며, SiH4 유량을 매분 110㎤, C3H8 유량을 매분 18㎤(C/Si비는 0.5), N2 유량을 매분 5㎤로 해서 성장로에 도입하여, 버퍼층의 성장을 개시했다. 버퍼층을 5㎛ 성장시킨 후, SiH4 유량을 매분 110㎤, C3H8 유량을 매분 30㎤(C/Si비는 0.8), N2 유량을 매분 5㎤로 해서 2층째의 버퍼층을 5㎛ 성장했다. 각각의 버퍼층의 성장 속도는 매시 4 내지 8㎛이고, 도핑 밀도는 1×1018atm/㎤ 내지 5×1018atm/㎤이다.
그 후, SiH4 유량을 매분 180㎤, C3H8 유량을 매분 78㎤(C/Si비는 1.3), N2 유량을 매분 60㎤로 해서 드리프트층을 20㎛ 성장시켰다. 이때의 드리프트층의 성장 속도는 매시 15㎛이고, 드리프트층의 도핑 밀도는 1×1016atm/㎤이다. 성장 후, SiH4, C3H8 및 N2의 도입을 멈추고, 수소 가스만 흐르게 한 상태에서 온도를 낮추었다. 상온까지 내려간 후, 수소 가스의 도입을 멈추고, 성장실 내를 진공 배기하고, 불활성 가스를 성장실에 도입하여, 성장실을 대기압으로 되돌리고 나서, 기판을 꺼냈다.
이와 같이 해서 성장해서 얻어진 에피택셜 SiC 단결정 웨이퍼에 대해서, 실시예 1과 마찬가지로 하여 확인한바, 드리프트층에 있어서의 SiC 에피택셜막의 쉘로우 피트의 깊이의 평균값은 25㎚였다. 또한, 실시예 1과 마찬가지로 하여 면내 100개의 쇼트키 배리어 다이오드의 누설 전류를 조사한바, 역방향 인가 전압이 400V일 때 5×10-9 내지 8×10-9(A/㎠)이고, 양호한 디바이스 특성이 얻어지고 있었다.
(실시예 83)
실시예 1과 마찬가지로 슬라이스, 거친 연마, 통상 연마 및 마무리 연마를 행한, 4H형의 폴리타입을 갖는 4인치(100㎜)의 SiC 단결정 기판의 Si면에, SiC의 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다. 전처리 및 성장의 수순으로서는, 실시예 1과 마찬가지이고, SiH4 유량을 매분 110㎤, C3H8 유량을 매분 18㎤(C/Si비는 0.5), N2 유량을 매분 5㎤로 해서 성장로에 도입하고, 버퍼층의 성장을 개시했다. 버퍼층을 5㎛ 성장 후, SiH4 유량을 매분 180㎤, C3H8 유량을 매분 78㎤(C/Si비는 1.3), N2 유량을 매분 60㎤로 해서 1층째의 드리프트층을 5㎛ 성장하고, 그 후, SiH4 유량을 매분 200㎤, C3H8 유량을 매분 100㎤(C/Si비는 1.5), N2 유량을 매분 60㎤로 해서 2층째의 드리프트층을 15㎛ 성장했다. 각각의 드리프트층의 성장 속도는, 1층째가 매시 15㎛이고, 2층째가 매시 20㎛이다. 또한 버퍼층의 도핑 밀도는 1×1018atm/㎤이고, 드리프트층의 도핑 밀도는 5×1015atm/㎤ 내지 1×1016atm/㎤이다.
성장 후, SiH4, C3H8 및 N2의 도입을 멈추고, 수소 가스만 흐르게 한 상태에서 온도를 낮추었다. 상온까지 내려간 후, 수소 가스의 도입을 멈추고, 성장실 내를 진공 배기하고, 불활성 가스를 성장실에 도입하여, 성장실을 대기압으로 되돌리고 나서, 기판을 꺼냈다.
이와 같이 해서 성장해서 얻어진 에피택셜 SiC 단결정 웨이퍼에 대해서, 실시예 1과 마찬가지로 하여 확인한바, 드리프트층에 있어서의 SiC 에피택셜막의 쉘로우 피트의 깊이의 평균값은 28㎚이고, 또한 면내 100개의 쇼트키 배리어 다이오드의 누설 전류는, 역방향 인가 전압이 400V일 때 4×10-9 내지 9×10-9(A/㎠)이고, 양호한 디바이스 특성이 얻어지고 있었다.
(비교예 1)
실시예 1과 마찬가지로 슬라이스, 거친 연마, 통상 연마 및 마무리 연마를 행한, 4H형의 폴리타입을 갖는 4인치(100㎜)의 SiC 단결정 기판의 Si면에, SiC의 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다. 전처리 및 성장의 수순으로서는, 실시예 1과 마찬가지이지만, 버퍼층의 성장은, SiH4 유량을 매분 50㎤, C3H8 유량을 매분 20㎤(C/Si비는 1.2), N2 유량을 매분 5㎤로 해서 성장로에 도입하고, 5㎛ 성장했다. 그 후, SiH4 유량을 매분 210㎤, C3H8 유량을 매분 91㎤(C/Si비는 1.3), N2 유량을 매분 60㎤로 해서 드리프트층을 20㎛ 성장시켰다. 이때의 드리프트층의 성장 속도는 매시 20㎛이다.
이와 같이 해서 성장해서 얻어진 에피택셜 SiC 단결정 웨이퍼에 대해서, 실시예 1과 마찬가지로 하여 확인한바, 드리프트층에 있어서의 SiC 에피택셜막의 쉘로우 피트의 깊이의 평균값은 70㎚이고, 또한 면내 100개의 쇼트키 배리어 다이오드의 누설 전류는, 역방향 인가 전압이 400V일 때 5×10-5 내지 8×10- 5(A/㎠)였다. 이것은 버퍼층 성장 시의 C/Si비가 높기 때문에 쉘로우 피트가 깊고, 디바이스 특성을 열화시켰기 때문으로 생각된다.
(비교예 2)
실시예 1과 마찬가지로 슬라이스, 거친 연마, 통상 연마 및 마무리 연마를 행한, 4H형의 폴리타입을 갖는 4인치(100㎜)의 SiC 단결정 기판의 Si면에, SiC의 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다. 전처리 및 성장의 수순으로서는, 실시예 1과 마찬가지이지만, 버퍼층의 성장은, SiH4 유량을 매분 50㎤, C3H8 유량을 매분 7㎤(C/Si비는 0.4), N2 유량을 매분 5㎤로 해서 성장로에 도입하고, 5㎛ 성장했다. 그 후, SiH4 유량을 매분 210㎤, C3H8 유량을 매분 91㎤(C/Si비는 1.3), N2 유량을 매분 60㎤로 해서 드리프트층을 20㎛ 성장시켰다. 이때의 드리프트층의 성장 속도는 매시 20㎛이다.
이와 같이 해서 성장해서 얻어진 에피택셜 SiC 단결정 웨이퍼에 대해서, 실시예 1과 마찬가지로 하여 확인한바, 드리프트층에 있어서의 SiC 에피택셜막의 쉘로우 피트의 깊이의 평균값은 45㎚이고, 또한 면내 100개의 쇼트키 배리어 다이오드의 누설 전류는, 역방향 인가 전압이 400V일 때 1×10-5 내지 8×10- 5(A/㎠)였다. 이것은 버퍼층 성장 시의 C/Si비가 낮아, 쉘로우 피트의 깊이 저감에는 어느 정도의 효과는 있었지만, 버퍼층에 Si 액적이 발생하고, 그에 기인한 요철이 드리프트층에도 이어져서, 디바이스 특성을 열화시켰기 때문으로 생각된다.
(비교예 3)
실시예 1과 마찬가지로 슬라이스, 거친 연마, 통상 연마 및 마무리 연마를 행한, 4H형의 폴리타입을 갖는 4인치(100㎜)의 SiC 단결정 기판의 Si면에, SiC의 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다. 전처리 및 성장의 수순으로서는, 실시예 1과 마찬가지이지만, 버퍼층의 성장은, SiH4 유량을 매분 50㎤, C3H8 유량을 매분 13㎤(C/Si비는 0.8), N2 유량을 매분 5㎤로 해서 성장로에 도입하고, 5㎛ 성장했다. 그 후, SiH4 유량을 매분 100㎤, C3H8 유량을 매분 43㎤(C/Si비는 1.3), N2 유량을 매분 60㎤로 해서 드리프트층을 20㎛ 성장시켰다. 이때의 드리프트층의 성장 속도는 매시 10㎛이다.
이와 같이 해서 성장해서 얻어진 에피택셜 SiC 단결정 웨이퍼에 대해서, 실시예 1과 마찬가지로 하여 확인한바, 드리프트층에 있어서의 SiC 에피택셜막의 쉘로우 피트의 깊이의 평균값은 60㎚이고, 또한 면내 100개의 쇼트키 배리어 다이오드의 누설 전류는, 역방향 인가 전압이 400V일 때 5×10-7 내지 5×10- 6(A/㎠)였다. 이것은, 드리프트층의 성장 속도가 작기 때문에 쉘로우 피트 깊이의 저감 효과가 없어, 디바이스 특성을 열화시켰기 때문으로 생각된다.
(비교예 4)
실시예 1과 마찬가지로 슬라이스, 거친 연마, 통상 연마 및 마무리 연마를 행한, 4H형의 폴리타입을 갖는 4인치(100㎜)의 SiC 단결정 기판의 Si면에, SiC의 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다. 전처리 및 성장의 수순으로서는, 실시예 1과 마찬가지이지만, 버퍼층의 성장은, SiH4 유량을 매분 50㎤, C3H8 유량을 매분 13㎤(C/Si비는 0.8), N2 유량을 매분 5㎤로 해서 성장로에 도입하고, 5㎛ 성장했다. 그 후, SiH4 유량을 매분 1500㎤, C3H8 유량을 매분 650㎤(C/Si비는 1.3), N2 유량을 매분 600㎤로 해서 드리프트층을 20㎛ 성장시켰다. 이때의 드리프트층의 성장 속도는 매시 150㎛이다.
이와 같이 해서 성장해서 얻어진 에피택셜 SiC 단결정 웨이퍼에 대해서, 실시예 1과 마찬가지로 하여 확인한바, 드리프트층에 있어서의 SiC 에피택셜막의 쉘로우 피트의 깊이의 평균값은 48㎚이고, 또한 면내 100개의 쇼트키 배리어 다이오드의 누설 전류는, 역방향 인가 전압이 400V일 때 1×10-5 내지 5×10- 5(A/㎠)였다. 이것은 드리프트층의 성장 속도가 지나치게 컸기 때문에, 쉘로우 피트 깊이의 저감 효과는 어느 정도 보이기는 했지만, 스텝 번칭이 발생하여 디바이스 특성을 열화시켰기 때문으로 생각된다.
(비교예 5)
실시예 1과 마찬가지로 슬라이스, 거친 연마, 통상 연마 및 마무리 연마를 행한, 4H형의 폴리타입을 갖는 4인치(100㎜)의 SiC 단결정 기판의 Si면에, SiC의 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다. 전처리 및 성장의 수순으로서는, 실시예 1과 마찬가지이지만, 버퍼층의 성장은, SiH4 유량을 매분 50㎤, C3H8 유량을 매분 13㎤(C/Si비는 0.8), N2 유량을 매분 5㎤로 해서 성장로에 도입하고, 0.5㎛ 성장했다. 그 후, SiH4 유량을 매분 210㎤, C3H8 유량을 매분 91㎤(C/Si비는 1.3), N2 유량을 매분 60㎤로 해서 드리프트층을 20㎛ 성장시켰다. 이때의 드리프트층의 성장 속도는 매시 20㎛이다.
이와 같이 해서 성장해서 얻어진 에피택셜 SiC 단결정 웨이퍼에 대해서, 실시예 1과 마찬가지로 하여 확인한바, 드리프트층에 있어서의 SiC 에피택셜막의 쉘로우 피트의 깊이의 평균값은 55㎚이고, 또한 면내 100개의 쇼트키 배리어 다이오드의 누설 전류는 역방향 인가 전압이 400V일 때 5×10-6 내지 8×10- 6(A/㎠)였다. 이것은 버퍼층의 두께가 작기 때문에, 쉘로우 피트 깊이의 저감 효과가 없고, 디바이스 특성을 열화시켰기 때문으로 생각된다.
(비교예 6)
실시예 1과 마찬가지로 슬라이스, 거친 연마, 통상 연마 및 마무리 연마를 행한, 4H형의 폴리타입을 갖는 4인치(100㎜)의 SiC 단결정 기판의 Si면에, SiC의 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다. 전처리 및 성장의 수순으로서는, 실시예 1과 마찬가지이지만, 버퍼층의 성장은, SiH4 유량을 매분 50㎤, C3H8 유량을 매분 13㎤(C/Si비는 0.8), N2 유량을 매분 5㎤로 해서 성장로에 도입하고, 15㎛ 성장했다. 그 후, SiH4 유량을 매분 210㎤, C3H8 유량을 매분 91㎤(C/Si비는 1.3), N2 유량을 매분 60㎤로 해서 드리프트층을 20㎛ 성장시켰다. 이때의 드리프트층의 성장 속도는 매시 20㎛이다.
이와 같이 해서 성장해서 얻어진 에피택셜 SiC 단결정 웨이퍼에 대해서, 실시예 1과 마찬가지로 하여 확인한바, 드리프트층에 있어서의 SiC 에피택셜막의 쉘로우 피트의 깊이의 평균값은 50㎚이고, 또한 면내 100개의 쇼트키 배리어 다이오드의 누설 전류는, 역방향 인가 전압이 400V일 때 1×10-5 내지 3×10- 5(A/㎠)였다. 이것은 버퍼층의 두께가 커서, 쉘로우 피트 깊이의 저감 효과는 어느 정도 보이기는 했지만, 버퍼층의 표면 거칠기가 발생하고, 그것이 드리프트층에도 영향을 미쳐서 디바이스 특성을 열화시켰기 때문으로 생각된다.
본 발명에 따르면, SiC 단결정 기판 상에 대한 SiC의 에피택셜 성장에 있어서, 특히 쉘로우 피트의 깊이를 저감시킨 고품질 에피택셜막을 갖는 에피택셜 SiC 단결정 웨이퍼를 안정되게 제작하는 것이 가능해진다. 그로 인해, 이러한 웨이퍼 위에 전자 디바이스를 형성하면, 디바이스의 특성 및 수율의 향상을 기대할 수 있다.

Claims (3)

  1. (0001)면에 대하여 <11-20> 방향으로 기울어지게 한 각도인 오프 각도가 4° 이하인 탄화 규소 단결정 기판 상에 규소계 및 탄소계의 재료 가스를 흐르게 하고, 열 CVD법에 의해 탄화 규소를 에피택셜 성장시켜서 에피택셜 탄화 규소 단결정 웨이퍼를 제조하는 방법이며,
    상기 규소계 및 탄소계의 재료 가스에 있어서의 탄소와 규소의 원자수비(C/Si비)를 0.5 이상 1.0 이하로 하고, 두께 1㎛ 이상 10㎛ 이하의 탄화 규소 에피택셜막을 포함하는 버퍼층을 형성하고,
    매시 50㎛ 초과 100㎛ 이하의 성장 속도로 탄화 규소 에피택셜막을 포함하는 드리프트층을 형성하고, 해당 드리프트층의 표면에서 관찰되는 쉘로우 피트의 깊이를 30㎚ 이하로 하는 것을 특징으로 하는 에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    매시 1㎛ 이상 10㎛ 이하의 성장 속도로 버퍼층을 성장시켜서, 상기 원자수비(C/Si비)를 1.0 이상 2.0 이하로 해서 드리프트층을 성장시키는 에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법.
  3. 삭제
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