KR20150026531A - 반도체 장치 그 제조 방법 - Google Patents

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김재호
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 도전형의 에피층(epitaxial layer), 에피층 상에 서로 분리되어 배치된 애노드(anode) 전극 및 캐소드(cathod) 전극, 에피층 내에 형성된 제1 도전형의 제1 드리프트층(dirft layer), 에피층 내에 형성된 제1 도전형과 다른 제2 도전형의 불순물 영역, 및 애노드 전극과 제1 드리프트층이 접촉하여 정의되는 쇼트키 컨택 영역 하부에 형성된 아일랜드(island) 불순물 영역을 포함한다.

Description

반도체 장치 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 기판을 이용하여 제조되는 반도체 장치는, 최근 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있다. 또한, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이러한 반도체 장치의 예로는 트랜지스터, 다이오드 등을 들 수 있다. 한편, 반도체 기판을 이용하여 제조할 수 있는 쇼트키(Schottky) 다이오드는, 금속과 반도체의 접촉면에서 생기는 정류작용을 이용한 다이오드로서, 고주파에서 우수한 특성을 보인다.
본 발명이 해결하고자 하는 기술적 과제는, 동작 특성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 동작 특성이 개선된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전형의 에피층(epitaxial layer), 에피층 상에 서로 분리되어 배치된 애노드(anode) 전극 및 캐소드(cathod) 전극, 에피층 내에 형성된 제1 도전형의 제1 드리프트층(dirft layer), 에피층 내에 형성된 제1 도전형과 다른 제2 도전형의 불순물 영역, 및 애노드 전극과 제1 드리프트층이 접촉하여 정의되는 쇼트키 컨택 영역 하부에 형성된 아일랜드(island) 불순물 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 아일랜드 불순물 영역은, 그 단면의 최대 직경이 5㎛이하이고, 영역 내부의 불순물 농도가 상기 에피층의 불순물 농도의 10배 내지 1,000배일 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는 쇼트키 다이오드(schottky diode)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 아일랜드 불순물 영역의 도전형은 상기 제1 도전형일 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 제1 드리프트층은, 서로 분리되어 배치되는 복수의 아일랜드 불순물 영역을 포함하고, 상기 복수의 아일랜드 불순물 영역 중 어느 하나는 상기 쇼트키 컨택 영역에 형성된 아일랜드 불순물 영역일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 도전형의 불순물 영역은, 상기 아일랜드 불순물 영역의 양측에 배치된 상기 제2 도전형의 웰을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 애노드 전극과 상기 캐소드 전극은 그리드(Grid) 형상으로 배치될 수 있다. 구체적으로, 본 발명의 몇몇 실시예에서, 상기 캐소드 전극은, 제1 및 제2 캐소드 전극을 포함하고, 상기 제1 캐소드 전극은, 도트(dot) 형태로 배치되고, 상기 애노드 전극은, 상기 제1 캐소드 전극을 둘러싸도록 배치되고, 상기 제2 캐소드 전극은, 상기 애노드 전극을 둘러싸도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 아일랜드 불순물 영역의 도전형은 상기 제2 도전형일 수 있다. 상기 제1 드리프트층은, 상기 아일랜드 불순물 영역을 감싸도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 도전형의 불순물 영역은, 상기 제1 드리프트층 내에 형성된 상기 제2 도전형의 제2 드리프트층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 드리프트층과 상기 아일랜드 불순물 영역은 서로 이격되어 배치될 수 잇다.
본 발명의 몇몇 실시예에서, 상기 아일랜드 불순물 영역의 불순물 농도는 상기 제2 드리프트층의 불순물 농도보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 도전형의 불순물 영역은, 상기 제1 드리프트층 내에 형성된 복수의 상기 제2 도전형의 제2 드리프트층을 포함하고, 상기 아일랜드 불순물 영역은, 상기 복수의 제2 드리프트층 중 어느 하나일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도전형은 N형을 포함하고, 상기 제2 도전형은 P형을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 도전형의 반도체 기판, 및 상기 반도체 기판 상에 형성된 상기 제1 도전형의 매몰층을 더 포함하되, 상기 에피층은 상기 매몰층 상에 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 도전형의 에피층; 상기 에피층 내에 서로 분리되어 형성되고, 상기 제1 도전형을 갖는 복수의 아일랜드 불순물 영역; 상기 에피층 내에 서로 분리되어 형성되고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 웰; 상기 에피층 상에 소자 분리막에 의해 서로 분리되어 형성된 제1 및 제2 전극; 및 상기 복수의 아일랜드 불순물 영역 내에 형성되고, 상기 제1 전극과 접촉하는 제2 웰을 포함하되, 상기 복수의 아일랜드 불순물 영역 중 어느 하나는 상기 제2 전극 하부에 형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 웰은 상기 제1 도전형을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 전극과 상기 복수의 아일랜드 불순물 영역 중 어느 하나가 접촉하는 접촉면에는 쇼트키 베리어가 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 아일랜드 불순물 영역의 불순물 농도는 상기 에피층의 불순물 농도보다 높을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 도전형의 에피층; 상기 에피층 상에 형성된 상기 제1 도전형의 제1 드리프트층; 상기 제1 드리프트층 상에 소자 분리막에 의해 서로 분리되어 형성된 제1 및 제2 전극; 상기 제1 드리프트층 내에 서로 분리되어 형성되고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 드리프트층; 상기 제1 드리프트층 내에 형성되고, 상기 제1 전극과 접촉하는 웰; 및 상기 제2 전극 하부의 상기 제1 드리프트층 내에 형성된 상기 제2 도전형의 바디 영역을 포함하되, 상기 바디 영역은, 상기 제1 드리프트층에 의해 상기 제2 전극으로부터 분리되어 형성된 아일랜드 불순물 영역이다.
본 발명의 몇몇 실시예에서, 상기 제1 전극은 캐소드 전극을 포함하고, 상기 제2 전극은 애노드 전극을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 바디 영역의 불순물 농도는 상기 제1 드리프트층의 불순물 농도의 10배 내지 1,000배일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 드리프트층의 하면 깊이는, 상기 바디 영역의 하면 깊이보다 클 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 공진기의 제1 및 제2 출력을 제공받아 이를 제3 출력으로 변환하는 정류부를 포함하되, 상기 정류부는, 애노드 전극으로 상기 제1 및 제2 출력 중 적어도 어느 하나가 제공되는 적어도 하나의 쇼트키 다이오드를 포함하고, 상기 쇼트키 다이오드의 애노드 전극 하부에는 아일랜드 불순물 영역이 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 출력은 무선 통신을 통해 제공된 교류 전압을 포함하고, 상기 제3 출력은 직류 전압을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 정류부는 제1 내지 제4 쇼트키 다이오드를 포함하고, 상기 제1 출력은 상기 제2 쇼트키 다이오드의 애노드 전극과 상기 제4 쇼트키 다이오드의 캐소드 전극에 제공되고, 상기 제2 출력은 상기 제1 쇼트키 다이오드의 애노드 전극과 상기 제3 쇼트키 다이오드의 캐소드 전극에 제공될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 도전형의 에피층 내에, 서로 분리되어 형성되고, 상기 제1 도전형을 갖는 복수의 아일랜드 불순물 영역을 형성하고, 상기 복수의 아일랜드 불순물 영역 중 적어도 하나의 내부에 상기 제1 도전형을 갖는 제1 웰을 형성하고, 상기 복수의 아일랜드 불순물 영역 사이에, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 웰을 형성하고, 상기 복수의 아일랜드 불순물 영역 중 어느 하나 상에 애노드 전극을 형성하고, 상기 복수의 아일랜드 불순물 영역 중 다른 하나 상에 캐소드 전극을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 복수의 아일랜드 불순물 영역의 불순물 농도는, 상기 에피층의 불순물 농도보다 클 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 애노드 전극 하부에 형성된 아일랜드 불순물 영역은, 그 단면의 최대 직경이 5㎛이하이고, 영역 내부의 불순물 농도가 상기 에피층의 불순물 농도의 10배 내지 1,000배일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 웰을 형성하는 것은, 상기 제2 웰의 하면 깊이가 상기 복수의 아일랜드 불순물 영역의 하면 깊이보다 작도록 형성하는 것을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 도전형의 에피층 상에, 상기 제1 도전형의 제1 드리프트층을 형성하고, 상기 제1 드리프트층 내에 상기 제1 도전형과 다른 제2 도전형의 제2 드리프트층을 형성하고, 상기 제2 드리프트층 사이에 상기 제2 도전형의 바디 영역을 형성하고, 상기 제1 드리프트층 내에 상기 제1 도전형의 웰을 형성하고, 상기 바디 영역 상에 애노드 전극을 형성하고, 상기 웰 상에 캐소드 전극을 형성하는 것을 포함하되, 상기 바디 영역은, 상기 제1 드리프트층에 의해 상기 제2 전극으로부터 분리되어 형성된 아일랜드 불순물 영역이다.
본 발명의 몇몇 실시예에서, 상기 바디 영역의 불순물 농도는 상기 제2 드리프트층의 불순물 농도보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 바디 영역을 형성하는 것은, 상기 바디 영역의 하면 깊이가 상기 제2 드리프트층의 하면 깊이보다 작도록 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 드리프트층을 형성하는 것은, 상기 제1 드리프트층이 상기 제2 드리프트층을 감싸도록 상기 제2 드리프트층을 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 A-A선을 따라 절단한 단면도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다.
도 7은 도 6의 B-B선을 따라 절단한 단면도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다.
도 9는 도 8의 C-C선을 따라 절단한 단면도이다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 시스템의 블록도이다.
도 14는 도 13에 도시된 정류부의 예시적인 회로도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 시스템의 블록도이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 시스템의 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 시스템이 채용된 예시적인 전자 시스템의 구성을 도시한 블록도이다.
도 18은 도 17의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.
도 19는 도 17의 전자 시스템이 테블릿 PC에 적용되는 예를 도시한 도면이다.
도 20은 도 17의 전자 시스템이 노트북에 적용되는 예를 도시한 도면이다.
도 21 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 25 내지 도 27은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 A-A선을 따라 절단한 단면도이다. 이하에서는 본 발명의 실시예들에 따른 반도체 장치의 일 예로, 쇼트키 다이오드(Schottky diode)를 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
도 1 및 도 2를 참조하면, 반도체 장치(1)는 기판(10), 매몰층(20), 에피층(epitaxial layer)(30), 제1 드리프트층(drift layer)(40), 제1 웰(80), 제2 웰(85), 제3 웰(75), 애노드(anode) 전극(52) 및 캐소드(cathode) 전극(54)을 포함한다.
기판(10)은 반도체 물질을 포함할 수 있다. 기판(10)은, 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
한편, 본 발명의 몇몇 실시예에서, 기판(10)으로는 절연 기판이 사용될 수 있다. 구체적으로, 기판(10)으로 SOI(Silicon On Insulator) 기판이 사용될 수 있다. 이렇게 SOI기판을 이용할 경우, 반도체 장치(1)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
본 실시예에서, 기판(10)의 도전형은 예를 들어, P형일 수 있다. 그리고, 이 때, 기판(10)에 포함된 불순물의 농도는 제1 웰(80)에 포함된 불순물의 농도보다 낮을 수 있다.
기판(10) 상에는 매몰층(20)이 형성될 수 있다. 본 실시예에서, 매몰층(20)의 도전형은 예를 들어, N형일 수 있다.
본 발명의 몇몇 실시예에서, 매몰층(20)은 기판(10) 내부와 기판(10) 상에 걸쳐 형성될 수 있다. 즉, 매몰층(20)은 기판(10)과 에피층(30)의 경계에 형성될 수 있다. 매몰층(20)의 일부가 기판(10)에 형성되고, 나머지는 에피층(30)에 형성되기 위해, 기판(10) 내에 매몰층(20)을 형성하고, 기판(10) 상에 에피층(30)을 형성한 후, 열처리를 수행할 수 있다. 이러한 열처리가 진행되면, 매몰층(20)이 기판(10)과 에피층(30)으로 확산되기 때문에, 매몰층(20)의 일부가 기판)에 형성되고, 나머지는 에피층(30)에 형성될 수 있다.
한편, 본 발명의 몇몇 실시예에서, 이러한 매몰층(20)은 필요에 따라 생략될 수도 있다.
매몰층(20) 상에는 에피층(30)이 형성될 수 있다. 본 실시예에서, 에피층(30)의 도전형은 예를 들어, N형일 수 있다. 그리고, 이 때, 에피층(30)에 포함된 불순물의 농도는 매몰층(20) 및 제1 드리프트층(40)에 포함된 불순물의 농도보다 낮을 수 있다.
에피층(30) 내에는 제1 드리프트층(40), 제1 웰(80) 및 제2 웰(85) 등이 형성될 수 있다.
본 실시예에서, 제1 드리프트층(40)은, 도시된 것과 같이, 서로 분리된 복수의 아일랜드(island) 불순물 영역을 포함할 수 있다. 본 명세서에서, 아일랜드 불순물 영역은, 그 단면의 최대 직경이 5㎛이하이고, 영역 내부의 불순물 농도가 에피층(30)의 불순물 농도의 10배 내지 1,000배인 영역을 의미한다. 본 실시예에서는, 이와 같이 제1 드리프트층(40)을 서로 분리된 복수의 아일랜드 불순물 영역으로 형성함으로써, 반도체 장치(1)의 동작 특성을 개선시킬 수 있게 된다. 이에 관한 구체적인 설명은 후술하도록 한다.
본 실시예에서, 제1 드리프트층(40)의 도전형은 예를 들어, N형일 수 있다. 구체적으로, 제1 드리프트층(40)에 포함된 N형 불순물의 농도는 예를 들어, 1e15 내지 1e18 atom/㎤일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
에피층(30) 내에 형성된 제1 웰(80)의 도전형은 예를 들어, P형일 수 있다. 이에 따라, 제1 웰(80)과 에피층(30)은 PN 접합을 형성할 수 있다. 한편, 제1 웰(80)에 포함된 불순물의 농도는 기판(10)에 포함된 불순물의 농도보다 높을 수 있다.
제1 웰(80)은, 도시된 것과 같이 애노드 전극(52) 하부에 배치된 제1 드리프트층(40)을 기준으로 서로 분리되어 배치될 수 있다. 이 때, 제1 웰(80)은 도시된 것과 같이, 제1 드리프트층(40)과 오버랩(overlap)되어 배치될 수 있다. 한편, 제1 웰(80)은 도시된 것과 같이 소자분리막(70)과도 오버랩되어 배치될 수 있다.
한편, 본 실시예에서, 제1 웰(80)은 제1 드리프트층(40)보다 얕게 형성될 수 있다. 구체적으로, 제1 웰(80)의 하면 깊이는, 도시된 것과 같이, 제1 드리프트층(40)의 하면 깊이보다 작을 수 있다.
제2 웰(85)은 제1 드리프트층(40) 내에 배치될 수 있다. 구체적으로, 제2 웰(85)은 캐소드 전극(54) 하부에 배치된 제1 드리프트층(40) 내에 배치될 수 있다. 제2 웰(85)은 캐소드 전극(54)과 접촉할 수 있다. 이에 따라, 제2 웰(85)과 캐소드 전극(54)은 전기적으로 접속될 수 있다.
제2 웰(85)의 도전형은 예를 들어, N형일 수 있다. 이러한 제2 웰(85)은 도시된 것과 같이 소자 분리막(70)과 오버랩되지 않게 배치될 수 있다. 한편, 캐소드 전극(54) 하부에 배치된 제1 드리프트층(40)은, 도시된 것과 같이, 소자 분리막(70)과 오버랩되게 배치될 수 있다.
제3 웰(75)은 제1 웰(80) 내에 배치될 수 있다. 구체적으로, 제3 웰(75)은 애노드 전극(52) 하부에 배치된 제1 웰(80) 내에 배치될 수 있다. 제3 웰(75)은 애노드 전극(52)과 접촉할 수 있다. 이에 따라, 제3 웰(75)과 애노드 전극(52)은 전기적으로 접속될 수 있다. 제3 웰(75)의 도전형은 예를 들어, P형일 수 있다.
애노드 전극(52)과 캐소드 전극(54)은 에피층(30) 상에 형성될 수 있다. 이러한 애노드 전극(52)과 캐소드 전극(54)은 도시된 것과 같이, 소자 분리막(70)에 의해 서로 분리될 수 있다.
본 실시예에서, 소자 분리막(70)은 예를 들어, STI(Shallow Trench Isolation)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 실시예에서, 캐소드 전극(54)은 애노드 전극(52)을 둘러싸도록 배치될 수 있다. 그리고, 애노드 전극(52)은 일 방향(예를 들어, 도 1의 상하 방향)으로 연장된 형상으로 형성될 수 있다.
애노드 전극(52)과 제1 드리프트층(40)이 접촉하는 영역에 쇼트키 컨택 영역(60)이 정의될 수 있다. 이러한 쇼트키 컨택 영역(60)의 애노드 전극(52)과 제1 드리프트층(40)이 접촉하는 접촉면에는, 쇼트키 베리어(Schottky barrier)가 형성될 수 있다. 본 실시예에 따른 반도체 장치(1)에서는 이러한 쇼트키 베리어를 이용함으로써 낮은 전압에서도 턴-온(turn-on)될 수 있다.
한편, 이러한 반도체 장치(1)의 동작 특성은, 저항 특성과, 역내압(BV; Breakdown Voltage) 특성에 의해 영향을 받을 수 있다.
구체적으로, 먼저, 반도체 장치(1)의 고속 동작을 위해서는 반도체 장치(1)의 저항이 낮아야 한다. 그리고, 이렇게 반도체 장치(1)의 저항을 낮추기 위해서는 반도체 장치(1) 내의 불순물 농도를 높여 캐리어의 이동도를 높여야 한다.
한편, 반도체 장치(1)가 고전압에서도 신뢰성 있게 동작하기 위해서는 반도체 장치(1)의 역내압이 높아야 한다. 그리고, 이렇게 반도체 장치(1)의 역내압을 높이기 위해서는 반도체 장치(1) 내에 디플리션 영역(depletion region)이 넓게 형성되어야 한다.
본 실시예에 따른 반도체 장치(1)는, 반도체 장치(1) 내의 불순물 농도를 필요한 만큼 높게 유지하되, 디플리션 영역(depletion region)을 넓게 형성함으로써 반도체 장치(1)의 동작 특성을 향상시킬 수 있다. 이하, 도 3 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 효과에 대해 설명하도록 한다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
먼저, 도 3은 본 실시예에 따른 반도체 장치(1)에서 형성되는 전계(EF1)를 도시한 도면이다. 그리고, 도 4는 본 실시예에 따르지 않은 예시적인 반도체 장치(99)에서 형성되는 전계(EF2)를 도시한 도면이다.
도 3 및 도 4를 참조하면, 본 실시예에 따른 반도체 장치(1)에서는, 애노드 전극(52) 하부에 형성되는 아일랜드 불순물 영역(본 실시예에서는 복수의 제1 드리프트층(40) 중 하나가 이에 해당한다)으로 인해, 전계(EF1)가 애노드 전극(52)으로부터 멀리 떨어져 형성된다. 하지만, 본 실시예에 따르지 않은 예시적인 반도체 장치(99)에서는, 애노드 전극(52a) 하부에 아일랜드 불순물 영역이 형성되지 않아, 전계(EF2)가 애노드 전극(52)에 인접하여 형성된다.
구체적으로, 도 3의 제1 깊이(P)는 약 2㎛이고, 제2 깊이(Q)는 약 3.15 ㎛이나, 도 4의 제3 깊이(R)는 약 1 ㎛이고, 제4 깊이(S)는 약 2.5 ㎛이다. 다시 말해, 본 실시예에 따른 반도체 장치(1)에서의 디플리션 영역이, 본 실시예에 따르지 않은 예시적인 반도체 장치(99)의 디플리션 영역보다 넓게 된다. 이에 따라, 반도체 장치(1)의 역내압 특성이 향상될 수 있다.
도 6은 본 실시예에 따른 반도체 장치(1)와 본 실시예에 따르지 않은 예시적인 반도체 장치(99)의 역내압 특성을 도시한 그래프이다.
구체적으로, 도 6의 M은 본 실시예에 따르지 않은 예시적인 반도체 장치(99)의 애노드 전극(52a)에 서로 다른 전압을 인가하면서 애노드 전극(52a)으로 흐르는 전류를 측정한 그래프이고, N은 본 실시예에 따른 반도체 장치(1)의 애노드 전극(52)에 서로 다른 전압을 인가하면서 애노드 전극(52)으로 흐르는 전류를 측정한 그래프이다.
도 6을 참조하면, 그래프 M의 최대 역내압은 약 -25V 정도이나, 그래프 N의 최대 역내압은 약 -37V 정도임을 알 수 있다. 다시 말해, 본 실시예에 따른 반도체 장치(1)에서 역내압이 개선됨을 알 수 있다.
다음, 도 6 및 도 7을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다. 도 7은 도 6의 B-B선을 따라 절단한 단면도이다. 이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고, 차이점을 위주로 설명하도록 한다.
도 6 및 도 7을 참조하면, 본 실시예에 따른 반도체 장치(2)에서는, 애노드 전극(94)과, 캐소드 전극(92, 96)의 형상이 앞서 설명한 실시예와 다를 수 있다.
구체적으로, 본 실시예에 따른 반도체 장치(2)에서, 애노드 전극(94)과, 캐소드 전극(92, 96)은 앞서 설명한 실시예와 달리 그리드(Grid) 형상으로 배치될 수 있다.
더욱 구체적으로, 본 실시예에 따른 반도체 장치(2)에서, 캐소드 전극(92, 96)은 제1 캐소드 전극(92)와 제2 캐소드 전극(96)을 포함할 수 있다. 그리고, 제1 캐소드 전극(92)은 도 6에 도시된 것과 같이 도트(dot) 형태로 배치될 수 있다. 애노드 전극(94)은 도트 형태로 배치된 제1 캐소드 전극(92)을 둘러싸도록 배치될 수 있다. 그리고, 제2 캐소드 전극(96)은, 애노드 전극(94)을 둘러싸도록 배치될 수 있다.
본 실시예에서, 애노드 전극(94)과, 캐소드 전극(92, 96)의 배치를 이와 같이 할 경우, 반도체 장치(2)의 저항 특성이 개선될 수 있다. 이에 따라 반도체 장치(2)의 동작 특성이 개선될 수 있다.
다음 도 8 및 도 9를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다. 도 9는 도 8의 C-C선을 따라 절단한 단면도이다.
도 8 및 도 9를 참조하면, 반도체 장치(3)는, 기판(10), 매몰층(20), 에피층(30), 제1 드리프트층(42), 제2 드리프트층(82), 바디 영역(84), 제2 웰(85), 제3 웰(75), 애노드 전극(52) 및 캐소드 전극(54)을 포함한다.
기판(10)은 반도체 물질을 포함할 수 있다. 기판(10)은, 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
한편, 본 발명의 몇몇 실시예에서, 기판(10)으로는 절연 기판이 사용될 수 있다. 구체적으로, 기판(10)으로 SOI(Silicon On Insulator) 기판이 사용될 수 있다. 이렇게 SOI기판을 이용할 경우, 반도체 장치(3)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
본 실시예에서, 기판(10)의 도전형은 예를 들어, P형일 수 있다. 그리고, 이 때, 기판(10)에 포함된 불순물의 농도는 제2 드리프층(82)과 바디 영역(84)에 포함된 불순물의 농도보다 낮을 수 있다.
기판(10) 상에는 매몰층(20)이 형성될 수 있다. 본 실시예에서, 매몰층(20)의 도전형은 예를 들어, N형일 수 있다.
매몰층(20) 상에는 에피층(30)이 형성될 수 있다. 본 실시예에서, 에피층(30)의 도전형은 예를 들어, N형일 수 있다. 그리고, 이 때, 에피층(30)에 포함된 불순물의 농도는 매몰층(20) 및 제1 드리프트층(42)에 포함된 불순물의 농도보다 낮을 수 있다.
에피층(30) 내에는, 제1 드리프트층(42), 제2 드리프트층(82), 바디 영역(84), 및 제2 웰(85) 등이 형성될 수 있다.
제1 드리프트층(42)은 에피층(30) 상에 형성될 수 있다. 본 실시예에 따른 반도체 장치(3)에서 제1 드리프트층(42)은, 앞서 설명한 실시예들과 달리 에피층(30) 전면 상에 형성될 수 있다. 구체적으로, 앞서 설명한 실시예들에서는 제1 드리프트층(도 2의 40)이 서로 분리된 복수의 아일랜드 불순물 영역으로 형성되었으나, 본 실시에에서는 에피층(30) 전면 상에 형성될 수 있다. 따라서, 본 실시예에서는, 제1 드리프트층(42) 내에 제2 드리프트층(82), 바디 영역(84), 및 제2 웰(85) 등이 형성될 수 있다.
본 실시예에서, 제1 드리프트층(42)의 도전형은 예를 들어, N형일 수 있다. 구체적으로, 제1 드리프트층(42)에 포함된 N형 불순물의 농도는 예를 들어, 1e15 내지 1e18 atom/㎤일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제2 웰(85)은 제1 드리프트층(42) 내에 배치될 수 있다. 구체적으로, 제2 웰(85)은 캐소드 전극(54) 하부에 배치된 제1 드리프트층(42) 내에 배치될 수 있다. 제2 웰(85)은 캐소드 전극(54)과 접촉할 수 있다. 이에 따라, 제2 웰(85)과 캐소드 전극(54)은 전기적으로 접속될 수 있다.
제2 웰(85)의 도전형은 예를 들어, N형일 수 있다. 이러한 제2 웰(85)은 도시된 것과 같이 소자 분리막(70)과 오버랩되지 않게 배치될 수 있다.
제1 드리프트층(42) 내에 형성된 제2 드리프트층(82)의 도전형은 예를 들어, P형일 수 있다. 그리고, 제1 드리프트층(42)은 도시된 것과 같이 제2 드리프트층(82)을 감싸도록 배치될 수 있다. 이에 따라, 제2 드리프트층(82)과 제1 드리프트층(42)은 PN 접합을 형성할 수 있다.
한편, 제2 드리프트층(82)에 포함된 불순물의 농도는 기판(10)에 포함된 불순물의 농도보다 높을 수 있다. 구체적으로, 제2 드리프트층(82)에 포함된 P형 불순물의 농도는 예를 들어, 1e14 내지 1e18 atom/㎤일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제2 드리프트층(82)은, 도시된 것과 같이 바디 영역(84)을 기준으로 서로 분리되어 배치될 수 있다. 이 때, 제2 드리프트층(82)은 바디 영역(84)보다 깊게 형성될 수 있다. 구체적으로, 제2 드리프트층(82)의 하면 깊이는, 바디 영역(84)의 하면 깊이보다 클 수 있다.
제2 드리프트층(82)은 도시된 것과 같이 소자분리막(70)과도 오버랩되어 배치될 수 있다. 그리고, 제2 드리프트층(82)은 바디 영역(84)과 오버랩되지 않도록 배치될 수 있다. 다시 말해, 제2 드리프트층(82)과 바디 영역(84)은 서로 이격되어 배치될 수 있다.
바디 영역(84)은 애노드 전극(52) 하부에 형성될 수 있다. 본 실시예에서, 이러한 바디 영역(84)은 아일랜드 불순물 영역 형태로 형성될 수 있다.
이러한 바디 영역(84)은 예를 들어, P형일 수 있다. 그리고, 바디 영역(84)에 포함된 P형 불순물의 농도는 제2 드리프트층(82)에 포함된 P형 불순물의 농도보다 클 수 있다. 구체적으로, 바디 영역(84)에 포함된 P형 불순물의 농도는 예를 들어, 1e16 내지 1e20 atom/㎤일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 드리프트층(42)은 도시된 것과 같이 바디 영역(84)을 감싸도록 형성될 수 있다. 따라서 제1 드리프트층(42)과 애노드 전극(52)이 접촉하여 정의되는 쇼트키 컨택 영역(60)에는 쇼트키 베리어가 형성될 수 있다. 따라서, 본 실시예에 따른 반도체 장치(3)에서는 이러한 쇼트키 베리어를 이용함으로써 낮은 전압에서도 턴-온(turn-on)될 수 있다.
제3 웰(75)은 제1 드리프트층(42) 내에 배치될 수 있다. 구체적으로, 제3 웰(75)은 애노드 전극(52) 하부에 배치된 제1 드리프트층(42) 내에 배치될 수 있다. 제3 웰(75)은 애노드 전극(52)과 접촉할 수 있다. 이에 따라, 제3 웰(75)과 애노드 전극(52)은 전기적으로 접속될 수 있다. 제3 웰(75)의 도전형은 예를 들어, P형일 수 있다.
애노드 전극(52)과 캐소드 전극(54)은 제1 드리프트층(42) 상에 형성될 수 있다. 이러한 애노드 전극(52)과 캐소드 전극(54)은 도시된 것과 같이, 소자 분리막(70)에 의해 서로 분리될 수 있다.
본 실시예에서, 캐소드 전극(54)은 애노드 전극(52)을 둘러싸도록 배치될 수 있다. 그리고, 애노드 전극(52)은 일 방향(예를 들어, 도 8의 상하 방향)으로 연장된 형상으로 형성될 수 있다.
한편, 비록 상세하게 도시하지는 않았으나, 본 발명의 몇몇 실시예에서, 캐소드 전극(54)과 애노드 전극(52)의 형상은 도 6에 도시된 것과 같이 그리드 형상으로 변형될 수도 있다. 이 경우, 반도체 장치(3)의 저항 특성이 보다 개선될 수 있다.
다음 도 10 및 도 11을 참조하여, 본 실시예에 따른 반도체 장치(3)의 효과에 대해 설명하도록 한다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
먼저, 도 10은 본 실시예에 따른 반도체 장치(3)에서 형성되는 전계(EF3)를 도시한 도면이다. 도 10을 참조하면, 본 실시예에 따른 반도체 장치(3)에서도, 애노드 전극(52) 하부에 형성되는 아일랜드 불순물 영역(본 실시예에서는 바디 영역(84)이 이에 해당한다)으로 인해, 전계(EF3)가 애노드 전극(52)으로부터 멀리 떨어져 형성된다. 즉, 본 실시예에 따른 반도체 장치(3)에서의 디플리션 영역이, 본 실시예에 따르지 않은 예시적인 반도체 장치(도 4의 99)의 디플리션 영역보다 넓게 된다. 이에 따라, 반도체 장치(3)의 역내압 특성이 향상될 수 있다.
또한, 본 실시예에 따른 반도체 장치(4)의 경우, 제1 드리프트층(42)이 에피층(30) 전면 상에 형성될 수 있다. 따라서, 반도체 장치(3) 내의 불순물 농도가 앞서 설명한 실시예들 보다 높아지게 되어, 반도체 장치(3)의 저항 특성이 개선될 수 있다.
도 11은 본 실시예에 따른 반도체 장치(3)와 본 실시예에 따르지 않은 예시적인 반도체 장치(99)의 역내압 특성을 도시한 그래프이다.
구체적으로, 도 11의 M은 본 실시예에 따르지 않은 예시적인 반도체 장치(도 4의 99)의 애노드 전극(52a)에 서로 다른 전압을 인가하면서 애노드 전극(52a)으로 흐르는 전류를 측정한 그래프이고, O는 본 실시예에 따른 반도체 장치(3)의 애노드 전극(52)에 서로 다른 전압을 인가하면서 애노드 전극(52)으로 흐르는 전류를 측정한 그래프이다.
도 11을 참조하면, 그래프 M의 최대 역내압은 약 -25V 정도이나, 그래프 O의 최대 역내압은 약 -38V 정도임을 알 수 있다. 다시 말해, 본 실시예에 따른 반도체 장치(3)에서 역내압이 개선됨을 알 수 있다.
다음, 도 12를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예와 중복된 설명은 생략하고, 차이점을 위주로 설명하도록 한다.
도 12를 참조하면, 본 실시예에 따른 반도체 장치(4)에서는, 앞서 설명한 실시예에 따른 반도체 장치(도 9의 3)의 바디 영역(도 9의 84)이 제2 드리프트층(82)으로 대체된다. 다시 말해, 본 실시예에 따른 반도체 장치(4)에서는, 제2 드리프트층(82)이 서로 분리된 복수의 아일랜드 불순물 영역으로 형성되되, 그 중 하나가 도시된 것과 같이 쇼트키 컨택 영역(60) 하부에 형성될 수 있다.
이 경우, 쇼트키 컨택 영역(60) 하부에 배치된 제2 드리프트층(82)에 의해 반도체 장치(4) 내의 디플리션 영역이 넓게 형성될 수 있다. 그리고 이에 따라, 반도체 장치(4)의 역내압 특성이 향상될 수 있다.
이하 도 13 및 도 14를 참조하여 본 발명의 일 실시예에 따른 반도체 시스템에 대해 설명하도록 한다.
도 13은 본 발명의 일 실시예에 따른 반도체 시스템의 블록도이다. 도 14는 도 13에 도시된 정류부의 예시적인 회로도이다. 이하에서는 본 발명의 일 실시예에 따른 반도체 시스템의 일 예로, 무선 전력 전송 시스템을 예로들어 설명하나, 본 발명이 이에 제한되는 것은 아니다.
도 13을 참조하면, 본 실시예에 따른 반도체 시스템은, 소스 디바이스(110) 및 타겟 디바이스(120)를 포함한다.
소스 디바이스(110)는 AC/DC 컨버터(111), Power Detector(113), 전력변환부(114), 제어부(115) 및 소스 공진기(116)를 포함할 수 있다.
타겟 디바이스(120)는 타겟 공진기(121), 정류부(122), DC/DC 컨버터(123), 스위치부(124), 충전부(125) 및 제어부(126)를 포함할 수 있다.
AC/DC 컨버터(111)는 Power Supply(112)로부터 출력되는 수십 Hz 대역의 AC 전압을 정류하여 DC 전압을 생성할 수 있다. AC/DC 컨버터(111)는 일정한 레벨의 DC 전압을 출력하거나, 제어부(115)의 제어에 따라 DC 전압의 출력 레벨을 조정할 수 있다.
Power Detector(113)는 AC/DC 컨버터(111)의 출력 전류 및 전압을 검출하고, 검출된 전류 및 전압에 대한 정보를 제어부(115)로 전달할 수 있다. 또한, Power Detector(113)는 전력변환부(114)의 입력 전류 및 전압을 검출할 수 도 있다.
전력변환부(114)는 수 MHz ~ 수십 MHz 대역의 스위칭 펄스 신호에 의하여 일정한 레벨의 DC 전압를 AC 전압으로 변환함으로써 전력을 생성할 수 있다. 즉, 전력변환부(114)는 공진 주파수를 이용하여 직류 전압을 교류 전압으로 변환함으로써, 타겟 디바이스(120)에서 사용되는 "통신용 전력" 또는 "충전용 전력"을 생성할 수 있다.
여기서, "통신용 전력"은 타겟 디바이스(120)의 통신 모듈 및 프로세서를 활성화 시키기 위한 에너지를 의미할 수 있다. 상기 활성화 시키기 위한 에너지라는 의미에서 "통신용 전력"은 웨이크 업(wake-up)전력이라고 불리울 수 있다.
"통신용 전력"은 CW(Constant Wave)의 형태로 일정 시간 동안 전송될 수 있다. "충전용 전력"은 타겟 디바이스(120)와 연결된 또는 타겟 디바이스(120)에 포함된 배터리를 충전 시키기 위한 에너지를 의미할 수 있다. "충전용 전력"은 소정 시간 동안 계속 전송될 수 있으며, "통신용 전력" 보다 높은 전력 레벨로 전송될 수 있다. 예를 들어, "통신용 전력"의 전력 레벨은 0.1~1Watt이고, "충전용 전력"의 전력 레벨은 1~20Watt일 수 있다.
제어부(115)는 스위칭 펄스 신호의 주파수를 제어할 수 있다. 제어부(115)의 제어에 의하여 스위칭 펄스 신호의 주파수가 결정될 수 있다. 제어부(115)는 전력변환부(114)를 제어함으로써, 타겟 디바이스(120)에 전송하기 위한 변조 신호를 생성할 수 있다. 즉, 제어부(115)는 "인-밴드 통신"을 통해 타겟 디바이스(120)에 다양한 메시지를 전송할 수 있다. 또한, 제어부(115)는 반사파를 검출하고, 반사파의 포락선을 통해 타겟 디바이스(120)로부터 수신되는 신호를 복조할 수 있다.
제어부(115)는 다양한 방법을 통해, 인-밴드 통신을 수행하기 위한 변조 신호를 생성할 수 있다. 제어부(115)는 스위칭 펄스 신호를 온/오프 함으로써, 변조 신호를 생성할 수 있다. 또한, 제어부(115)는 델타-시그마 변조를 수행하여, 변조 신호를 생성할 수 있다. 제어부(115)는 일정한 포락선을 가지는 펄스폭 변조 신호를 생성할 수 있다.
한편, 제어부(115)는 공진 주파수가 아닌 별도의 통신 채널을 이용하는 아웃-밴드 통신을 수행할 수 도 있다. 제어부(115)는 Zigbee, Bluetooth 등의 통신 모듈을 포함할 수 있다. 제어부(115)는 아웃-밴드 통신을 통해 타겟 디바이스(120)와 데이터를 송수신 할 수 있다.
소스 공진기(116)는 전자기(electromagnetic) 에너지를 타겟 공진기(121)로 전달(transferring)한다. 즉, 소스 공진기(116)는 타겟 공진기(121)와의 마그네틱 커플링을 통해 "통신용 전력" 또는 "충전용 전력"을 타겟 디바이스(120)로 전달할 수 있다.
타겟 공진기(121)는 소스 공진기(116)로부터 전자기(electromagnetic) 에너지를 수신할 수 있다. 즉, 타겟 공진기(121)는 소스 공진기(116)와의 마그네틱 커플링을 통해 소스 디바이스(110)로부터 "통신용 전력" 또는 "충전용 전력"을 수신할 수 있다. 또한, 타겟 공진기(121)는 인-밴드 통신을 통해 소스 디바이스(110)로부터 다양한 메시지를 수신할 수 있다.
정류부(122)는 교류 전압을 정류함으로써, DC 전압을 생성할 수 있다. 즉, 정류부(122)는 타겟 공진기(121)에 무선 통신을 통해 제공된 교류 전압을 정류할 수 있다.
구체적으로 도 14를 참조하면, 본 실시예에 따른 정류부(122)는 풀 브릿지 다이오드(full bridge diode) 정류 회로를 포함할 수 있다. 이러한 풀 브릿지 다이오드 정류 회로에서, 하나의 경로(path)는 2개의 다이오드를 지나게 된다. 즉, 하나의 경로를 통과하는 전류는 2개의 다이오드를 지나게 된다.
정류부(122)는 타겟 공진기(121)의 제1 출력(RF+)과 제2 출력(RF-)을 제공받고 이를 제3 출력(DC+)로 변환할 수 있다. 제1 출력(RF+)과 제2 출력(RF-)는 타겟 공진기(121)가 출력하는 차등(diff) 신호일 수 있다. 즉, 제1 출력(RF+)과 제2 출력(RF-)는 RF 차등 입력 신호일 수 있다. 제1 출력(RF+)는 + 페이즈(phase)의 신호일 수 있고, 제2 출력(RF-)는 - 페이즈의 신호일 수 있다.
제3 출력(DC+)는 정류기(122)에 의해 정류되어, 정류기(122)로부터 출력된 신호일 수 있다. 본 발명의 몇몇 실시예에서, 이러한 제3 출력(DC+)은 직류 전압일 수 있다.
본 실시예에 따른 정류기(122)는, 제1 내지 제4 쇼트키 다이오드(SD1~SD4)와, 캐패시터(Cr)를 포함할 수 있다.
제1 쇼트키 다이오드(SD1)의 애노드 전극은 RF-에 연결될 수 있고, 캐소드 전극은 DC+에 연결될 수 있다. 제2 쇼트키 다이오드(SD2)의 애노드 전극은 RF+에 연결될 수 있고, 캐소드 전극은 DC+에 연결될 수 있다. 제3 쇼트키 다이오드(SD3)의 애노드 전극은 그라운드에 연결될 수 있고, 캐소드 전극은는 RF-에 연결될 수 있다. 제4 쇼트키 다이오드(SD4)의 애노드 전극은 그라운드에 연결될 수 있고, 캐소드 전극은 RF+에 연결될 수 있다.
캐패시터(Cr)는 DC+ 및 그라운드에 연결될 수 있다. 즉, 캐패시터(Cr)의 일 단은 DC+에 연결될 수 있고, 다른 일 단은 그라운드에 연결될 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~4)는 제1 내지 제4 쇼트키 다이오드(SD1~SD4)에 채용될 수 있다. 이에 따라, 제1 내지 제4 쇼트키 다이오드(SD1~SD4)의 애노드 전극 하부에는 앞서 설명한 것과 같이 아일랜드 불순물 영역이 형성되어 있을 수 있다.
다시 도 13을 참조하면, DC/DC 컨버터(123)는 정류부(122)에서 출력되는 DC 전압의 레벨을 충전부(125)의 용량에 맞게 조정할 수 있다. 예를들어, DC/DC 컨버터(123)는 정류부(122)에서 출력되는 DC 전압의 레벨을 3~10Volt로 조정할 수 있다.
스위치부(124)는 제어부(126)의 제어에 따라 온/오프 될 수 있다. 스위치부(124)가 오프되는 경우, 소스 디바이스(110)의 제어부(115)는 반사파를 검출할 수 있게 된다. 즉, 스위치부(124)가 오프되는 경우, 소스 공진기(116)와 타겟 공진기(121) 사이의 마그네틱 커플링이 제거 될 수 있다.
본 실시예에서, 충전부(125)는 배터리를 포함할 수 있다. 충전부(125)는 DC/DC 컨버터(123)로부터 출력되는 DC 전압을 이용하여 배터리를 충전할 수 있다.
제어부(126)는 공진 주파수를 이용하여 데이터를 송수신하는 인-밴드 통신을 수행할 수 있다. 이때, 제어부(126)는 타겟 공진기(121)와 정류부(122) 사이의 신호를 검출하여 수신 신호를 복조하거나, 정류부(122)의 출력 신호를 검출하여 수신 신호를 복조할 수 있다. 즉, 제어부(126)는 인-밴드 통신을 통해 수신된 메시지를 복조할 수 있다.
또한, 제어부(126)는 타겟 공진기(121)의 임피던스를 조정함으로써, 소스 디바이스(110)에 전송하는 신호를 변조할 수 있다. 또한, 제어부(126)는 스위치부(124)의 온/오프를 통해 소스 디바이스(110)에 전송하는 신호를 변조할 수 도 있다. 간단한 예로, 제어부(126)는 타겟 공진기(121)의 임피던스를 증가 시킴으로써, 소스 디바이스(110)의 제어부(115)에서 반사파가 검출되도록 할 수 있다. 반사파의 발생 여부에 따라, 소스 디바이스(110)의 제어부(115)는 이진수 "0" 또는 "1"을 검출할 수 있다.
한편, 제어부(126)는 통신 채널을 이용하는 아웃-밴드 통신을 수행할 수 도 있다. 제어부(126)는 Zigbee, Bluetooth 등의 통신 모듈을 포함할 수 있다. 제어부(126)는 아웃-밴드 통신을 통해 소스 디바이스(110)와 데이터를 송수신 할 수도 있다.
다음 도 15를 참조하여, 본 발명의 다른 실시예에 따른 반도체 시스템에 대해 설명한다.
도 15는 본 발명의 다른 실시예에 따른 반도체 시스템의 블록도이다.
도 15를 참조하면, 본 실시예에 따른 반도체 시스템은, 배터리(410), PMIC(power management IC)(420), 다수의 모듈(431~444)을 포함할 수 있다. PMIC(420)는 배터리(410)로부터 전압을 제공받아서 각각의 모듈(431~444)에 필요한 크기의 전압 레벨로 변환하여, 각 모듈(431~444)에 제공한다. 여기서, PMIC(420)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 적어도 하나를 포함할 수 있다.
다음 도 16을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 시스템에 대해 설명한다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 시스템의 블록도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 시스템은, 컨트롤러(510), PMIC(512), 배터리(515), 신호 처리부(523), 오디오 처리부(525), 메모리(530), 표시부(550) 등을 포함할 수 있다.
키패드(527)는 숫자 및 문자 정보를 입력하기 위한 키들 및 각종 기능들을 설정하기 위한 기능키들을 포함할 수 있다.
신호 처리부(523)는 휴대단말기의 무선 통신 기능을 수행하며, RF부와 모뎀(MODEM)을 포함할 수 있다. RF부는 송신되는 신호의 주파수를 상승변환 및 증폭하는 RF송신기와, 수신되는 신호를 저잡음 증폭하고 주파수를 하강 변환하는 RF수신기 등을 포함할 수 있다. 모뎀(MODEM)은 송신될 신호를 부호화 및 변조하는 송신기 및 RF부에서 수신되는 신호를 복조 및 복호화하는 수신기 등을 포함할 수 있다.
오디오 처리부(525)는 코덱(Codec)을 구성할 수 있으며, 코덱은 데이터 코덱과 오디오 코덱을 포함할 수 있다. 데이터 코덱은 패킷 데이터 등을 처리하고, 오디오 코덱은 음성과 멀티미디어 파일 등의 오디오 신호를 처리할 수 있다. 또한, 오디오 처리부(525)는 모뎀에서 수신되는 디지털 오디오신호를 오디오 코덱을 통해 아날로그신호를 변환하여 재생하거나 또는 마이크로부터 발생되는 아날로그 오디오 신호를 오디오 코덱을 통해 디지털 오디오 신호로 변환하여 모뎀으로 전송하는 기능을 수행할 수 있다. 코덱은 별도로 구비되거나 반도체 시스템의 제어부(510)에 포함될 수 있다.
메모리(530)는 롬(ROM)과 램(RAM)로 구성될 수 있다. 메모리부(530)는 프로그램 메모리와 데이터 메모리들로 구성될 수 있으며, 휴대단말기의 동작을 제어하기 위한 프로그램들 및 부팅을 위한 데이터들을 저장할 수 있다.
표시부(550)는 영상신호 및 사용자 데이터를 화면으로 표시하거나 통화수행과 관련된 데이터를 표시할 수 있다. 이때, 표시부(550)는 LCD(Liquid Crystal Display) 또는 OLED(Organic Light Emitting Diodes)등으로 이루어질 수 있다. LCD 또는 OLED를 터치스크린(Touch Screen)방식으로 구현하는 경우, 표시부(550)는 키패드(527)와 함께 휴대단말기를 제어하는 입력부로 동작할 수도 있다.
제어부(510)는 반도체 시스템의 전반적인 동작을 제어하는 기능을 수행할 수 있다. 제어부(510)는 도시된 것과 같이 PMIC(512)를 포함할 수 있다. PMIC(512)는 배터리(515)로부터 전압을 제공받아서 필요한 크기의 전압 레벨로 변환할 수 있다. 또한 PMIC(512)는 외부로부터 신호(예를 들어, 교류 전압)를 제공받아 이를 직류 전압으로 정류하고, 정류된 직류 전압을 이용하여 배터리(515)를 충전시킬 수 있다. 여기서, PMIC(512)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 적어도 하나를 포함할 수 있다.
다음 도 17을 참조하여, 본 발명의 실시예들에 따른 반도체 시스템이 채용될 수 있는 예시적인 전자 시스템에 대해 설명하도록 한다.
도 17은 본 발명의 실시예들에 따른 반도체 시스템이 채용된 예시적인 전자 시스템의 구성을 도시한 블록도이다.
도 17을 참조하면, 전자 시스템(900)은, 메모리 시스템(902), 프로세서(904), 램(906), 유저인터페이스(908), 통신 시스템(912) 및 파워 관리 시스템(914)을 포함할 수 있다.
이러한, 메모리 시스템(902), 프로세서(904), 램(906), 유저인터페이스(908), 통신 시스템(912) 및 파워 관리 시스템(914)은 예를 들어, 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(920)는 예를 들어, 멀티-레이어(multt-layer) 버스일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
프로세서(904)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 프로세서(904)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 프로세서(904)는 동작 속도 향상을 위해 L1과 L2같은 동작 캐시(cache)를 포함할 수도 있다.
램(906)은 프로세서(904)의 동작 메모리로서 사용될 수 있다. 이러한 램(906)은 예를 들어, 디램(DRAM)과 같은 휘발성 메모리로 이루어질 수 있다.
한편, 프로세서(904) 및 램(906)은 하나의 반도체 소자 또는 반도체 패키지로 패키징되어 구현될 수 있다. 본 발명의 몇몇 실시에에서, 프로세서(904) 및 램(906)은 PoP(Package on Package) 형태로 패키징되어 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
유저 인터페이스(908)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 이러한 유저 인터페이스(908)의 예로는, 키패드, 키보드, 터치 센서 및 표시 장치(display device) 등을 들 수 있다. 이러한 각 유저 인터페이스(906)는 전자 시스템(900) 내에서 독립적인 시스템으로 구현될 수 있다. 예를 들어, 키패드, 키보드, 및 터치 센서 등은 입력 시스템(input system)으로 구현될 수 있으며, 표시 장치는 디스플레이 시스템(display system)으로 구현될 수 있다. 한편, 이러한 디스플레이 시스템은 표시 장치를 구동하기 위한 DDIC(Data Driving IC) 등을 포함할 수 있다.
메모리 시스템(902)은 프로세서(904)의 동작을 위한 코드, 프로세서(904)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장하기 위한 적어도 하나 이상의 비휘발성 메모리 장치를 포함할 수 있다. 이러한 메모리 시스템(902)은 구동을 위한 별도의 컨트롤러를 포함할 수 있다.
컨트롤러는 호스트(Host)와 비휘발성 메모리 장치를 연결하도록 구성될 수 있다. 호스트로부터의 요청에 응답하여, 컨트롤러는 비휘발성 메모리 장치를 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러는 비휘발성 메모리 장치의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다.
한편, 컨트롤러는 비휘발성 메모리 장치 및 호스트 사이에 인터페이스를 제공하도록 구성될 수 있다. 또한, 컨트롤러는 비휘발성 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
예시적으로, 컨트롤러는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함할 수 있다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치 및 호스트 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛은 컨트롤러의 제반 동작을 제어할 수 있다.
호스트 인터페이스는 호스트와 컨트롤러 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 수 있다. 예시적으로, 컨트롤러는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성될 수 있다. 메모리 인터페이스는 비휘발성 메모리 장치와 인터페이싱할 수 있다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다.
메모리 시스템(902)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수도 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 시스템(902)에 저장된 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 예시적으로, 오류 정정 블록은 앞서 설명한 컨트롤러의 구성 요소로서 제공될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 오류 정정 블록은 비휘발성 메모리 장치의 구성 요소로서 제공될 수도 있다.
한편, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에서는 메모리 시스템(902)으로 비휘발성 메모리의 일 예인, 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD; Solid State Drive)의 형태로 구성될 수 있다. 이 경우 전자 시스템(900)은 대용량의 데이터를 플래시 메모리에 안정적으로 저장할 수 있다.
메모리 시스템(902)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 시스템(902)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 시스템(902)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
예시적으로, 메모리 시스템(902)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 시스템(902)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키징될 수 있다.
통신 시스템(912)은 전자 시스템(900)과 외부와의 통신 프로세스를 처리하는 시스템일 수 있다. 파워 관리 시스템(914)은 전자 시스템(900) 내부의 파워를 관리하는 시스템일 수 있다. 이러한 파워 관리 시스템(914)에는 앞서 설명한 본 발명의 실시예들에 따른 반도체 시스템이 채용될 수 있다.
한편, 도 17에 도시된 전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 18은 도 17의 전자 시스템(900)이 스마트 폰(1000)에 적용되는 예를 도시한 도면이다. 이처럼 전자 시스템(도 17의 900)이 스마트 폰(1000)에 적용되는 경우, 전자 시스템(도 17의 900) 또는 전자 시스템(도 13의 900)의 일부는 SoC(System On Chip) 형태로 구현된 AP(Application Processer)일 수 있다.
한편, 전자 시스템(도 17의 900)은 이 밖에 여러 다른 전자 기기에도 채용될 수 있다. 도 19는 도 17의 전자 시스템(900)이 테블릿 PC(1100)에 적용되는 예를 도시한 도면이고, 도 20은 도 17의 전자 시스템(900)이 노트북(1200)에 적용되는 예를 도시한 도면이다.
그 밖에, 전자 시스템(도 17의 900)은 개인용 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
한편, 전자 시스템(도 17의 900)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(도 17의 900)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수도 있다.
다음 도 21 내지 도 24를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 21 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
먼저 도 21을 참조하면, 기판(10) 상에 순차적으로 매몰층(20)과 에피층(30)을 형성한다.
여기서, 기판(10)은 반도체 물질을 포함할 수 있다. 기판(10)은, 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 본 실시예에서, 기판(10)의 도전형은 예를 들어, P형일 수 있다.
본 발명의 몇몇 실시예에서, 매몰층(20)은 기판(10) 내부와 기판(10) 상에 걸쳐 형성될 수 있다. 즉, 매몰층(20)은 기판(10)과 에피층(30)의 경계에 형성될 수 있다. 매몰층(20)의 일부가 기판(10)에 형성되고, 나머지는 에피층(30)에 형성되기 위해, 기판(10) 내에 매몰층(20)을 형성하고, 기판(10) 상에 에피층(30)을 형성한 후, 열처리를 수행할 수 있다. 이러한 열처리가 진행되면, 매몰층(20)이 기판(10)과 에피층(30)으로 확산되기 때문에, 매몰층(20)의 일부가 기판)에 형성되고, 나머지는 에피층(30)에 형성될 수 있다. 본 실시예에서, 매몰층(20)의 도전형은 예를 들어, N형일 수 있다. 그리고, 본 실시예에서, 에피층(30)의 도전형은 예를 들어, N형일 수 있다. 여기서, 에피층(30)에 포함된 N형 불순물의 농도는 매몰층(20)에 포함된 N형 불순물의 농도보다 작을 수 있다. 또한, 본 발명의 몇몇 실시예에서, 매몰층(20)은 생략될 수 있다.
다음 도 22를 참조하면, 에피층(30) 상에 제1 마스크(M1)를 형성한다. 그리고 제1 마스크(M1)를 이용하여, 에피층(30) 내에 복수의 제1 드리프층(40)을 형성한다. 이 때, 각 제1 드리프층(40)은 아일랜드 불순물 영역으로 형성될 수 있다. 다시 말해, 각 제1 드리프층(40)은, 그 단면의 최대 직경이 5㎛이하이고, 영역 내부의 불순물 농도가 에피층(30)의 불순물 농도의 10배 내지 1,000배가 되도록 형성될 수 있다.
본 실시예에서, 제1 드리프층(40)의 도전형은 예를 들어, N형일 수 있다. 그리고, 제1 드리프트층(40)에 포함된 N형 불순물의 농도는 예를 들어, 1e15 내지 1e18 atom/㎤일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 23을 참조하면, 에피층(30) 내에 소자 분리막(70)을 형성한다. 그리고 이어서, 에피층(30) 상에 제2 마스크(M2)를 형성한다. 그리고 제2 마스크(M2)를 이용하여, 제1 드리프층(40) 내에 제2 웰(85)을 형성한다. 본 실시예에서, 제2 웰(85)의 도전형은 예를 들어, N형일 수 있다.
다음 도 24를 참조하면, 에피층(30) 상에 제3 마스크(M3)를 형성한다. 그리고 제3 마스크(M3)를 이용하여, 애피층(30) 내에 제1 웰(80)을 형성한다.
본 실시예에서, 제1 웰(80)의 도전형은 예를 들어, P형일 수 있다. 이에 따라, 제1 웰(80)과 에피층(30)은 PN 접합을 형성할 수 있다. 한편, 제1 웰(80)에 포함된 불순물의 농도는 기판(10)에 포함된 불순물의 농도보다 높을 수 있다.
제1 웰(80)은, 도시된 것과 같이, 제1 드리프트층(40)을 기준으로 서로 분리되어 배치되도록 형성될 수 있다. 그리고, 제1 웰(80)은 도시된 것과 같이, 제1 드리프트층(40)과 오버랩되도록 형성될 수 있다. 한편, 제1 웰(80)은 도시된 것과 같이 소자분리막(70)과도 오버랩되도록 형성될 수 있다. 또한, 제1 웰(80)은 제1 드리프트층(40)보다 얕게 형성될 수 있다. 구체적으로, 제1 웰(80)의 하면 깊이가, 도시된 것과 같이, 제1 드리프트층(40)의 하면 깊이보다 작도록 제1 웰(80)이 형성될 수 있다.
이후, 제1 웰(80) 내에 제3 웰(도 2의 75)를 형성하고, 제2 웰(85) 상에 제2 웰(85)과 접촉하는 캐소드 전극(도 2의 54)을 형성하고, 제1 웰(80) 사이에 형성된 제1 드리프트층(40) 상에 제3 웰(도 2의 75)과 접촉하는 애노드 전극(도 2의 52)을 형성하여 도 2에 도시된 반도체 장치(1)를 제조할 수 있다.
그리고, 이 때, 캐소드 전극(도 2의 54)과 애노드 전극(도 2의 52)의 배치를 다르게 형성하면, 도 6 및 도 7에 도시된 반도체 장치(2)도 제조 가능하게 된다.
다음 도 25 내지 도 27을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 25 내지 도 27은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명하도록 한다.
먼저, 도 25를 참조하면, 기판(10) 상에 순차적으로 매몰층(20), 에피층(30), 및 제1 드리프트층(42)을 형성한다.
본 실시예에서, 제1 드리프트층(42)은 앞서 설명한 실시예에서와 같이 아일랜드 불순물 영역 형태로 형성되는 것이 아니라, 에피층(30) 전면 상에 형성될 수 있다.
다음 도 26을 참조하면, 제1 드리프트층(42) 상에 제4 마스크(M4)를 형성한다. 그리고 제4 마스크(M4)를 이용하여, 제1 드리프트층(42) 내에 제2 드리프층(82)을 형성한다.
제2 드리프트층(82)의 도전형은 예를 들어, P형일 수 있다. 그리고, 제1 드리프트층(42)은 도시된 것과 같이 제2 드리프트층(82)을 감싸도록 배치될 수 있다. 이에 따라, 제2 드리프트층(82)과 제1 드리프트층(42)은 PN 접합을 형성할 수 있다.
한편, 제2 드리프트층(82)에 포함된 불순물의 농도는 기판(10)에 포함된 불순물의 농도보다 높을 수 있다. 구체적으로, 제2 드리프트층(82)에 포함된 P형 불순물의 농도는 예를 들어, 1e14 내지 1e18 atom/㎤일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 27을 참조하면, 제1 드리프트층(42) 내에 소자 분리막(70)을 형성한다. 그리고 이어서, 제1 드리프트층(42) 상에 제5 마스크(M5)를 형성한다. 그리고 제5 마스크(M5)를 이용하여, 제1 드리프층(40) 내에 바디 영역(84)을 형성한다.
바디 영역(84)은 도시된 것과 같이 제2 드리프트층(82) 사이에 형성될 수 있다. 그리고, 바디 영역(84)은 제2 드리프트층(82) 보다 얕게 형성될 수 있다. 구체적으로, 바디 영역(84)의 하면 깊이는, 제2 드리프트층(82)의 하면 깊이보다 작게 형성될 수 있다.
본 실시예에서, 바디 영역(84)은 아일랜드 불순물 영역 형태로 형성될 수 있다. 즉, 바디 영역(84)은, 그 단면의 최대 직경이 5㎛이하이고, 영역 내부의 불순물 농도가 제1 드리프트층(42)의 불순물 농도의 10배 내지 1,000배가 되도록 형성될 수 있다.
바디 영역(84)의 도전형은 예를 들어, P형일 수 있다. 그리고, 바디 영역(84)에 포함된 P형 불순물의 농도는 제2 드리프트층(82)에 포함된 P형 불순물의 농도보다 클 수 있다. 구체적으로, 바디 영역(84)에 포함된 P형 불순물의 농도는 예를 들어, 1e16 내지 1e20 atom/㎤일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이후, 제1 드리프층(42) 내에 제2 웰(도 10의 85) 및 제3 웰(도 10의 75)을 형성하고, 제2 웰(도 10의 85) 상에 제2 웰(도 10의 85)과 접촉하는 캐소드 전극(도 10의 54)을 형성하고, 바디 영역(84) 상에 제3 웰(도 10의 75)과 접촉하는 애노드 전극(도 10의 52)을 형성하여 도 10에 도시된 반도체 장치(3)를 제조할 수 있다.
한편, 여기서 바디 영역(84)을 형성하는 것을 생략하고, 제2 드리프트층(84)을 복수의 아일랜드 불순물 영역으로 형성함으로써, 도 12에 도시된 반도체 장치(4)도 제조 가능하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20: 매몰층
30: 에피층 40, 42: 제1 드리프트층
60: 쇼트키 컨택 영역 82: 제2 드리프트층
84: 바디 영역

Claims (20)

  1. 제1 도전형의 에피층(epitaxial layer);
    상기 에피층 상에 서로 분리되어 배치된 애노드(anode) 전극 및 캐소드(cathod) 전극;
    상기 에피층 내에 형성된 상기 제1 도전형의 제1 드리프트층(dirft layer);
    상기 에피층 내에 형성된 상기 제1 도전형과 다른 제2 도전형의 불순물 영역; 및
    상기 애노드 전극과 상기 제1 드리프트층이 접촉하여 정의되는 쇼트키 컨택 영역 하부에 형성된 아일랜드(island) 불순물 영역을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 아일랜드 불순물 영역은, 그 단면의 최대 직경이 5㎛이하이고, 영역 내부의 불순물 농도가 상기 에피층의 불순물 농도의 10배 내지 1,000배인 반도체 장치.
  3. 제 1항에 있어서,
    상기 반도체 장치는 쇼트키 다이오드(schottky diode)를 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 아일랜드 불순물 영역의 도전형은 상기 제1 도전형인 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 드리프트층은, 서로 분리되어 배치되는 복수의 아일랜드 불순물 영역을 포함하고,
    상기 복수의 아일랜드 불순물 영역 중 어느 하나는 상기 쇼트키 컨택 영역에 형성된 아일랜드 불순물 영역인 반도체 장치.
  6. 제 5항에 있어서,
    상기 제2 도전형의 불순물 영역은, 상기 아일랜드 불순물 영역의 양측에 배치된 상기 제2 도전형의 웰을 포함하는 반도체 장치.
  7. 제 4항에 있어서,
    상기 애노드 전극과 상기 캐소드 전극은 그리드(Grid) 형상으로 배치되는 반도체 장치.
  8. 제 4항에 있어서,
    상기 캐소드 전극은, 제1 및 제2 캐소드 전극을 포함하고,
    상기 제1 캐소드 전극은, 도트(dot) 형태로 배치되고,
    상기 애노드 전극은, 상기 제1 캐소드 전극을 둘러싸도록 배치되고,
    상기 제2 캐소드 전극은, 상기 애노드 전극을 둘러싸도록 배치되는 반도체 장치.
  9. 제 1항에 있어서,
    상기 아일랜드 불순물 영역의 도전형은 상기 제2 도전형인 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 드리프트층은, 상기 아일랜드 불순물 영역을 감싸도록 배치되는 반도체 장치.
  11. 제 9항에 있어서,
    상기 제2 도전형의 불순물 영역은, 상기 제1 드리프트층 내에 형성된 상기 제2 도전형의 제2 드리프트층을 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제2 드리프트층과 상기 아일랜드 불순물 영역은 서로 이격되어 배치되는 반도체 장치.
  13. 제 11항에 있어서,
    상기 아일랜드 불순물 영역의 불순물 농도는 상기 제2 드리프트층의 불순물 농도보다 큰 반도체 장치.
  14. 제 9항에 있어서,
    상기 제2 도전형의 불순물 영역은, 상기 제1 드리프트층 내에 형성된 복수의 상기 제2 도전형의 제2 드리프트층을 포함하고,
    상기 아일랜드 불순물 영역은, 상기 복수의 제2 드리프트층 중 어느 하나인 반도체 장치.
  15. 제 1항에 있어서,
    상기 제1 도전형은 N형을 포함하고, 상기 제2 도전형은 P형을 포함하는 반도체 장치.
  16. 제1 도전형의 에피층;
    상기 에피층 내에 서로 분리되어 형성되고, 상기 제1 도전형을 갖는 복수의 아일랜드 불순물 영역;
    상기 에피층 내에 서로 분리되어 형성되고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 웰;
    상기 에피층 상에 소자 분리막에 의해 서로 분리되어 형성된 제1 및 제2 전극; 및
    상기 복수의 아일랜드 불순물 영역 내에 형성되고, 상기 제1 전극과 접촉하는 제2 웰을 포함하되,
    상기 복수의 아일랜드 불순물 영역 중 어느 하나는 상기 제2 전극 하부에 형성되는 반도체 장치.
  17. 제1 도전형의 에피층;
    상기 에피층 상에 형성된 상기 제1 도전형의 제1 드리프트층;
    상기 제1 드리프트층 상에 소자 분리막에 의해 서로 분리되어 형성된 제1 및 제2 전극;
    상기 제1 드리프트층 내에 서로 분리되어 형성되고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 드리프트층;
    상기 제1 드리프트층 내에 형성되고, 상기 제1 전극과 접촉하는 웰; 및
    상기 제2 전극 하부의 상기 제1 드리프트층 내에 형성된 상기 제2 도전형의 바디 영역을 포함하되,
    상기 바디 영역은, 상기 제1 드리프트층에 의해 상기 제2 전극으로부터 분리되어 형성된 아일랜드 불순물 영역인 반도체 장치.
  18. 공진기의 제1 및 제2 출력을 제공받아 이를 제3 출력으로 변환하는 정류부를 포함하되,
    상기 정류부는, 애노드 전극으로 상기 제1 및 제2 출력 중 적어도 어느 하나가 제공되는 적어도 하나의 쇼트키 다이오드를 포함하고,
    상기 쇼트키 다이오드의 애노드 전극 하부에는 아일랜드 불순물 영역이 형성되는 반도체 장치.
  19. 제1 도전형의 에피층 내에, 서로 분리되어 형성되고, 상기 제1 도전형을 갖는 복수의 아일랜드 불순물 영역을 형성하고,
    상기 복수의 아일랜드 불순물 영역 중 적어도 하나의 내부에 상기 제1 도전형을 갖는 제1 웰을 형성하고,
    상기 복수의 아일랜드 불순물 영역 사이에, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 웰을 형성하고,
    상기 복수의 아일랜드 불순물 영역 중 어느 하나 상에 애노드 전극을 형성하고, 상기 복수의 아일랜드 불순물 영역 중 다른 하나 상에 캐소드 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제1 도전형의 에피층 상에, 상기 제1 도전형의 제1 드리프트층을 형성하고,
    상기 제1 드리프트층 내에 상기 제1 도전형과 다른 제2 도전형의 제2 드리프트층을 형성하고,
    상기 제2 드리프트층 사이에 상기 제2 도전형의 바디 영역을 형성하고,
    상기 제1 드리프트층 내에 상기 제1 도전형의 웰을 형성하고,
    상기 바디 영역 상에 애노드 전극을 형성하고, 상기 웰 상에 캐소드 전극을 형성하는 것을 포함하되,
    상기 바디 영역은, 상기 제1 드리프트층에 의해 상기 제2 전극으로부터 분리되어 형성된 아일랜드 불순물 영역인 반도체 장치의 제조 방법.
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