KR20130110483A - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 제1 도전형의 기판 상에 형성되고 제1 도전형과 다른 제2 도전형의 매몰층, 매몰층 상에 형성된 제2 도전형의 에피층, 에피층 내에 서로 중첩되어 형성된 제1 도전형의 포켓웰 및 제1 드리프트 영역, 에피층 내에 형성되고, 제1 드리프트 영역과 분리되어 형성된 제2 드리프트 영역, 포켓웰 내에 형성된 제1 도전형의 바디 영역, 및 기판 상에 형성되고, 일단이 제1 및 제2 드리프트 영역 사이의 에피층 상에 배치된 게이트 전극을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
SOC(System On Chip), MCU(MicroController Unit), DDI(Display Driver IC)와 같은 반도체 시스템은 프로세서, 메모리, 그리고 논리 회로, 음성 및 화상 처리 회로, 다양한 인터페이스용 회로 등을 구비하는 다수의 주변 장치를 구비한다.
한편, 반도체 시스템은 파워를 전달하는 파워 트랜지스터(power transistor)를 포함할 수 있으며, 이러한 파워 트랜지스터는 예를 들어, DMOS(Double diffused MOS) 또는 DEMOS(Drain Extended MOS) 등을 통해 구현될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 항복 전압(BV; Breakdown voltage) 특성이 유지되면서 온저항(Ron)이 감소된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전형의 기판 상에 형성되고 제1 도전형과 다른 제2 도전형의 매몰층, 매몰층 상에 형성된 제2 도전형의 에피층, 에피층 내에 서로 중첩되어 형성된 제1 도전형의 포켓웰 및 제1 드리프트 영역, 에피층 내에 형성되고, 제1 드리프트 영역과 분리되어 형성된 제2 드리프트 영역, 포켓웰 내에 형성된 제1 도전형의 바디 영역, 및 기판 상에 형성되고, 일단이 제1 및 제2 드리프트 영역 사이의 에피층 상에 배치된 게이트 전극을 포함한다.
상기 반도체 장치의 제2 드리프트 영역은 포켓웰과 미중첩되도록 형성되고, 드레인 영역을 포함하는 제2 도전형의 웰을 포함할 수 있다. 상기 반도체 장치의 바디 영역은 소오스 영역을 포함하고, 상기 반도체 장치의 게이트 전극의 타단은 바디 영역 상에 배치될 수 있다. 상기 반도체 장치의 제1 드리프트 영역과 제2 드리프트 영역은, 에피층 상에 에피층의 일부를 마스킹하는 마스크 패턴을 형성하고, 마스크 패턴을 마스크로 에피층에 이온을 주입하여 형성할 수 있다. 상기 반도체 장치의 제1 도전형은 P형을 포함하고, 제2 도전형은 N형을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 도전형의 기판 상에 형성되고 제1 도전형과 다른 제2 도전형의 매몰층, 매몰층 상에 형성된 제2 도전형의 에피층, 에피층 내에 서로 중첩되어 형성된 제1 도전형의 포켓웰 및 제1 드리프트 영역, 에피층 내에 형성되고, 제1 드리프트 영역과 분리되어 형성된 제2 드리프트 영역, 포켓웰 내에 형성된 제1 도전형의 바디 영역, 및 기판 상에 형성되고, 일단이 제1 및 제2 드리프트 영역 사이의 에피층 상에 배치된 게이트 전극을 포함하되, 제2 드리프트 영역은 제1 드리프트 영역과 제1 방향으로 분리되어 형성되고, 제1 드리프트 영역은, 제1-1 드리프트 영역과, 제1-1 드리프트 영역과 제1 방향과 다른 제2 방향으로 분리되어 형성된 제1-2 드리프트 영역을 포함한다.
상기 반도체 장치의 제2 드리프트 영역은, 제2 방향으로 서로 분리되어 형성된 제2-1 드리프트 영역과, 제2-2 드리프트 영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 도전형의 기판 상에 형성되고 제1 도전형과 다른 제2 도전형의 매몰층, 매몰층 상에 형성된 제2 도전형의 에피층, 에피층 내에 서로 중첩되어 형성된 제1 도전형의 포켓웰 및 제1 드리프트 영역, 에피층 내에 형성되고, 제1 드리프트 영역과 분리되어 형성된 제2 드리프트 영역, 포켓웰 내에 형성된 제1 도전형의 바디 영역, 및 기판 상에 형성되고, 일단이 제1 및 제2 드리프트 영역 사이의 에피층 상에 배치된 게이트 전극, 에피층 내에 형성되고, 제1 및 제2 드리프트 영역과 분리되어 형성된 제3 드리프트 영역을 포함한다.
상기 반도체 장치의 제3 드리프트 영역은 제1 및 제2 드리프트 영역 사이에 배치되고, 게이트 전극의 일단은 제1 및 제3 드리프트 영역의 사이의 에피층 상에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 도전형의 기판 상에 형성된 제2 도전형의 매몰층, 매몰층 상에 형성된 제2 도전형의 에피층, 에피층 내에 서로 중첩되어 형성된 제1 도전형의 포켓웰 및 제1 드리프트 영역, 에피층 내에 형성되고, 제1 드리프트 영역과 분리되어 형성된 제2 드리프트 영역, 포켓웰 내에 형성된 제1 도전형의 바디 영역, 및 에피층 내에 형성되고, 제1 및 제2 드리프트 영역과 중첩되어 형성된 소자 분리막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 풀업(pull up) 트랜지스터, 및 풀업 트랜지스터에 접속된 풀다운(pull down) 트랜지스터를 포함하되, 풀업 트랜지스터는, 제1 도전형의 기판 상에 형성되고 제1 도전형과 다른 제2 도전형의 매몰층과, 매몰층 상에 형성된 제2 도전형의 에피층과, 에피층 내에 서로 중첩되어 형성된 제1 도전형의 포켓웰 및 제1 드리프트 영역과, 에피층 내에 형성되고, 제1 드리프트 영역과 분리되어 형성된 제2 드리프트 영역과, 포켓웰 내에 형성된 제1 도전형의 바디 영역과, 기판 상에 형성되고, 일단이 제1 및 제2 드리프트 영역의 사이의 에피층 상에 배치된 게이트 전극을 포함한다.
상기 반도체 장치의 풀업 트랜지스터는 NMOS 트랜지스터일 수 있다. 상기 반도체 장치의 전력 관리 집적회로(power management IC)를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 12 및 도 13은 본 발명의 또 다른 실시예들에 따른 반도체 시스템을 설명하기 위한 개념도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
이하에서는 본 발명의 실시예들에 따른 반도체 장치로써, DMOS(Double diffused MOS) 또는 DEMOS(Drain Extended MOS)를 예로 들어 설명할 것이나, 본 발명의 실시예들에 따른 반도체 장치가 이하에서 설명하는 예시에만 제한되는 것은 아니다.
도 1 및 도 2를 참조하면, 반도체 장치의 기판(100) 상에는 매몰층(110)이 형성될 수 있다.
기판(100)은 제1 도전형(예를 들어, P형)의 반도체 기판일 수 있다. 이러한 기판(100)은 예를 들어, 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
제2 도전형(예를 들어, N형)의 매몰층(Buried Layer)(110)은 기판(100) 상에 형성될 수 있다. 또한 본 발명의 몇몇 실시예에서, 제2 도전형(예를 들어, N형)의 매몰층(110)은 기판(100) 내부와 기판(100) 상에 걸쳐 형성될 수 있다. 즉, 매몰층(110)은 기판(100)과 에피층(120)의 경계에 형성될 수 있다.
매몰층(110)의 일부가 기판(100)에 형성되고, 나머지는 에피층(120)에 형성되기 위해, 기판(100) 내에 매몰층(110)을 형성한고 기판(100) 상에 에피층(120)을 형성한 후, 열처리를 수행할 수 있다. 이러한 열처리가 진행되면, 매몰층(110)이 기판(100)과 에피층(120)으로 확산되기 때문에, 매몰층(110)의 일부가 기판(100)에 형성되고, 나머지는 에피층(120)에 형성될 수 있다.
에피층(120)은 매몰층(110) 상에 형성될 수 있으며, 에피층(120) 내에는 포켓웰(130), 제1 드리프트 영역(140), 제2 드리프트 영역(150), 및 소자 분리막(170)이 형성될 수 있다. 본 실시예에서, 에피층(120)은 제2 도전형(예를 들어, N형)을 가질 수 있다.
제1 도전형(예를 들어, P형)의 포켓웰(130)은 매몰층(110)에 접하도록 형성될 수 있다. 본 실시예에서 포켓웰(130)은 고전압 포켓웰(HVPW; High Voltage Pocket Well)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 포켓웰(130)은 매몰층(110)에 접하지 않도록 형성될 수도 있다.
포켓웰(130)은 제1 도전형(예를 들어, P형)의 바디 영역(160)을 포함할 수 있다. 그리고, 바디 영역(160)은 바이어스 전압이 인가되는 오믹 컨택(162)과 DMOS 트랜지스터의 소오스 영역(164)을 포함할 수 있다. 본 실시예에 따른 DMOS 트랜지스터의 도전형이 제2 도전형(예를 들어, N형)인 경우, 오믹 컨택(162)과 바디 영역(160)은 제1 도전형(예를 들어, P형)을 가질 수 있고, 소오스 영역(164)은 제2 도전형(예를 들어, N형)을 가질 수 있다.
제1 드리프트 영역(140)은 에피층(120) 내에 형성되되, 도시된 것과 같이 포켓웰(130)과 중첩(overlap)되어 형성될 수 있다. 이 때, 제1 드리프트 영역(140)은 도시된 것과 같이 포켓웰(130)보다 얕게 형성될 수 있다. 다시 말해, 제1 드리프트 영역(140)은 매몰층(110)과 접하지 않도록 형성될 수 있다.
본 실시예에서, 제1 드리프트 영역(140)은 DMOS 트랜지스터의 항복 전압(BV; Breakdown voltage) 특성을 악화되지 않는 한도 내에서, 포켓웰(130)과 최소 영역만 중첩되도록 형성될 수 있다. 이에 따라, DMOS 트랜지스터의 온저항(Ron)이 감소될 수 있는데, 이에 대한 자세한 설명은 후술하도록 한다. 본 실시예에 따른 DMOS 트랜지스터의 도전형이 제2 도전형(예를 들어, N형)인 경우, 제1 드리프트 영역(140)은 제2 도전형(예를 들어, N형)을 가질 수 있다.
제2 드리프트 영역(150)은 에피층(120) 내에 형성되되, 도시된 것과 같이 제1 드리프트 영역(140)과 분리되어 형성될 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 제2 드리프트 영역(150)은 도시된 것과 같이 포켓웰(130)과 미중첩(non overlap)되도록 형성될 수 있다. 제2 드리프트 영역(150)은 제1 드리프트 영역(140)과 동일한 도전형을 가질 수 있다. 예를 들어, 본 실시예에 따른 DMOS 트랜지스터의 도전형이 제2 도전형(예를 들어, N형)인 경우, 제1 및 제2 드리프트 영역(150)은 제2 도전형(예를 들어, N형)을 가질 수 있다. 제2 드리프트 영역(150)은 에피층(120) 내에 제1 드리프트 영역(140)과 실질적으로 동일한 깊이로 형성될 수 있다.
제2 드리프트 영역(150)은 제2 도전형(예를 들어, N형)의 웰(200)을 포함할 수 있다. 그리고, 제2 도전형(예를 들어, N형)의 웰(200)에는 드레인 영역(202)이 형성될 수 있다. DMOS 트랜지스터의 도전형이 제2 도전형(예를 들어, N형)인 경우, 드레인 영역(202)은 제2 도전형(예를 들어, N형)을 가질 수 있다.
다시 도 1 및 도 2를 참조하면, 소자 분리막(170)은 에피층(120) 내에 형성되되, 제1 및 제2 드리프트 영역(140, 150)과 모두 중첩되도록 형성될 수 있다. 구체적으로, 제1 및 제2 드리프트 영역(140, 150)은 에피층(120) 내에 형성된 소자 분리막(170)을 중심으로 서로 분리된 형상으로 형성될 수 있다. 이렇게, 제1 및 제2 드리프트 영역(140, 150)이 서로 분리되어 형성됨으로써, 본 실시예에 따른 DMOS 트랜지스터의 드리프트 영역 내 캐리어의 농도 분포가 변형되고, 캐리어의 전체적인 농도가 감소될 수 있다. 따라서, 본 실시예의 서로 분리된 제1 및 제2 드리프트 영역(140, 150)은 DMOS 트랜지스터의 온저항을 낮출 수 있는데, 이에 관한 보다 구체적인 설명은 후술하도록 한다.
본 발명의 몇몇 실시예에서, 소자 분리막(170)은 절연막으로 이루어질 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서, 소자 분리막(170)은 필요에 따라, 다른 기능을 수행하는 막으로 대체되거나, 생략될 수도 있다.
기판(100) 및 에피층(120) 상에는, 게이트 절연막(180)과 게이트 전극(190)이 형성될 수 있다. 게이트 절연막(180)은 필요에 따라 고유전율(high-K)막으로 형성될 수 있고, 게이트 전극(190)은 폴리 실리콘 게이트 전극(190), 메탈 게이트 전극(190) 등을 포함할 수 있다.
게이트 전극(190)의 일단은, 도시된 것과 같이 제1 및 제2 드리프트 영역(140, 150) 사이(A 영역)의 에피층(120) 상에 배치될 수 있다. 구체적으로, 게이트 전극(190)의 일단은 제1 및 제2 드리프트 영역(140, 150) 상에 배치되지 않고, 제1 및 제2 드리프트 영역(140, 150) 사이(A 영역)의 에피층(120) 상에 배치될 수 있다. 더욱 구체적으로, 게이트 전극(190)의 일단은 제1 및 제2 드리프트 영역(140, 150) 상에 배치되지 않고, 제1 및 제2 드리프트 영역(140, 150)과 중첩되어 형성되지 않은 소자 분리막(170) 상에 배치될 수 있다.
이렇게 게이트 전극(190)의 일단을 제1 및 제2 드리프트 영역(140, 150) 사이(A 영역)의 에피층(120) 상에 배치하는 것은, DMOS 트랜지스터 구동 중 생성되는 전계의 분포가 DMOS 트랜지스터의 항복 전압 특성을 악화시키지 않도록 형성하기 위함일 수 있다. 다시 말해, 본 실시예에서는, 게이트 전극(190)의 일단을 제1 및 제2 드리프트 영역(140, 150) 사이(A 영역)의 에피층(120) 상에 배치함으로써, DMOS 트랜지스터의 항복 전압 특성을 악화시키지 않는 전계 분포를 생성할 수 있다. 한편, 이러한 게이트 전극(190)의 타단은, 바디 영역(160) 상에 소오스 영역(164)과 인접하여 배치될 수 있다.
다시 도 1을 참조하면, 본 실시예에 따른 반도체 장치(예를 들어, DMOS 트랜지스터)의 온저항(Ron)은 다음과 같이 표현될 수 있다.
Ron = Vds/Ids = Rch + Rj-fet + Rdrift + Rs + Rd
여기서, Rch는 바디 영역(160)과 포켓웰(130) 간의 채널 저항(channel resistance)을 의미하며, Rj-fet은 제1 도전형(예를 들어, P형)의 포켓웰(130)과 제2 도전형(예를 들어, N형)의 제1 드리프트 영역(140)이 중첩되는 정션 영역(junction area)에서의 저항을 의미하고, Rdrift는 제1 및 제2 드리프트 영역(140, 150) 내에서 캐리어가 드리프트되는 동안 발생하는 저항을 의미할 수 있다. 그리고, Rs와 Rd는 각각 소오스 영역(164)과 드레인 영역(202)의 저항을 의미할 수 있다.
본 실시예에 따른 반도체 장치는, 앞서 설명한 것과 같이 제1 드리프트 영역(140)과 제2 드리프트 영역(150)이 서로 분리되어 있으므로, 예를 들어, 제1 드리프트 영역(140)과 제2 드리프트 영역(150)이 서로 분리되지 않고 일체로 형성된 경우에 비해, 공핍 영역(depletion area)이 확장되어 DMOS 트랜지스터의 항복 전압 특성이 손상되지 않으면서 Rdrift가 감소될 수 있다. 또한, 제1 드리프트 영역(140)과 포켓웰(160) 간의 중첩 영역도 예를 들어, 제1 드리프트 영역(140)과 제2 드리프트 영역(150)이 서로 분리되지 않고 일체로 형성된 경우에 비해 줄으들게 되므로, Rj-fet 역시 감소될 수 있다.
또한, 본 실시예에 따른 반도체 장치는, 앞서 설명한 것과 같이 DMOS 트랜지스터의 항복 전압 특성을 악화시키지 않도록 게이트 전극(190)의 배치를 조절함으로써, 효율적인 트랜지스터의 동작이 가능한 전계 분포를 형성한다.
이와 같은 요소들에 의해, 본 실시예에 따른 반도체 장치는, DMOS 트랜지스터의 항복 전압 특성이 유지되면서도 트랜지스터의 온저항(Ron)이 감소될 수 있다. 따라서, DMOS 트랜지스터의 온저항을 감소시키기 위해 DMOS 트랜지스터의 크기를 크게 만들 필요가 없으므로, 소형화된 반도체 장치의 제조가 가능하다.
이하, 도 3 및 도 4를 참조하여, 이러한 본 실시예에 따른 반도체 장치의 효과에 대해 설명하도록 한다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 3은 트랜지스터의 항복 전압 특성을 나타내는 그래프로, 게이트 전극에 0V를 인가하고, 드레인 전압(Vd) 인가에 따른 드레인 전류(Id)의 변화를 도시한 그래프이다. 여기서, P는 본 실시예와 같이, 제1 드리프트 영역과 제2 드리프트 영역이 서로 분리된 DMOS 트랜지스터이고, Q는 본 실시예와 달리, 제1 드리프트 영역과 제2 드리프트 영역이 서로 분리되지 않고 일체로 형성된 DMOS 트랜지스터이다. 도 3을 참조하면, 제1 드리프트 영역과 제2 드리프트 영역이 서로 분리된 DMOS 트랜지스터(P)와, 제1 드리프트 영역과 제2 드리프트 영역이 서로 분리되지 않고 일체로 형성된 DMOS 트랜지스터(Q)의 항복 전압 특성은 거의 동일함을 알 수 있다.
도 4는 트랜지스터의 온저항(Ron) 특성을 나타내는 그래프로, 게이트 전극에 5V를 인가하고, 드레인 전압(Vd) 인가에 따른 드레인 전류(Id)의 변화를 도시한 그래프이다. 도 4를 참조하면, 제1 드리프트 영역과 제2 드리프트 영역이 서로 분리된 DMOS 트랜지스터(P)는 제1 드리프트 영역과 제2 드리프트 영역이 서로 분리되지 않고 일체로 형성된 DMOS 트랜지스터(Q)에 비해, 동일한 전압(Vd)에서 보다 많은 전류(Id)가 형성됨을 알 수 있다. 따라서, 제1 드리프트 영역과 제2 드리프트 영역이 서로 분리된 DMOS 트랜지스터(P)는 제1 드리프트 영역과 제2 드리프트 영역이 서로 분리되지 않고 일체로 형성된 DMOS 트랜지스터(Q)에 비해 온저항(Ron) 더 작음을 알 수 있다.
한편, 도 1 및 도 2에 도시된, 서로 분리된 제1 드리프트 영역(140)과 제2 드리프트 영역(150)은 다양한 방법을 통해 형성될 수 있다. 이하에서는, 그 일 예로, 이온 주입을 통한 서로 분리된 제1 드리프트 영역(140)과 제2 드리프트 영역(150)의 형성 방법에 대해 설명하도록 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 먼저, 그 상부에 매몰층(110) 및 에피층(120)이 형성된 기판(100) 상에, 마스크 패턴(210)을 배치한다. 이 때, 마스크 패턴(210)은 에피층(120)의 일부를 마스킹(masking)하고, 에피층(120)의 일부를 노출시키도록 배치될 수 있다. 구체적으로, 에피층(120) 내에는 포켓웰(130), 바디 영역(160), 및 소자 분리막(170)이 형성되어 있을 수 있는데, 마스크 패턴(210)은 도시된 것과 같이 바디 영역(160), 포켓웰(130)의 일부, 및 소자 분리막(170)의 일부를 마스킹하도록 에피층(120) 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 마스크 패턴(210) 형성 전에, 에피층(120) 내에는 도시된 것과 달리 소자 분리막(170)이 미형성되어 있을 수도 있다. 이 때, 마스크 패턴은 바디 영역(160), 포켓웰(130)의 일부, 및 에피층(120)의 일부를 마스킹하도록 에피층(120) 상에 배치될 수 있다.
다음, 마스크 패턴(210)을 마스크로 에피층(120)에 제2 도전형(예를 들어, N형)의 이온(ion)을 주입함으로써, 서로 분리된 제1 및 제2 드리프트 영역(140, 150)을 형성할 수 있다. 이 때, 도시된 것과 같이, 제1 드리프트 영역(140)과 제2 드리프트 영역(150)이 실질적으로 동일한 깊이로 형성될 수 있도록 이온 주입 깊이가 결정될 수 있다.
다음, 도 6을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 6을 참조하면, 제2 도전형(예를 들어, N형)의 매몰층(110) 상에는, 제1 도전형(예를 들어, P형)의 포켓웰(130)이 형성될 수 있다. 그리고, 매몰층(110) 상에는, 포켓웰(130)과 완전히 중첩되어 형성되는 제1 도전형(예를 들어, P형)의 바디 영역(160)과, 포켓웰(130)과 일부가 중첩되어 형성되는 제2 도전형(예를 들어, N형)의 제1 드리프트 영역(140)과, 포켓웰(130)과 중첩되지 않으면서 제1 드리프트 영역(140)과 제1 방향(예를 들어, X방향)으로 분리되어 형성된 제2 도전형(예를 들어, N형)의 제2 드리프트 영역(150)이 형성될 수 있다.
본 실시예에서, 제1 드리프트 영역(140)은 포켓웰(130)과 중첩되면서 서로 제2 방향(예를 들어, Y방향)으로 분리되어 형성된 제1-1 드리프트 영역(141)과 제1-2 드리프트 영역(142)을 포함할 수 있다. 또한, 제2 드리프트 영역(150)은 포켓웰(130)과 중첩되지 않으면서 서로 제2 방향(예를 들어, Y방향)으로 분리되어 형성된 제2-1 드리프트 영역(151)과 제2-2 드리프트 영역(152)을 포함할 수 있다.
이처럼, 제1 드리프트 영역(140)과 제2 드리프트 영역(150)을 제1 및 제2 방향으로 서로 분리하여 형성할 경우, DMOS 트랜지스터의 드리프트 영역 내 캐리어의 농도 분포를 더욱 다양하게 변형키실 수 있게 된다. 또한, 드리프트 영역 내 캐리어의 전체적인 농도 역시 더욱 다양하게 변형시키는 것이 가능하다.
이 밖에 다른 구성요소들에 대한 설명은 앞서 설명한 실시예와 동일한 바, 중복된 자세한 설명은 생략하도록 한다.
다음, 도 7 및 도 8을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 7 및 도 8을 참조하면, 반도체 장치의 제1 도전형(예를 들어, P형)의 기판(100) 상에는 제2 도전형(예를 들어, N형)의 매몰층(110)이 형성될 수 있다. 제2 도전형(예를 들어, N형)의 에피층(120)은 매몰층(110) 상에 형성될 수 있으며, 에피층(120) 내에는 포켓웰(130), 제1 드리프트 영역(140), 제2 드리프트 영역(150), 제3 드리프트 영역(220) 및 소자 분리막(170)이 형성될 수 있다.
제1 도전형(예를 들어, P형)의 포켓웰(130)은 매몰층(110)에 접하도록 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 포켓웰(130)은 제1 도전형(예를 들어, P형)의 바디 영역(160)을 포함할 수 있으며, 바디 영역(160)은 바이어스 전압이 인가되는 제1 도전형(예를 들어, P형)의 오믹 컨택(162)과 제2 도전형(예를 들어, N형)의 소오스 영역(164)을 포함할 수 있다.
제2 도전형(예를 들어, N형)의 제1 드리프트 영역(140)은 에피층(120) 내에 형성되되, 도시된 것과 같이 포켓웰(130)과 중첩되어 형성될 수 있다. 이 때, 제1 드리프트 영역(140)은 도시된 것과 같이 포켓웰(130)보다 얕게 형성될 수 있다. 다시 말해, 제1 드리프트 영역(140)은 매몰층(110)과 접하지 않도록 형성될 수 있다.
제2 도전형(예를 들어, N형)의 제2 드리프트 영역(150)은 에피층(120) 내에 형성되되, 도시된 것과 같이 제1 드리프트 영역(140) 및 제3 드리프트 영역(220)과 제1 방향(예를 들어, X방향)으로 분리되어 형성될 수 있다. 그리고, 제2 드리프트 영역(150)은 포켓웰(130)과 미중첩(non overlap)되도록 형성될 수 있다. 제2 드리프트 영역(150)은 에피층(120) 내에 제1 드리프트 영역(140)과 실질적으로 동일한 깊이로 형성될 수 있다. 제2 드리프트 영역(150)은 제2 도전형(예를 들어, N형)의 웰(200)을 포함할 수 있고, 제2 도전형(예를 들어, N형)의 웰(200)에는 제2 도전형(예를 들어, N형)의 드레인 영역(202)이 형성될 수 있다.
제2 도전형(예를 들어, N형)의 제3 드리프트 영역(220)은 에피층(120) 내에 형성되되, 제1 및 제2 드리프트 영역(140, 150)과 제1 방향(예를 들어, X방향)으로 분리되어 형성될 수 있다. 구체적으로, 제3 드리프트 영역(220)은 제1 및 제2 드리프트 영역(140, 150) 사이에 배치될 수 있다. 제3 드리프트 영역(220)은 포켓웰(130)과 미중첩(non overlap)되도록 형성될 수 있으며, 제3 드리프트 영역(220)은 에피층(120) 내에 제1 및 제2 드리프트 영역(140, 150)과 실질적으로 동일한 깊이로 형성될 수 있다.
소자 분리막(170)은 에피층(120) 내에 형성되되, 제1 내지 제3 드리프트 영역(140, 150, 220)과 모두 중첩되도록 형성될 수 있다. 하지만, 본 발명이 이러한 형상에 제한되는 것은 아니며, 소자 분리막(170)의 형태는 도시된 것과 다른 형상으로 얼마든지 변형될 수 있다. 또한, 본 발명의 몇몇 실시예에서, 소자 분리막(170)은 필요에 따라 생략될 수도 있다. 제1 및 제3 드리프트 영역(140, 220)과 제2 및 제3 드리프트 영역(150, 220)은 각각, 에피층(120) 내에 형성된 소자 분리막(170)을 중심으로 서로 분리된 형상으로 형성될 수 있다.
이렇게, 제1 내지 제3 드리프트 영역(140, 150, 220)이 서로 분리되어 형성됨으로써, 본 실시예에 따른 DMOS 트랜지스터의 드리프트 영역 내 캐리어의 농도 분포는 더욱 변형될 수 있다. 그리고, 드리프트 영역 내 캐리어의 전체적인 농도도 더욱 다양하게 변형될 수 있다. 따라서, 본 실시예에 따른 반도체 장치는 DMOS 트랜지스터의 앞서 설명한 실시예들과 다른 온저항을 가질 수 있다.
기판(100) 및 에피층(120) 상에는, 게이트 절연막(180)과 게이트 전극(190)이 형성될 수 있다. 게이트 전극(190)의 일단은, 도시된 것과 같이 제1 및 제3 드리프트 영역(140, 220) 사이의 에피층(120) 상에 배치될 수 있다. 구체적으로, 게이트 전극(190)의 일단은 제1 및 제3 드리프트 영역(140, 220) 상에 배치되지 않고, 제1 및 제3 드리프트 영역(140, 220) 사이의 에피층(120) 상에 배치될 수 있다. 더욱 구체적으로, 게이트 전극(190)의 일단은 제1 및 제3 드리프트 영역(140, 220) 상에 배치되지 않고, 제1 및 제3 드리프트 영역(140, 220)과 중첩되어 형성되지 않은 소자 분리막(170) 상에 배치될 수 있다. 한편, 이러한 게이트 전극(190)의 타단은, 바디 영역(160) 상에 소오스 영역(164)과 인접하여 배치될 수 있다.
한편, 도 8에서는, 제1 내지 제3 드리프트 영역(140, 150, 220)이 제2 방향(예를 들어, Y방향)으로는 서로 분리되지 않는 것으로 도시되어 있으나, 본 발명이 도시된 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제1 내지 제3 드리프트 영역(140, 150, 220)은, 도 6과 같이, 제2 방향(예를 들어, Y방향)으로 서로 분리되어 형성될 수 있다.
다음, 도 9를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 9를 참조하면, 반도체 장치는 입력단(IN)에 인가되는 신호를 입력받아 출력단(OUT)에 소정의 전압레벨을 출력하는 출력회로를 포함할 수 있다. 입력단(IN)에 입력된 신호는 컨트롤 드라이버(310)에 입력되어 소정의 전압레벨로 쉬프트된 후, 풀업 트랜지스터(PUT) 및 풀다운 트랜지스터(PDT)의 게이트 전극으로 입력될 수 있다. 본 발명의 몇몇 실시예에서, 풀업 트랜지스터(PUT)는 예를 들어, NMOS 트랜지스터일 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서, 풀업 트랜지스터(PUT)와 풀다운 트랜지스터(PDT)는 모두 예를 들어, NMOS 트랜지스터일 수 있다. 이처럼 NMOS 트랜지스터로 구성된 풀업 트랜지스터(PUT)는, 앞서 설명한 본 발명의 실시예들에 따른 DMOS 트랜지스터 중 적어도 어느 하나를 포함할 수 있다.
한편, 풀업 트랜지스터(PUT)와 풀다운 트랜지스터(PDT)가 모두 NMOS 트랜지스터일 경우, 컨트롤 드라이버(310)는 풀업 트랜지스터(PUT) 및 풀다운 트랜지스터(PDT)에 각각 풀업신호 및 풀다운 신호를 입력하기 위한 추가적인 회로를 포함할 수 있다.
풀업 트랜지스터(PUT)의 드레인은 하이 레벨 전압(Vdd)에 접속되고, 풀다운 트랜지스터(PDT)의 소오스는 로우 레벨 전압(Vss)에 접속될 수 있다. 풀업 트랜지스터(PUT)의 소오스과 풀다운 트랜지스터(PDT)의 드레인은 출력단(OUT)에 접속되어 소정 전압 레벨을 출력할 수 있다.
컨트롤 드라이버(310)에서 풀업 신호가 출력되면 풀다운 트랜지스터(PDT)는 턴-오프(turn-off)되고 풀업 트랜지스터(PUT)가 턴-온(turn-on)되어 출력회로는 하이 레벨 전압(Vdd)를 출력할 수 있다. 반면에, 컨트롤 드라이버(310)에서 풀다운 신호가 출력되면 풀업 트랜지스터(PUT)가 턴-오프되고, 풀다운 트랜지스터(PDT)가 턴-온되어 출력회로는 로우 레벨 전압(Vss)을 출력할 수 있다.
이러한 출력회로를 포함하는 반도체 장치는 예를 들어, 전력 관리 집적회로(PMIC; Power Management IC)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이하에서, 도 10 내지 도 13을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 이용한 반도체 시스템에 대해 설명한다.
도 10은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 시스템은 배터리(410), PMIC(power management IC)(420), 다수의 모듈(431~444)를 포함할 수 있다. PMIC(420)는 배터리(410)로부터 전압을 제공받아서 각각의 모듈(431~444)에 필요한 크기의 전압 레벨로 변환하여, 각 모듈(431~444)에 제공한다. PMIC(420)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 어느 하나를 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 반도체 시스템은 휴대단말기일 수 있다. 휴대단말기는 컨트롤러(510), PMIC(512), 배터리(515), 신호 처리부(523), 오디오 처리부(525), 메모리(530), 표시부(550) 등을 포함할 수 있다.
키패드(527)는 숫자 및 문자 정보를 입력하기 위한 키들 및 각종 기능들을 설정하기 위한 기능키들을 포함한다.
신호 처리부(523)는 휴대단말기의 무선 통신 기능을 수행하며, RF부와 모뎀(MODEM)을 포함할 수 있다. RF부는 송신되는 신호의 주파수를 상승변환 및 증폭하는 RF송신기와, 수신되는 신호를 저잡음 증폭하고 주파수를 하강 변환하는 RF수신기 등을 포함한다. 모뎀(MODEM)은 송신될 신호를 부호화 및 변조하는 송신기 및 RF부에서 수신되는 신호를 복조 및 복호화하는 수신기 등을 포함한다.
오디오 처리부(525)는 코덱(Codec)을 구성할 수 있으며, 코덱은 데이터 코덱과 오디오 코덱을 포함한다. 데이터 코덱은 패킷 데이터 등을 처리하고, 오디오 코덱은 음성과 멀티미디어 파일 등의 오디오 신호를 처리한다. 또한, 오디오 처리부(525)는 모뎀에서 수신되는 디지털 오디오신호를 상기 오디오 코덱을 통해 아날로그신호를 변환하여 재생하거나 또는 마이크로부터 발생되는 아날로그 오디오 신호를 상기 오디오 코덱을 통해 디지털 오디오 신호로 변환하여 모뎀으로 전송하는 기능을 수행한다. 코덱은 별도로 구비되거나 휴대단말기의 제어부(510)에 포함될 수 있다.
메모리(530)는 롬(ROM)과 램(RAM)로 구성된다. 메모리부(30)는 프로그램 메모리와 데이터 메모리들로 구성될 수 있으며, 휴대단말기의 동작을 제어하기 위한 프로그램들 및 부팅을 위한 데이터들을 저장할 수 있다.
표시부(550)는 영상신호 및 사용자 데이터를 화면으로 표시하거나 통화수행과 관련된 데이터를 표시한다. 이때, 표시부(550)는 LCD(Liquid Crystal Display) 또는 OLED(Organic Light Emitting Diodes)등으로 이루어질 수 있다. LCD 또는 OLED를 터치스크린(Touch Screen)방식으로 구현하는 경우, 표시부(550)는 키패드(527)와 함께 휴대단말기를 제어하는 입력부로 동작할 수도 있다.
제어부(510)는 휴대단말기의 전반적인 동작을 제어하는 기능을 수행한다. 제어부(510)는 PMIC(512)를 포함할 수 있다. PMIC(512)는 배터리(515)로부터 전압을 제공받아서 필요한 크기의 전압 레벨로 변환한다. PMIC(512)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 어느 하나를 포함할 수 있다.
도 12 및 도 13은 본 발명의 또 다른 실시예들에 따른 반도체 시스템을 설명하기 위한 개념도이다.
도 12는 태블릿PC이고, 도 13은 노트북을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 어느 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 한편, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치가 여기서 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 매몰층
120: 에피층 130: 포켓웰
140, 150: 220: 드리프트 영역 160: 바디 영역
170: 소자 분리막 180: 게이트 절연막
190: 게이트 전극

Claims (10)

  1. 제1 도전형의 기판 상에 형성되고 상기 제1 도전형과 다른 제2 도전형의 매몰층;
    상기 매몰층 상에 형성된 상기 제2 도전형의 에피층;
    상기 에피층 내에 서로 중첩되어 형성된 상기 제1 도전형의 포켓웰 및 제1 드리프트 영역;
    상기 에피층 내에 형성되고, 상기 제1 드리프트 영역과 분리되어 형성된 제2 드리프트 영역;
    상기 포켓웰 내에 형성된 상기 제1 도전형의 바디 영역; 및
    상기 기판 상에 형성되고, 일단이 상기 제1 및 제2 드리프트 영역 사이의 에피층 상에 배치된 게이트 전극을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 드리프트 영역은 상기 포켓웰과 미중첩되도록 형성되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 드리프트 영역과 상기 제2 드리프트 영역은,
    상기 에피층 상에 상기 에피층의 일부를 마스킹하는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 마스크로 상기 에피층에 이온을 주입하여 형성하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제2 드리프트 영역은 상기 제1 드리프트 영역과 제1 방향으로 분리되어 형성되고,
    상기 제1 드리프트 영역은,
    제1-1 드리프트 영역과,
    상기 제1-1 드리프트 영역과 상기 제1 방향과 다른 제2 방향으로 분리되어 형성된 제1-2 드리프트 영역을 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제2 드리프트 영역은,
    상기 제2 방향으로 서로 분리되어 형성된 제2-1 드리프트 영역과, 제2-2 드리프트 영역을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 에피층 내에 형성되고, 상기 제1 및 제2 드리프트 영역과 분리되어 형성된 제3 드리프트 영역을 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제3 드리프트 영역은 상기 제1 및 제2 드리프트 영역 사이에 배치되고,
    상기 게이트 전극의 일단은 상기 제1 및 제3 드리프트 영역의 사이의 에피층 상에 배치되는 반도체 장치.
  8. 제1 도전형의 기판 상에 형성된 제2 도전형의 매몰층;
    상기 매몰층 상에 형성된 상기 제2 도전형의 에피층;
    상기 에피층 내에 서로 중첩되어 형성된 상기 제1 도전형의 포켓웰 및 제1 드리프트 영역;
    상기 에피층 내에 형성되고, 상기 제1 드리프트 영역과 분리되어 형성된 제2 드리프트 영역;
    상기 포켓웰 내에 형성된 상기 제1 도전형의 바디 영역; 및
    상기 에피층 내에 형성되고, 상기 제1 및 제2 드리프트 영역과 중첩되어 형성된 소자 분리막을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 기판 상에 형성되는 게이트 전극을 더 포함하되,
    상기 게이트 전극의 일단은 상기 제1 및 제2 드리프트 영역과 중첩되어 형성되지 않은 소자 분리막 상에 배치되고, 상기 게이트 전극의 타단은 상기 바디 영역 상에 배치되는 반도체 장치.
  10. 풀업(pull up) 트랜지스터; 및
    상기 풀업 트랜지스터에 접속된 풀다운(pull down) 트랜지스터를 포함하되,
    상기 풀업 트랜지스터는,
    제1 도전형의 기판 상에 형성되고 상기 제1 도전형과 다른 제2 도전형의 매몰층과,
    상기 매몰층 상에 형성된 상기 제2 도전형의 에피층과,
    상기 에피층 내에 서로 중첩되어 형성된 상기 제1 도전형의 포켓웰 및 제1 드리프트 영역과,
    상기 에피층 내에 형성되고, 상기 제1 드리프트 영역과 분리되어 형성된 제2 드리프트 영역과,
    상기 포켓웰 내에 형성된 상기 제1 도전형의 바디 영역과,
    상기 기판 상에 형성되고, 일단이 상기 제1 및 제2 드리프트 영역의 사이의 에피층 상에 배치된 게이트 전극을 포함하는 반도체 장치.
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