KR100790742B1 - 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명에서는 온(ON) 저항을 줄이고 공정을 단순화 한 트랜지스터 및 그 제조방법에 관해 개시된다.
본 발명에 따른 트랜지스터는 실리콘 기판에 형성된 소자 격리막; 상기 소자 격리막을 감싸면서 일정한 간격을 갖고 실리콘 기판의 표면내에 형성되는 제 1, 제 2 드리프트 영역; 상기 제 1, 제 2 드리프트 영역 사이의 실리콘 기판 내에 게이트 절연막을 개재하여 형성되는 게이트 전극; 및 상기 게이트 전극 양측의 실리콘 기판 표면내에 형성되는 소오스/드레인 불순물 영역이 포함되어 구성되는 것을 특징으로 한다.
고전압, 트랜지스터, 트렌치, STI, 게이트 전극
Description
도 1은 종래 기술의 고전압 트랜지스터를 나타낸 단면도.
도 2는 본 발명에 의한 고전압 트랜지스터를 나타낸 단면도.
도 3a 내지 도 3e는 본 발명에 의한 고전압 트랜지스터의 제조방법을 나타낸 공정 단면도.
본 발명에서는 온(ON) 저항을 줄이고 공정을 단순화 한 트랜지스터 및 그 제조방법에 관해 개시된다.
일반적으로, 모스형 전계효과 트랜지스터는 반도체기판에 필드산화막을 형성한 후에 그 전면에 게이트 산화막 및 폴리 실리콘층을 활성영역(Active Region)에 형성하고, 마스킹식각으로 트랜지스터의 전극역할을 하는 게이트전극을 형성하여 이 게이트 전극의 측면부분에 있는 반도체기판에 이온을 주입하여 소오스/드레인 영역을 형성하여 형성한다.
이러한 트랜지스터에서 게이트 산화막은 상부와 하부사이를 전기적으로 차단 하는 절연역할을 한다.
반도체소자에서 전기적으로 전압이 높은 고전압영역과 전압이 낮은 저전압영역이 동시에 사용되는 듀얼 게이트 산화막(Dual Gate Oxide)을 갖는 트랜지스터에서는 고전압영역의 게이트 산화막의 두께는 두껍게 형성하고, 저전압영역에서는 게이트 산화막의 두께를 얇게 형성하여서 전기적으로 절연이 적절하게 이루어지도록 구성된다.
한편, 상기 반도체 소자에서 행하는 게이트 식각(Gate Etch)의 경우 고전압용 게이트 산화막과 저전압용 게이트 산화막의 두께 차가 50 ~ 150Å 정도이다.
하지만, 일부 고전압 소자로 동작하는 소자의 경우 저전압용 게이트 산화막과 고전압용 게이트 산화막의 두께 차이가 400 ~ 700Å에 이른다. 이런 제품들의 경우 고전압용 게이트 산화막 타겟(Gate Oxide Target)을 맞추기 위해 게이트 식각을 진행하다보면 상대적으로 산화막의 두께가 얇은 저전압용 외호(moat) 영역이 데미지(damage)를 입게 된다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 고전압 트랜지스터를 설명하면 다음과 같다.
도 1은 종래 기술의 고전압 트랜지스터를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 p형 실리콘 기판(11)의 소자 격리 영역에 형성되는 소자 격리막(17)과, 상기 실리콘 기판(11)의 표면내에 일정한 간격을 갖고 상기 소자 격리막(17)을 감싸면서 형성되는 제 1, 제 2 N-드리프트(drift) 영역(12,13)과, 상기 제 1, 제 2 N-드리프트 영 역(12,13) 사이에 일측단이 제 1 N-드리프트 영역(12)에 타측단이 제 2 N-드리프트 영역(13)에 오버랩(overlap)되도록 게이트 절연막(14)을 개재하여 형성되는 게이트 전극(15)과, 상기 게이트 전극(15)과 일정한 간격을 갖고 상기 제 1, 제 2 N-드리프트 영역(12,13)에 형성되는 소오스/드레인 불순물 영역(16)을 포함하여 구성되어 있다.
상기와 같이 구성된 종래의 고전압 트랜지스터는 게이트 전극(15) 에지 부분의 전계를 감소시켜 고전압 내압을 얻기 위하여 소자 격리막(17)을 필드 플레이트(field plate)로 사용하게 되는데 이때 전류 경로(current path)(A) 증가로 인하여 온(ON) 저항이 증가하는 문제가 있었다.
본 발명은 트렌치 공정을 이용하여 소자의 온 저항을 줄임과 동시에 공정을 단순화하도록 한 트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명에 따른 트랜지스터는 실리콘 기판에 형성된 소자 격리막; 상기 소자 격리막을 감싸면서 일정한 간격을 갖고 실리콘 기판의 표면내에 형성되는 제 1, 제 2 드리프트 영역; 상기 제 1, 제 2 드리프트 영역 사이의 실리콘 기판 내에 게이트 절연막을 개재하여 형성되는 게이트 전극; 및 상기 게이트 전극 양측의 실리콘 기판 표면내에 형성되는 소오스/드레인 불순물 영역이 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 트랜지스터의 제조방법은 실리콘 기판의 표면내에 일정한 간 격을 갖는 제 1, 제 2 드리프트 영역을 형성하는 단계; 상기 제 1, 제 2 드리프트 영역의 일부 및 그 사이의 실리콘 기판을 선택적으로 제거하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 절연 물질을 매립하여 소자 격리막을 형성하는 단계; 상기 제 1, 제 2 드리프트 영역 사이의 소자 격리막을 선택적으로 제거하여 상기 실리콘 기판의 표면이 노출되도록 오픈부를 형성하는 단계; 상기 오픈부내에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 실리콘 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 고전압 트랜지스터 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 고전압 트랜지스터를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 실리콘 기판(101)의 소자 격리 영역에 형성되는 소자 격리막(104)과, 상기 소자 격리막(104)을 감싸면서 일정한 간격을 갖고 실리콘 기판(101)의 표면내에 형성되는 제 1, 제 2 N-드리프트 영역(102,103)과, 상기 제 1, 제 2 N-드리프트 영역(102,103) 사이의 실리콘 기판(101)내에 게이트 절연막(106)을 개재하여 형성되는 게이트 전극(207)과, 상기 게이트 전극(207) 양측의 실리콘 기판(101)의 표면내에 형성되는 소오스/드레인 불순물 영역(108)을 포함하여 구성되어 있다.
여기서, 상기 게이트 전극(107)은 상기 소자 격리막(104)의 일부가 제거되어 형성된 오픈부에 매립되어 형성되어 있고, 상기 실리콘 기판(101)의 상부 표면과 게이트 전극(107)의 상부 표면 높이는 동일하게 형성되어 있다.
상기와 같이 구성된 본 발명에 의한 고전압 트랜지스터 소자의 전류는 소오스/드레인 불순물 영역(108)에 전원이 인가되면, 상기 제 1 N-드리프트 영역(102)을 통해 게이트 전극(107) 하부를 지나 제 2 N-드리프트 영역(103)으로 이동하게 된다.
도 3a 내지 도 3e는 본 발명에 의한 고전압 트랜지스터의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, p형 실리콘(Si) 기판(P-sub)(101)상에 포토레지스트(도시되지 않음)를 도포한 후 노광 및 및 현상 공정으로 상기 포토레지스트를 선택적으로 패터닝한다.
이어서, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 실리콘 기판(101)에 n형 불순물 이온을 주입하여 상기 실리콘 기판(101)의 표면내에 일정한 간격을 갖는 제 1, 제 2 N-드리프트 영역(102,103)을 형성한다.
도 3b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 제 1, 제 2 N-드리프트 영역(102,103)의 일부를 포함하여 그 사이의 실리콘 기판(101)을 선택적으로 제거하여 소정깊이를 갖는 트렌치를 형성한다.
이어, 상기 트렌치를 포함한 실리콘 기판(101)의 전면에 절연 물질을 형성하고 전면에 CMP와 같은 평탄화 공정을 실시하여 트렌치 내부에 소자 격리막(104)을 형성한다.
도 3c에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 제 1, 제 2 N-드 리프트 영역(102,103) 사이의 소자 격리막(104)을 선택적으로 제거하여 상기 실리콘 기판(101)의 표면이 소정부분 노출되는 오픈부(105)를 형성한다.
도 3d에 도시한 바와 같이, 상기 오픈부(105)를 포함한 실리콘 기판(101)의 전면에 게이트 절연막(106) 및 폴리 실리콘층을 차례로 형성하고, 상기 실리콘 기판(101)의 상부 표면을 타겟으로 전면에 CMP 공정을 실시하여 상기 오픈부(105) 내부에 게이트 전극(107)을 형성한다.
도 3e에 도시한 바와 같이, 상기 실리콘 기판(101)의 전면에 포토레지스트(도시되지 않음)를 도포한 후 노광 및 현상공정으로 패터닝하여 소오스/드레인 영역을 정의한다.
이어서, 패터닝된 포토레지스트를 마스크로 이용하여 고농도 불순물 이온을 주입하여 상기 게이트 전극(107)과 일정한 간격을 갖는 실리콘 기판(101)의 표면내에 소오스/드레인 불순물 영역(108)을 형성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 고전압 트랜지스터 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 트렌치를 공정을 이용하여 매립된 게이트 전극을 형성함으로써 소자의 온 저항을 줄이고, 소자의 제조 공정을 단순화시킬 수 있다.
Claims (11)
- 실리콘 기판에 형성된 소자 격리막;상기 소자 격리막을 감싸면서 일정한 간격을 갖고 실리콘 기판의 표면내에 형성되는 제 1, 제 2 드리프트 영역;상기 제 1, 제 2 드리프트 영역 사이의 실리콘 기판 내에 게이트 절연막을 개재하여 형성되는 게이트 전극; 및상기 게이트 전극 양측의 실리콘 기판 표면내에 형성되는 소오스/드레인 불순물 영역이 포함되어 구성되는 것을 특징으로 하는 트랜지스터.
- 제 1항에 있어서,상기 게이트 전극의 상부 표면은 상기 실리콘 기판의 상부 표면과 동일한 높이로 형성된 것을 특징으로 하는 트랜지스터.
- 제 1항에 있어서,상기 게이트 전극의 상부 표면은 상기 소자 격리막의 상부 표면과 동일한 높이로 형성된 것을 특징으로 하는 트랜지스터.
- 제 1항에 있어서,상기 게이트 전극의 양측면은 상기 소작 격리막과 접하는 것을 특징으로 하 는 트랜지스터.
- 제 1항에 있어서,상기 소스/드레인 불순물 영역과 상기 게이트 전극 사이에는 상기 소자 격리막이 위치하는 것을 특징으로 하는 트랜지스터.
- 실리콘 기판의 표면내에 일정한 간격을 갖는 제 1, 제 2 드리프트 영역을 형성하는 단계;상기 제 1, 제 2 드리프트 영역의 일부 및 그 사이의 실리콘 기판을 선택적으로 제거하여 트렌치를 형성하는 단계;상기 트렌치 내부에 절연 물질을 매립하여 소자 격리막을 형성하는 단계;상기 제 1, 제 2 드리프트 영역 사이의 소자 격리막을 선택적으로 제거하여 상기 실리콘 기판의 표면이 노출되도록 오픈부를 형성하는 단계;상기 오픈부내에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 및상기 게이트 전극 양측의 실리콘 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 6항에 있어서,상기 게이트 전극은 상기 오픈부를 포함한 전면에 게이트 절연막 및 폴리 실리콘을 형성하고, 상기 실리콘 기판의 상부 표면을 타겟으로 전면에 평탄화 공정을 진행하여 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 6항에 있어서,상기 게이트 전극의 상부 표면은 상기 실리콘 기판의 상부 표면과 동일한 높이로 형성된 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 6항에 있어서,상기 게이트 전극의 상부 표면은 상기 소자 격리막의 상부 표면과 동일한 높이로 형성된 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 6항에 있어서,상기 게이트 전극의 양측면은 상기 소작 격리막과 접하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 6항에 있어서,상기 소스/드레인 불순물 영역과 상기 게이트 전극 사이에는 상기 소자 격리막이 위치하는 것을 특징으로 하는 트랜지스터의 제조방법.
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