CN114156183A - 分离栅功率mos器件及其制造方法 - Google Patents

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Abstract

公开了一种分离栅功率MOS器件及其制造方法，方法包括：在衬底上形成外延层，在外延层中形成沟槽；在外延层表面和沟槽中形成第一绝缘层；在空腔中填充多晶硅并进行回蚀刻；在第一栅极导体的表面旋转涂布形成第二绝缘层；在第二绝缘层上形成掩膜，去除外延层表面和沟槽中所述掩膜侧壁的第一绝缘层，暴露沟槽的上部；在沟槽上部的侧壁和外延层的表面形成栅氧化层；在沟槽的上部中形成第二栅极导体。本申请的分离栅功率MOS器件的制造方法中，采用SOG工艺形成第二绝缘层，在回蚀刻第一绝缘层时采用掩膜保护第二绝缘层，降低了第二绝缘层厚度过厚或过薄的问题，从而降低了第一栅极导体与第二栅极导体之间的耐压和漏电问题。

Description

分离栅功率MOS器件及其制造方法
技术领域
本发明涉及功率半导体技术领域，特别涉及一种分离栅功率MOS 器件及其制造方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)作为功率半导体器件已经得到了广泛的应用，例如在功率变换器中作为开关。
图1示出了一种分离栅功率MOS器件，包括：衬底110，外延层 120，位于外延层120的沟槽中的第一绝缘层131，第一栅极导体132和第二栅极导体133，位于外延层120中的体区134，源区135，接触区136 位于外延层120上的介质层140和源极141，以及位于衬底110第二表面的漏极143。其中，形成沟槽中的结构的步骤为：在沟槽的侧壁和底部形成绝缘层；在绝缘层围成的空腔中沉积多晶硅，对多晶硅进行回蚀刻，形成第一栅极导体；在第一栅极导体的表面沉积绝缘层，然后对绝缘层进行回蚀刻；最后沉积多晶硅材料形成第二栅极导体。
现有技术的工艺中，由于第一栅极导体和第二栅极导体之间的绝缘层为回蚀刻步骤中剩余的绝缘层，而在回蚀刻步骤中，对于该部分的绝缘层的厚度不能精确控制，会出现欠蚀刻或过蚀刻的现象，导致第一栅极导体和第二栅极导体之间的绝缘层的厚度过后或者过薄，进而导致器件出现耐压和漏电问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种分离栅功率MOS器件及其制造方法，通过旋涂工艺配合掩膜层的方法，确保第一绝缘层的回蚀刻过程中第一栅极导体顶端的第二绝缘层的厚度不会过薄或过厚，从而降低了第一栅极导体和第二栅极导体之间的耐压和漏电问题。
根据本发明的一方面，提供一种分离栅功率MOS器件的制造方法，包括：在第一掺杂类型的衬底上形成第一掺杂类型的外延层，在所述外延层中形成沟槽；在所述外延层表面和所述沟槽中形成第一绝缘层，所述第一绝缘层围绕沟槽形成空腔；在所述空腔中填充多晶硅，并对所述多晶硅进行回蚀刻，去除所述多晶硅的一部分形成第一栅极导体，暴露所述空腔的上部；在空腔中所述第一栅极导体的表面旋转涂布形成第二绝缘层；在所述第二绝缘层上形成掩膜，去除所述外延层表面和所述沟槽中所述掩膜侧壁的第一绝缘层，暴露所述沟槽的上部；在所述沟槽上部的侧壁和所述外延层的表面形成栅氧化层；在所述沟槽的上部中形成第二栅极导体。
可选地，采用热氧化工艺形成所述栅氧化层。
可选地，在所述沟槽的上部中形成第二栅极导体的步骤之后，还包括：在所述外延层的第一表面中体区和源区；在所述栅氧化层和所述第二栅极导体的表面上形成介质层；形成贯穿所述介质层、所述栅氧化层和所述源区，并延伸至所述体区中的通孔；经由所述通孔在所述通孔底部的所述体区中形成接触区；在所述通孔和所述介质层上沉积金属材料，形成第一电极；在所述衬底的第二表面上形成第二电极。
可选地，在所述外延层的第一表面中体区和源区的步骤包括：以所述第二栅极导体为掩膜对所述外延层进行离子注入形成第二掺杂类型的体区，所述第二掺杂类型与所述第一掺杂类型相反；以所述第二栅极导体为掩膜对所述外延层进行离子注入形成第一掺杂类型的源区。
可选地，所述接触区为第二掺杂类型。
可选地，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
根据本发明的另一方面，提供一种分离栅功率MOS器件，采用如上述所述的制造方法形成，包括：衬底；位于所述衬底第一表面上的外延层；位于所述外延层中的沟槽；位于所述沟槽中的绝缘层和所述绝缘层包围的第一栅极导体；位于所述沟槽中绝缘层上部的栅氧化层和第二栅极导体，所述栅氧化层位于所述沟槽的上部侧壁和所述外延层的表面上，所述第二栅极导体位于所述沟槽中的栅氧化层之间；位于所述外延层邻接所述沟槽的区域中的体区、源区和接触区，所述体区和源区的掺杂类型相反；位于所述栅氧化层和所述第二栅极导体上的介质层；以及位于所述介质层上方且贯穿所述介质层向下延伸到接触区的第一电极，和位于所述衬底第二表面的第二电极。
本发明提供的分离栅功率MOS器件的制造方法中，在沟槽中形成第一栅极导体后，采用旋涂工艺在第一栅极导体的顶部形成第二绝缘层，然后形成掩膜层，采用掩膜层保护第二绝缘层，并对第一绝缘层进行蚀刻，从而保护了第二绝缘层的厚度不会因为蚀刻第一绝缘层而发生变化，解决了第一栅极导体和第二栅极导体之间因第二绝缘层的厚度过厚或过薄导致的耐压和漏电问题，降低了器件电容。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的分离栅功率MOS器件的结构图；
图2示出了根据本发明实施例的分离栅功率MOS器件的结构图；
图3a至图3m示出了根据本发明实施例的分离栅功率MOS器件的制造方法的各阶段截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图2示出了根据本发明实施例的分离栅功率MOS器件的结构图。
如图2所示，本申请的分离栅功率MOS器件200包括：衬底210，位于衬底210第一表面上的外延层220，位于外延层220中的沟槽中的绝缘层231，被绝缘层231包围的第一栅极导体232，位于绝缘层231 上方的第二栅极导体233，以及位于第二栅极导体233与外延层220之间的栅氧化层234，以及位于外延层220第一表面中的体区251、源区 252和接触区253，以及依次位于外延层220第一表面上方的介质层240 和第一电极层241和位于衬底210第二表面上的第二电极层243。
在该实施例中，衬底210、外延层220和源区252为第一掺杂类型，体区251和接触区253为第二掺杂类型，第二掺杂类型与第一掺杂类型相反。具体地，第一掺杂类型例如为N型或P型，第二掺杂类型为P型或N型。在该实施例中，衬底210为重掺杂的N+型，外延层220为轻掺杂的N-型，体区251为P型，源区252为重掺杂的N+型，接触区253 为重掺杂的P+型。
图2所示的分离栅功率MOS器件200中，第一栅极导体232与第二栅极导体233之间的绝缘层231的厚度较为合适，通过采用旋涂工艺形成，并采用掩膜层保护，使得最终器件中第一栅极导体232上方的绝缘层既不会过厚也不会过薄，从而使得最终器件不会出现耐压或漏电问题。
图3a至图3m示出了根据本发明实施例的分离栅功率MOS器件的制造方法的各阶段截面图。
该方法开始与衬底210和在衬底210上形成的外延层220。其中，衬底210例如由硅组成，并且是第一掺杂类型的，外延层220例如也是由硅组成的，为第一掺杂类型。与衬底210相比，外延层220为轻掺杂。
步骤1，在外延层220的第一表面上形成掩膜层201，并在外延层 220中形成沟槽202，如图3a所示。
在该步骤中，采用沉积工艺，例如化学气相沉积或物理气相沉积等，在外延层220的第一表面上形成图案化的掩膜层201，并以图案化的掩膜层201为掩膜对外延层220进行蚀刻，从而在外延层220中形成沟槽202。该沟槽202从外延层220的第一表面延伸到外延层220中。在该实施例中，例如通过控制蚀刻时间，从而可以控制沟槽的深度。
在蚀刻形成沟槽202的步骤之后，还包括：去除掩膜层201。
步骤2：在外延层220的表面和沟槽202中形成第一绝缘层2311，第一绝缘层2311围绕沟槽202形成空腔203，如图3b所示。
第一绝缘层2311例如由氧化物组成，具体地，例如为二氧化硅。用于形成第一绝缘层2311的工艺包括热氧化或化学气相沉积CVD，或两种工艺组合。热氧化包括水热氧化HTO或选择性反应氧化SRO(Selective reactive oxidation)，化学气相沉积CVD包括低压化学气相沉积LPCVD 或次大气压化学气相沉积SACVD。
第一绝缘层2311在功率半导体器件中作为第一栅极导体与外延层 220之间的隔离层。第一绝缘层2311覆盖沟槽202的侧壁和底部，并且在外延层220的表面上方延伸，并在沟槽202的内部填充第一绝缘层 2311后形成空腔203。
步骤3：在第一绝缘层2311的空腔203中填充多晶硅并回刻，形成第一栅极导体232，如图3c所示。
在该步骤中，采用沉积工艺，在第一绝缘层2311形成的空腔203 和第一绝缘层2311上沉积多晶硅层，然后采用化学机械研磨工艺去除外延层220表面上方的多晶硅层，并采用选择性的湿法蚀刻，对空腔中的多晶硅层进行回蚀刻，在该步骤中，例如通过控制蚀刻时间，使得去除空腔内一定深度的多晶硅后停止蚀刻，剩余的多晶硅例如形成第一栅极导体232。
步骤4：采用旋涂工艺在第一栅极导体232的表面上形成第二绝缘层2312，如图3d所示。
在该步骤中，采用旋转涂布玻璃工艺(spin on glass coating，SOG) 在空腔204的底部，即第一栅极导体232的表面上形成第二绝缘层2312。其中，SOG工艺是将含有介电材料(本申请中例如为氧化硅)的液态溶剂以旋转涂布方式，均匀的涂布第一栅极导体232的表面，之后通过热处理，去除溶剂，在第一栅极导体232的表面上留下固化后均匀的介电材料。同时，采用SOG的工艺，通过SOG工艺的流动性保证了新生长的第二绝缘层2312只位于第一栅极导体232的顶部，此外，还可以通过空腔204的直径以及第二绝缘层2312预计生长的厚度来计算溶剂中的介电材料的多少，从而，可以很精确的控制第一栅极导体232表面上的第二绝缘层2312的厚度。
步骤5：在空腔204中形成掩膜205，并经由掩膜205去除部分第一绝缘层2311，形成空腔206，如图3e和3f所示。
在该步骤中，在外延层220表面的第一绝缘层2311上和空腔204 中沉积形成掩膜205，并去除外延层220表面的第一绝缘层2311上的掩膜205，仅保留空腔204中的掩膜205。其中，掩膜205例如为光刻胶，通过化学机械研磨去除第一绝缘层2311上的光刻胶，从而暴露第一绝缘层2311的表面。
进一步地，采用机械研磨工艺去除外延层220表面上的第一绝缘层 2311，然后采用干法蚀刻或湿法蚀刻对沟槽内的第一绝缘层2311进行回蚀刻，通过控制蚀刻时间，使得该蚀刻在暴露研磨205的底部时停止。
在该实施例中，由于第二绝缘层2312的上表面被研磨205所保护，侧壁被第一绝缘层2311所保护，因此，第二绝缘层2312只有在侧壁的第一绝缘层2311被蚀刻后才会被蚀刻，但是，通过控制蚀刻时间，可以使得蚀刻在第二绝缘层2312的表面附近停止。
图3f中所示的，例如为采用湿法蚀刻对第一绝缘层2311进行回蚀刻后的半导体结构，参考附图可知，即使采用蚀刻过程不易控制的湿法蚀刻，第二绝缘层2312被蚀刻的部分也很少，因此，第一栅极导体232 上方的绝缘层厚度基本没有发生变化，从而降低了第一栅极导体232与后续步骤中形成的第二栅极导体之间的耐压和漏电问题。在后续步骤中，将剩余的第一绝缘层2311和第二绝缘层2312统一称为绝缘层231。
在其他实施例中，若采用干法蚀刻，由于干法蚀刻的各向异性和掩膜205的保护，不会对第二绝缘层2312造成蚀刻，同时，也可以通过控制蚀刻时间，使得对第一绝缘层2311的回蚀刻停止在第二绝缘层2312 的上表面附近。
步骤6：去除掩膜205，并在上部沟槽207的侧壁和外延层220的第一表面上形成栅氧化层234，如图3g和图3h所示。
在该步骤中，去除掩膜205，从而暴露绝缘层231上方的沟槽。进一步地，采用热氧化工艺在外延层220的表面和绝缘层231上的沟槽207 的侧壁形成栅氧化层234。其中，热氧化包括水热氧化HTO或选择性反应氧化SRO(Selective reactive oxidation)。
步骤7：在沟槽207沉积多晶硅形成第二栅极导体233，如图3i所示。
在该步骤中，采用沉积工艺，在沟槽207中沉积多晶硅，并去除外延层220表面上方的多晶硅，仅保留沟槽207中的部分，形成第二栅极导体233。
在该实施例中，第二栅极导体233通过栅氧化层234与外延层220 隔离，通过绝缘层231与第一栅极导体232隔离。其中，第一栅极导体 232与第一栅极导体233之间的绝缘层231的厚度不会过厚也不会过薄，从而降低了第一栅极导体232与第一栅极导体233之间的耐压和漏电问题。
步骤8：在外延层220的第一表面中形成体区251和源区252，如图 3j所示。
在该步骤中，用于形成体区251和源区252的工艺例如是多次离子注入。通过选择合适的掺杂剂形成不同类型的掺杂区，然后进行热退火以激活杂质。在离子注入中，采用第二栅极导体233作为硬掩模，可以限定体区251和源区252的横向位置，从而可以省去光致抗蚀剂掩模。进一步地，栅氧化层234位于外延层220的第一表面上，可以用于保护外延层220的第一表面在离子注入过程中不会受到损伤。
步骤9：在栅氧化层234和第二栅极导体233的表面上形成介质层 240，并形成贯穿介质层240、栅氧化层234和源区252，到达体区251 的通孔207，如图3k和图3l所示。
在该步骤中，采用沉积工艺在半导体结构的表面上形成介质层240，然后采用各向异性蚀刻的工艺，例如为干法蚀刻，形成贯穿介质层240 的通孔207，同时，通孔207向下延伸，贯穿栅氧化层234和源区252，到达体区251。
步骤10：经由通孔207在体区251中形成接触区253，并在通孔207 和介质层240的表面形成第一电极层241，以及在衬底210的第二表面上形成第二电极层243，如图3m所示。
在该步骤中，采用离子注入工艺，经由通孔207在通孔207底部的体区251中形成接触区253，然后，采用沉积工艺在通孔207和介质层 240的表面上沉积金属材料，形成第一电极241，其中，第一电极241 填充通孔207并与接触区253接触，第一电极241作为源极电极，提供了到达源区252的电连接路径。
进一步地，在分离栅功率MOS器件200的正面结构完成后，还包括在分离栅功率MOS器件200的背面，即衬底210的第二表面沉积金属材料，形成第二电极243。其中，在形成第二电极243的步骤之前，还包括对衬底210的第二表面进行减薄处理。在该实施例中，由于衬底210作为漏区，因此第二电极243直接与衬底210的第二表面接触，第二电极作为漏极电极，提供了到达漏区的电连接路径。
本发明提供的分离栅功率MOS器件的制造方法中，在沟槽中形成第一栅极导体后，采用旋涂工艺在第一栅极导体的顶部形成第二绝缘层，然后形成掩膜层，采用掩膜层保护第二绝缘层，并对第一绝缘层进行蚀刻，从而保护了第二绝缘层的厚度不会因为蚀刻第一绝缘层而发生变化，解决了第一栅极导体和第二栅极导体之间因第二绝缘层的厚度过厚或过薄导致的耐压和漏电问题，降低了器件电容。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种分离栅功率MOS器件的制造方法，其特征在于，包括：
在第一掺杂类型的衬底上形成第一掺杂类型的外延层，在所述外延层中形成沟槽；
在所述外延层表面和所述沟槽中形成第一绝缘层，所述第一绝缘层围绕沟槽形成空腔；
在所述空腔中填充多晶硅，并对所述多晶硅进行回蚀刻，去除所述多晶硅的一部分形成第一栅极导体，暴露所述空腔的上部；
在空腔中所述第一栅极导体的表面旋转涂布形成第二绝缘层；
在所述第二绝缘层上形成掩膜，去除所述外延层表面和所述沟槽中所述掩膜侧壁的第一绝缘层，暴露所述沟槽的上部；
在所述沟槽上部的侧壁和所述外延层的表面形成栅氧化层；
在所述沟槽的上部中形成第二栅极导体。
2.根据权利要求1所述的制造方法，其特征在于，采用热氧化工艺形成所述栅氧化层。
3.根据权利要求1所述的制造方法，其特征在于，在所述沟槽的上部中形成第二栅极导体的步骤之后，还包括：
在所述外延层的第一表面中体区和源区；
在所述栅氧化层和所述第二栅极导体的表面上形成介质层；
形成贯穿所述介质层、所述栅氧化层和所述源区，并延伸至所述体区中的通孔；
经由所述通孔在所述通孔底部的所述体区中形成接触区；
在所述通孔和所述介质层上沉积金属材料，形成第一电极；
在所述衬底的第二表面上形成第二电极。
4.根据权利要求3所述的制造方法，其特征在于，在所述外延层的第一表面中体区和源区的步骤包括：
以所述第二栅极导体为掩膜对所述外延层进行离子注入形成第二掺杂类型的体区，所述第二掺杂类型与所述第一掺杂类型相反；
以所述第二栅极导体为掩膜对所述外延层进行离子注入形成第一掺杂类型的源区。
5.根据权利要求3所述的制造方法，其特征在于，所述接触区为第二掺杂类型。
6.根据权利要求1所述的制造方法，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
7.一种分离栅功率MOS器件，采用如权利要求1-6中任一项所述的制造方法形成，其特征在于，包括：
衬底；
位于所述衬底第一表面上的外延层；
位于所述外延层中的沟槽；
位于所述沟槽中的绝缘层和所述绝缘层包围的第一栅极导体；
位于所述沟槽中绝缘层上部的栅氧化层和第二栅极导体，所述栅氧化层位于所述沟槽的上部侧壁和所述外延层的表面上，所述第二栅极导体位于所述沟槽中的栅氧化层之间；
位于所述外延层邻接所述沟槽的区域中的体区、源区和接触区，所述体区和源区的掺杂类型相反；
位于所述栅氧化层和所述第二栅极导体上的介质层；以及
位于所述介质层上方且贯穿所述介质层向下延伸到接触区的第一电极，和位于所述衬底第二表面的第二电极。
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