CN108305830A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其形成方法，其中，所述形成方法包括：提供衬底，所述衬底包括第一区域、第二区域和栅极区，所述栅极区位于所述第一区域和第二区域之间；在所述栅极区的衬底上形成栅极以及位于所述栅极上的掩膜层；通过离子注入在所述第一区域衬底中注入第一掺杂离子，形成掺杂区；在所述第二区域衬底中形成掺杂层，所述掺杂层中具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反。在形成所述掺杂层的过程中，所述栅极上不容易形成掺杂层材料，从而能够减少所形成半导体结构的漏电流，且不容易影响后续工艺。因此，所述形成方法能够改善所形成半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，同时给半导体工艺提出了更高的要求。
具有掺杂离子的掺杂层是半导体器件的基本组成部分。为了减小离子注入对衬底的损伤，现有技术形成所述掺杂层的步骤包括：对衬底进行刻蚀，在衬底中形成凹槽；通过外延生长工艺在所述凹槽中形成掺杂层。随着芯片上晶体管数量的增加，往往需要在芯片上形成具有不同导电类型掺杂离子的掺杂层，包括：N型掺杂层和P型掺杂层。可以通过两次掺杂层形成步骤形成所述N型掺杂层和P型掺杂层。
然而，现有技术形成的半导体结构的性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够改善所形成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域、第二区域和栅极区，所述栅极区位于所述第一区域和第二区域之间；在所述栅极区的衬底上形成栅极以及位于所述栅极上的掩膜层；通过离子注入在所述第一区域衬底中注入第一掺杂离子，形成掺杂区；在所述第二区域衬底中形成掺杂层，所述掺杂层中具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反。
可选的，所述第一掺杂离子为P型离子；所述第二掺杂离子为N型离子。
可选的，所述第一掺杂离子为硼离子或BF2-离子；所述第二掺杂离子为磷离子或砷离子。
可选的，通过离子注入在所述第一区域衬底中注入第一掺杂离子的步骤包括：形成覆盖所述第二区域衬底的第一图形层，所述第一图形层暴露出所述衬底的第一区域；以所述第一图形层和掩膜层为掩膜进行离子注入，形成掺杂区。
可选的，形成所述掺杂层的步骤包括：形成覆盖所述衬底第一区域的阻挡层，所述阻挡层暴露出所述衬底的第二区域；以所述阻挡层为掩膜对所述衬底进行刻蚀，在第二区域衬底中形成凹槽；在所述凹槽中形成掺杂层；在所述凹槽中形成掺杂层之后，去除所述阻挡层。
可选的，形成所述阻挡层的步骤包括：在所述第一区域和第二区域衬底上形成初始阻挡层；在所述第一区域初始阻挡层上形成第二图形层，所述第二图形层暴露出所述第二区域初始阻挡层；以所述第二图形层为掩膜对所述初始阻挡层进行刻蚀。
可选的，通过外延生长工艺在所述凹槽中形成掺杂层，并在所述外延生长的过程中对所述掺杂层进行原位掺杂。
可选的，对所述第二区域衬底进行刻蚀的工艺包括：干法刻蚀工艺、湿法刻蚀工艺中的一种或两种的组合应用。
可选的，所述阻挡层的材料为氧化硅或氮氧化硅。
可选的，所述栅极的材料为多晶硅、多晶锗或多晶硅锗。
可选的，所述掩膜层的材料为氮化硅。
可选的，所述掩膜层的厚度为30nm～60nm。
可选的，所述离子注入的工艺参数包括：注入剂量为1.0E15atoms/cm2～5.0E15atoms/cm2；注入能量为2KeV～10KeV。
可选的，所述形成方法还包括：形成覆盖所述掺杂区、掺杂层和所述掩膜层的介质层；对所述介质层进行平坦化处理。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括第一区域、第二区域和栅极区，所述栅极区位于所述第一区域和第二区域之间；位于所述栅极区衬底上的栅极；位于所述栅极上的掩膜层；位于所述第一区域衬底中的掺杂区，所述掺杂区中具有第一掺杂离子；位于所述第二区域衬底中的掺杂层，所述掺杂层中具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反。
可选的，所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子。
可选的，所述第一掺杂离子为硼离子或BF2-离子；所述第二掺杂离子为磷离子或砷离子。
可选的，所述栅极的材料为多晶硅、多晶锗或多晶硅锗
可选的，所述掩膜层的材料为氧化硅或氮氧化硅。
可选的，所述掩膜层的厚度为30nm～60nm。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法，通过离子注入形成所述掺杂区，在形成所述掺杂区的过程中不需要进行刻蚀工艺，从而能够减少对所述掩膜层的损耗，因此，不容易使所述掩膜层暴露出所述栅极。在形成所述掺杂层的过程中，由于所述掩膜层的保护，所述栅极上不容易形成掺杂层材料，从而能够减少所形成半导体结构的漏电流，且不容易影响后续工艺。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，通过所述掺杂层进行原位掺杂，在所述掺杂层中掺入第二掺杂离子。通过原位掺杂在掺杂层中掺入第二掺杂离子时，第二掺杂离子的能量较小，不容易对衬底产生损伤，从而能够改善半导体结构性能。
进一步，所述第一掺杂离子为P型掺杂离子，P型掺杂离子的质量较小，在所述离子注入过程中，P型掺杂离子的能量较小，从而不容易对衬底产生损伤，进而能够改善所形成半导体结构的性能。
本发明技术方案提供的半导体结构中，所述掺杂区的形成不需要进行刻蚀工艺，从而能够减少对所述掩膜层的损耗，因此，不容易使所述掩膜层暴露出所述栅极，从而所述栅极上不具有掺杂层材料，从而能够减少所形成半导体结构的漏电流，改善所形成半导体结构的性能。
附图说明
图1是一种二极管的形成方法的结构示意图；
图2至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
现有技术的半导体结构的形成方法存在诸多问题，例如：所形成的半导体结构性能较差
现结合现有技术的半导体结构，分析现有技术形成的半导体结构的性能较差的原因：
图1是一种二级管的形成方法的结构示意图。
请参考图1，形成所述二极管的步骤包括：提供衬底100；在所述衬底100上形成伪栅极110和位于所述伪栅极110上的掩膜层101，所述伪栅极110包括相对的第一侧和第二侧；在所述伪栅极110第一侧的衬底100中形成P型掺杂层121；在所述伪栅极110第二侧的衬底中形成N型掺杂层122；形成覆盖所述伪栅极110及所述P型掺杂层121和N型掺杂层122的介质层(图中未示出)。
形成所述P型掺杂层121的步骤包括：在所述伪栅极110第二侧的衬底100上形成第一阻挡层；形成所述第一阻挡层之后，在所述伪栅极110第一侧的衬底100中形成第一凹槽，在所述第一凹槽中形成P型掺杂层121；在所述第一凹槽中形成P型掺杂层121之后，去除所述第一阻挡层；形成所述N型掺杂层122的步骤包括：在所述伪栅极110第一侧的衬底100上形成第二阻挡层；形成所述第二阻挡层之后，在所述伪栅极110第二侧的衬底100中形成第二凹槽，在所述第二凹槽中形成N型掺杂层122；在所述第二凹槽中形成N型掺杂层122之后，去除所述第二阻挡层。
其中，所述伪栅极110用于隔离所述P型掺杂层121和N型掺杂层，避免所述P型掺杂层121和N型掺杂层122接触，且所述伪栅极110能够减小介质层中的凹陷。
形成所述第一阻挡层的步骤包括：在所述伪栅极110两侧的衬底100上形成第一初始阻挡层；在所述伪栅极110第一侧的初始阻挡层上和邻近所述第一侧的部分伪栅极110上形成第一光刻胶；以所述第一光刻胶为掩膜对所述第一初始阻挡层进行刻蚀，形成第一阻挡层；形成所述第二阻挡层的步骤包括：在所述伪栅极110两侧的衬底100上形成第二初始阻挡层；在所述伪栅极110第二侧的第二初始阻挡层和邻近所述第二侧的部分伪栅极110上形成第二光刻胶；以所述第二光刻胶为掩膜对所述第二初始阻挡层进行刻蚀，形成第二阻挡层。
由于半导体结构的尺寸较小，所述伪栅极110、N型掺杂层122和P型掺杂层121的尺寸较小，在形成所述第一光刻胶时，为了防止所述第一光刻胶覆盖所述伪栅极110第二侧的衬底100，所述第一光刻胶需要暴露出邻近所述第二侧衬底100的部分掩膜层101；在形成所述第二光刻胶时，为了防止所述第二光刻胶覆盖所述伪栅极110第一侧的衬底100，所述第二光刻胶需要暴露出邻近所述第一侧衬底100的部分掩膜层101。然而，在形成所述第一光刻胶和第二光刻胶的过程中，如果所述第一光刻胶或第二光刻胶的位置发生偏移，容易使所述第一光刻胶覆盖的掩膜层101区域与第二光刻胶覆盖的掩膜层101区域之间具有部分未被覆盖的掩膜层101，从而使所述第一光刻胶覆盖的掩膜层101区域与第二光刻胶覆盖的掩膜层101区域之间的掩膜层101经过两次刻蚀工艺，从而容易使所述掩膜层101暴露出伪栅极110部分顶部表面。在形成所述N型掺杂层122和P型掺杂层121的过程中，由于所述伪栅极110的材料为半导体材料，暴露出的伪栅极110上也容易生长N型掺杂层122和P型掺杂层121材料。且伪栅极110上的N型掺杂层122和P型掺杂层121材料不容易被去除，容易增加所形成二极管的漏电流，且容易对所述介质层的形成工艺产生影响，进而影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域、第二区域和栅极区；在所述栅极区的衬底上形成栅极以及位于所述栅极上的掩膜层；通过离子注入在所述第一区域衬底中注入第一掺杂离子，形成掺杂区；在所述第二区域衬底中形成掺杂层，所述掺杂层中具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反。
其中，通过离子注入形成所述掺杂区，在形成所述掺杂区的过程中不需要对衬底进行刻蚀，从而能够减少对所述掩膜层的损耗，因此，不容易使所述掩膜层暴露出所述栅极。在形成所述掺杂层的过程中，由于所述掩膜层的保护，所述栅极上不容易形成掺杂层材料，从而能够减少所形成半导体结构的漏电流，且不容易影响后续工艺。因此，所述形成方法能够改善所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图2，提供衬底，所述衬底包括第一区域A、第二区域B和栅极区C，所述栅极区C位于所述第一区域A和第二区域B之间。
本实施例中，所述第一区域A用于后续形成掺杂区，所述第二区域B用于后续形成掺杂层，所述栅极区C用于后续形成栅极。
本实施例中，所述第一区域A的个数为一个或多个，所述第二区域B的个数为一个或多个，所述栅极区C的个数为一个或多个。
本实施例中，所述衬底用于形成二极管。
本实施例中，所述衬底包括：基底200和位于所述基底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底，例如，硅衬底、锗衬底或硅锗衬底。
本实施例中，所述鳍部201和基底200的材料为硅。在其他实施例中，所述鳍部和衬底的材料还可以为锗或硅锗。
本实施例中，形成所述衬底的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成基底200和位于所述基底200上的鳍部201。
本实施例中，所述形成方法还包括：在所述基底200上形成隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁。
本实施例中，所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
请参考图3，在所述栅极区C的衬底上形成栅极210以及位于所述栅极210上的掩膜层211。
所述栅极210用于为后续介质层的平坦化处理提供支撑，减小介质层中的凹陷；所述掩膜层211用于在后续形成掺杂层的过程中保护所述栅极210。
本实施例中，所述栅极210的材料为多晶硅。多晶硅栅极210的形成工艺能够与其他半导体器件的形成工艺兼容，从而能够简化工艺流程。在其他实施例中，所述栅极的材料还可以为多晶锗或多晶硅锗。
本实施例中，所述掩膜层211的材料为氮化硅。在其他实施例中，所述掩膜层的材料为氮氧化硅。
本实施例中，所述半导体结构还包括：位于所述栅极210和栅极区C鳍部201之间的栅介质层(图中未示出)。
形成所述栅介质层、栅极210和掩膜层211的步骤包括：在所述衬底上形成栅介质膜；在所述栅介质膜上形成栅极膜；在所述栅极区C栅极膜上形成掩膜层211；以所述掩膜层211为掩膜对所述栅介质膜和栅极膜进行刻蚀，形成栅介质层和位于所述栅介质层上的栅极210。
如果所述掩膜层211的厚度过小，不利于对后续刻蚀所述鳍部201时对栅极210的保护；如果所述掩膜层211的厚度过大，容易给形成工艺带来困哪。具体的，所述掩膜层211的厚度为30nm～60nm。
本实施例中，所述形成方法还包括：形成覆盖所述栅极210和掩膜层211侧壁的侧墙212。
所述侧墙212用做后续形成掺杂层和掺杂区的掩膜，从而防止掺杂层和掺杂区过分靠近沟道，进而减小短沟道效应。
本实施例中，所述侧墙212的材料为氮化硅。在其他实施例中，所述侧墙的材料还可以为氮氧化硅。
请参考图4，通过离子注入在所述第一区域A衬底中注入第一掺杂离子，形成掺杂区221。
通过离子注入形成所述掺杂区221，在形成所述掺杂区221的过程中不需要进行刻蚀工艺，从而能够减少对所述掩膜层211的损耗，因此，不容易使所述掩膜层211暴露出所述栅极210。在后续形成掺杂层的过程中，所述栅极210上不容易形成掺杂层材料，从而能够减少所形成半导体结构的漏电流，且不容易影响后续工艺。因此，所述形成方法能够改善所形成半导体结构的性能。
本实施例中，所述掺杂区221用于形成二极管的阳极，所述第一掺杂离子为P型离子，例如硼离子或BF2-离子。在其他实施例中，所述掺杂区还可以用于形成二极管的阴极。
需要说明的是，P型掺杂离子的质量较小，在所述离子注入过程中，P型掺杂离子的能量较小，从而不容易对衬底产生损伤，进而能够改善所形成半导体结构的性能。
具体的，本实施例中，所述衬底包括鳍部201，对所述第一区域A鳍部201进行离子注入，在所述第一区域A鳍部201中形成掺杂区221。
本实施例中，对所述第一区域A衬底进行离子注入的步骤包括：形成覆盖所述第二区域B衬底的第一图形层213；以所述第一图形层213和掩膜层212为掩膜进行离子注入，形成掺杂区211；离子注入之后，去除所述第一图形层213。
所述第一图形层213用于在所述离子注入的过程中保护所述第二区域B衬底，避免在所述第二区域B1衬底中注入第一掺杂离子。
本实施例中，所述第一图形层213还覆盖所述掩膜层211。
本实施例中，所述第一图形层213的材料为光刻胶。形成所述第一图形层213的工艺包括旋涂工艺。
本实施例中，所述离子注入的工艺参数包括：注入剂量为1.0E15atoms/cm2～5.0E15atoms/cm2；注入能量为2KeV～10KeV。
后续在所述第二区域B衬底中形成掺杂层，所述掺杂层中具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反。
本实施例中，在形成所述掺杂区221之后，形成所述掺杂层222。在其他实施例中，还可以在形成所述掺杂层之后，形成所述掺杂区。
本实施例中，形成所述掺杂层的步骤如图5至图7所示。
请参考图5，在所述第一区域A衬底上形成阻挡层240，所述阻挡层240暴露出所述第二区域B衬底。
所述阻挡层240用于在后续刻蚀所述第二区域B衬底的过程中保护所述第一区域A衬底。
本实施例中，所述阻挡层240的材料为氮化硅。
本实施例中，形成所述阻挡层240的步骤包括：形成覆盖所述第一区域A和第二区域B衬底的初始阻挡层；在所述第一区域A的初始阻挡层上形成第二图形层224，所述第二图形层224暴露出所述第二区域B衬底；以所述第二图形层224为掩膜对所述初始阻挡层进行刻蚀，形成阻挡层240。
本实施例中，所述阻挡层240还覆盖部分所述掩膜层211。
所述第二图形层224用于在刻蚀所述初始阻挡层和后续刻蚀所述第二区域B衬底的过程中，保护所述掺杂区221，避免所述掺杂区221被刻蚀；所述第二图形层224还可以在后续刻蚀所述第二区域B衬底的过程中，保护所述掩膜层211减少掩膜层211的损耗，从而防止所述掩膜层211暴露出所述栅极210。在其他实施例中，所述第二图形层还可以不覆盖所述掩膜层。
本实施例中，所述第二图形层224的材料为光刻胶。
本实施例中，形成所述第二图形层224的工艺包括旋涂工艺。
本实施例中，通过干法刻蚀工艺或湿法刻蚀工艺对所述初始阻挡层进行刻蚀。
请参考图6，以所述第二图形层224和所述阻挡层241为掩膜对所述第二区域B衬底进行刻蚀，在所述第二区域B衬底中形成凹槽223。
所述凹槽223用于后续容纳掺杂层。
具体的，本实施例中，以所述第二图形层224为掩膜对所述第二区域B鳍部201进行刻蚀，在所述第二区域B鳍部201中形成凹槽223。
本实施例中，对所述第二区域B衬底进行刻蚀的工艺包括干法刻蚀工艺、湿法刻蚀工艺或干法、湿法刻蚀的共同作用。
请参考图7，在所述凹槽223(如图6所示)中形成掺杂层222，所述掺杂层222中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反。
本实施例中，所述掺杂层221用于形成二极管的阳极，则所述掺杂层222用于形成二极管的阴极。
本实施例中，所述第二掺杂离子为N型离子，例如磷离子或砷离子。在其他实施例中，所述第一掺杂离子为N型离子，所述第二掺杂离子还可以为P型掺杂离子。
本实施例中，通过外延生长工艺在所述凹槽223中形成掺杂层222，并在所述外延生长的过程中对所述掺杂层222进行原位掺杂，在所述掺杂层222中掺入第二掺杂离子。
需要说明的是，由于所述栅极210上具有掩膜层211，所述掩膜层211不容易暴露出所述栅极210，因此在所述外延生长的过程中，所述栅极210上不容易形成掺杂层222材料，从而能够减小所形成半导体结构的漏电。
还需要说明的是，由于所述N型离子的质量较大，通过原位掺杂在所述掺杂层222中掺入第二掺杂离子，所述第二掺杂离子的能量较小，对鳍部201的损伤小，从而能够改善所形成的半导体结构性能。
继续参考图7，在所述凹槽223(如图6所示)中形成所述掺杂层222之后，去除所述阻挡层240(如图6所示)。
本实施例中，形成所述掺杂层222之后，去除所述阻挡层240之前，所述形成方法还包括：去除所述第二图形层224(如图6所示)。
本实施例中，去除所述第二图形层224的工艺包括灰化工艺。在其他实施例中，去除所述第二图形层的工艺包括：湿法刻蚀工艺或干法刻蚀工艺。
本实施例中，所述栅极210、掺杂区221和掺杂层222以及衬底构成所述二极管。
请参考图8，形成覆盖所述掺杂区221、掺杂层222和所述掩膜层211的介质层230。
所述介质层230用于实现所述二极管与外部电路的电绝缘。
本实施例中，所述介质层230的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮氧化硅。
本实施例中，形成所述介质层230的工艺包括：化学气相沉积工艺。在其他实施例中，形成所述介质层的工艺还可以包括：物理气相沉积工艺或原子层沉积工艺。
本实施例中，所述形成方法还包括：对所述介质层230进行平坦化处理，增加所述介质层230表面的平坦度。
在所述平坦化处理过程中，所述栅极210能够对所述介质层230进行支撑，从而减小所述介质层230中的凹陷，从而增加介质层230表面的平坦度。
需要说明的是，由于所述掩膜层211的损耗较小，所述栅极210上不容易形成掺杂层222材料，从而所述栅极210不容易对所述平坦化处理过程产生影响，进而能够改善所形成半导体结构性能。
继续参考图8，在所述第一区域A介质层230中形成第一插塞231，所述第一插塞231与所述掺杂区221电连接，在所述第二区域B介质层230中形成第二插塞232，所述第二插塞232与所述掺杂层222电连接。
本实施例中，形成所述第一插塞231和第二插塞232的步骤包括：在所述第一区域A介质层230中形成第一接触孔，所述第一接触孔暴露出所述掺杂区221；在所述第二区域B介质层230中形成第二接触孔，所述第二接触孔暴露出所述掺杂层222；在所述第一接触孔和第二接触孔及所述介质层230上形成金属层；去除所述介质层230上的金属层。
需要说明的是，由于所述栅极210的支撑作用，所述介质层230中的凹陷较小。在形成所述第一插塞231和第二插塞232的过程中，所述凹陷中的金属层材料较少，从而能够增加所述介质层230的绝缘性，提供所形成半导体结构性能。
本实施例中，所述金属层的材料为钨。在其他实施例中，所述金属层的材料还可以为铜或铝。
本实施例中，形成所述金属层的工艺包括：化学气相沉积工艺。在其他实施例中，形成所述金属层的工艺包括物理气相沉积工艺或电化学镀膜工艺。
本实施例中，通过酸洗处理去除所述介质层230上的金属层。
本实施例中，所述第一插塞231和第二插塞232的材料为钨。在其他实施例中，所述第一插塞和第二插塞的材料为铜或铝。
综上，本发明实施例提供的半导体结构的形成方法中，通过离子注入形成所述掺杂区，在形成所述掺杂区的过程中不需要进行刻蚀工艺，从而能够减少对所述掩膜层的损耗，因此，不容易使所述掩膜层暴露出所述栅极。在形成所述掺杂层的过程中，由于所述掩膜层的保护，所述栅极上不容易形成掺杂层材料，从而能够减少所形成半导体结构的漏电流，且不容易影响后续工艺。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，通过所述掺杂层进行原位掺杂，在所述掺杂层中掺入第二掺杂离子。通过原位掺杂在掺杂层中掺入第二掺杂离子时，第二掺杂离子的能量较小，不容易对衬底产生损伤，从而能够改善半导体结构性能。
进一步，所述第一掺杂离子为P型掺杂离子，P型掺杂离子的质量较小，在所述离子注入过程中，P型掺杂离子的能量较小，从而不容易对衬底产生损伤，进而能够改善所形成半导体结构的性能。
继续参考图8，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括第一区域A、第二区域B和栅极区C，所述栅极区C位于所述第一区域A和第二区域B之间；位于所述栅极区C衬底上的栅极210；位于所述栅极210上的掩膜层211；位于所述第一区域A衬底中的掺杂区221，所述掺杂区221中具有第一掺杂离子；位于所述第二区域B衬底中的掺杂层222，所述掺杂层222中具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反。
需要说明的是，所述掺杂区221的形成不需要进行刻蚀工艺，从而能够减少对所述掩膜层211的损耗，因此，不容易使所述掩膜层211暴露出所述栅极210，从而所述栅极210上不具有掺杂层222材料，能够减少所形成半导体结构的漏电流，改善所形成半导体结构的性能。
所述衬底包括：基底200和位于所述基底200上的鳍部201。
所述半导体结构还包括：位于所述基底200上的隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁。
所述半导体结构还包括：覆盖所述栅极210、掺杂层222和掺杂区221的介质层230；位于所述第一区域A介质层230中的第一插塞231，所述第一插塞231与所述掺杂区221电连接；位于所述第二区域B介质层230中的第二插塞232，所述第二插塞232与所述掺杂层222电连接。
本实施例中，所述衬底、栅极210、掩膜层211、掺杂区221、掺杂层222、介质层230、第一插塞231和第二插塞232与上一实施例相同，在此不做赘述。
综上，本发明实施例提供的半导体结构中，所述掺杂区的形成不需要进行刻蚀工艺，从而能够减少对所述掩膜层的损耗，因此，不容易使所述掩膜层暴露出所述栅极，从而所述栅极上不具有掺杂层材料，从而能够减少所形成半导体结构的漏电流，改善所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域、第二区域和栅极区，所述栅极区位于所述第一区域和第二区域之间；
在所述栅极区的衬底上形成栅极以及位于所述栅极上的掩膜层；
通过离子注入在所述第一区域衬底中注入第一掺杂离子，形成掺杂区；
在所述第二区域衬底中形成掺杂层，所述掺杂层中具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂离子为P型离子；所述第二掺杂离子为N型离子。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一掺杂离子为硼离子或BF2-离子；所述第二掺杂离子为磷离子或砷离子。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，通过离子注入在所述第一区域衬底中注入第一掺杂离子的步骤包括：形成覆盖所述第二区域衬底的第一图形层，所述第一图形层暴露出所述衬底的第一区域；以所述第一图形层和掩膜层为掩膜进行离子注入，形成掺杂区。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述掺杂层的步骤包括：形成覆盖所述衬底第一区域的阻挡层，所述阻挡层暴露出所述衬底的第二区域；以所述阻挡层为掩膜对所述衬底进行刻蚀，在第二区域衬底中形成凹槽；在所述凹槽中形成掺杂层；在所述凹槽中形成掺杂层之后，去除所述阻挡层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤包括：在所述第一区域和第二区域衬底上形成初始阻挡层；在所述第一区域初始阻挡层上形成第二图形层，所述第二图形层暴露出所述第二区域初始阻挡层；以所述第二图形层为掩膜对所述初始阻挡层进行刻蚀。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，通过外延生长工艺在所述凹槽中形成掺杂层，并在所述外延生长的过程中对所述掺杂层进行原位掺杂。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，对所述第二区域衬底进行刻蚀的工艺包括：干法刻蚀工艺、湿法刻蚀工艺中的一种或两种的组合应用。
9.如权利要求5所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为氧化硅或氮氧化硅。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极的材料为多晶硅、多晶锗或多晶硅锗。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的厚度为30nm～60nm。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入的工艺参数包括：注入剂量为1.0E15atoms/cm2～5.0E15atoms/cm2；注入能量为2KeV～10KeV。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：形成覆盖所述掺杂区、掺杂层和所述掩膜层的介质层；对所述介质层进行平坦化处理。
15.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括第一区域、第二区域和栅极区，所述栅极区位于所述第一区域和第二区域之间；
位于所述栅极区衬底上的栅极；
位于所述栅极上的掩膜层；
位于所述第一区域衬底中的掺杂区，所述掺杂区中具有第一掺杂离子；
位于所述第二区域衬底中的掺杂层，所述掺杂层中具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反。
16.如权利要求15所述的半导体结构，其特征在于，所述第一掺杂离子为P 型离子，所述第二掺杂离子为N型离子。
17.如权利要求16所述的半导体结构，其特征在于，所述第一掺杂离子为硼离子或BF2-离子；所述第二掺杂离子为磷离子或砷离子。
18.如权利要求15所述的半导体结构，其特征在于，所述栅极的材料为多晶硅、多晶锗或多晶硅锗。
19.如权利要求15所述的半导体结构，其特征在于，所述掩膜层的材料为氧化硅或氮氧化硅。
20.如权利要求15所述的半导体结构，其特征在于，所述掩膜层的厚度为30nm～60nm。
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