CN111128731A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供基底；在基底内形成第一阱区和第二阱区，第一阱区与第二阱区的导电类型相反；在基底上形成栅极结构、侧墙、源掺杂层、漏掺杂层和介质层，侧墙覆盖栅极结构侧壁，源掺杂层和漏掺杂层位于栅极结构两侧，栅极结构和侧墙位于第一阱区和第二阱区上，源掺杂层位于第一阱区内，漏掺杂层位于第二阱区内，源掺杂层和漏掺杂层与第二阱区的导电类型相反，介质层暴露出栅极结构顶部；去除部分第二阱区上的栅极结构和部分第二阱区的基底形成凹槽，凹槽暴露出第二阱区的侧墙侧壁；在凹槽内形成隔离层。所述方法减小了半导体器件的体积。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了提高器件的承压能力，现有技术提出了横向漂移金属氧化物半导体(LDMOS)，横向漂移金属氧化物半导体的结构包括：位于基底内的第一阱区和第二阱区，第一阱区和第二阱区的导电离子类型不同，位于第一阱区和第二阱区上的栅极结构；分别位于栅极结构两侧基底内的源端掺杂层和漏端掺杂层，漏端掺杂层位于第二阱区内，源端掺杂层位于第一阱区内，源端掺杂层和漏端掺杂层内具有源漏离子，源漏离子导电类型与第一阱区阱离子导电类型相同。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底；在所述基底内形成第一阱区和第二阱区，所述第一阱区和所述第二阱区的导电类型相反；在所述基底上形成栅极结构、侧墙、源掺杂层、漏掺杂层和介质层，所述侧墙覆盖栅极结构侧壁，所述源掺杂层和漏掺杂层分别位于栅极结构和侧墙两侧，所述栅极结构和侧墙位于第一阱区和第二阱区上，所述源掺杂层位于第一阱区内，所述漏掺杂层位于第二阱区内，所述源掺杂层和漏掺杂层与第二阱区的导电类型相反，所述介质层覆盖侧墙侧壁、源掺杂层和漏掺杂层顶部和侧壁，暴露出栅极结构顶部表面；形成栅极结构和介质层后，去除部分第二阱区上的栅极结构和部分第二阱区的基底，在所述介质层内形成凹槽，所述凹槽侧壁到第一阱区的最小距离大于零，所述凹槽暴露出第二阱区上的部分侧墙侧壁；在所述凹槽内形成隔离层。
可选的，所述隔离层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的，所述凹槽侧壁距离第一阱区的最小距离为20nm～1000nm。
可选的，所述凹槽底部距离第二阱区底部的最小距离为20nm～1000nm。
可选的，自源掺杂层到漏掺杂层的方向上，所述凹槽的宽度为15nm～200nm。
可选的，所述隔离层的形成方法包括：在所述凹槽内、栅极结构上和介质层上形成初始隔离层；平坦化所述初始隔离层，直至暴露出栅极结构和介质层表面，在所述凹槽内形成所述隔离层。
可选的，所述基底包括半导体衬底和位于半导体衬底上的鳍部，在所述鳍部内形成第一阱区和第二阱区；所述栅极结构横跨鳍部；所述侧墙位于鳍部上；所述源掺杂层和漏掺杂层位于所述鳍部内；所述介质层覆盖鳍部顶部和侧壁；去除部分第二阱区上的栅极结构和部分第二阱区的鳍部，在所述介质层内形成凹槽。
可选的，所述基底包括半导体衬底和位于半导体衬底上的鳍部，在所述鳍部和半导体衬底内形成第一阱区和第二阱区；去除部分第二阱区上的栅极结构、部分第二阱区的鳍部和部分第二阱区的半导体衬底，在所述介质层内形成凹槽。
可选的，所述凹槽的形成方法包括：在所述栅极结构和介质层上形成掩膜层，所述掩膜层暴露出部分第二阱区上的栅极结构表面；以所述掩膜层为掩膜，刻蚀所述栅极结构和第二阱区的基底，在介质层内形成所述凹槽。
可选的，刻蚀所述栅极结构和第二阱区的基底的工艺包括：各向异性的干法刻蚀，所述刻蚀参数包括：采用的气体包括CF4气体、SF6气体和Cl2气体，CF4气体的流量为10sccm～500sccm，SF6气体的流量为20sccm～300sccm，Cl2的流量为6sccm～120sccm，压强为1mtorr～350mtorr，射频功率为100瓦～500瓦。
可选的，在所述基底上形成栅极结构、侧墙、源掺杂层、漏掺杂层和介质层的方法包括：在所述基底上形成栅极结构，所述栅极结构位于第一阱区和第二阱区上；在所述栅极结构侧壁形成侧墙；在所述侧墙和栅极结构两侧的基底内形成源掺杂层和漏掺杂层；形成源掺杂层和漏掺杂层后，在所述基底上形成介质层，所述介质层覆盖侧墙侧壁、源掺杂层和漏掺杂层顶部和侧壁，暴露出栅极结构顶部表面。
可选的，在所述基底上形成栅极结构、侧墙、源掺杂层、漏掺杂层和介质层的方法包括：在所述基底上形成伪栅极结构，所述伪栅极结构位于第一阱区和第二阱区上；在所述伪栅极结构侧壁形成侧墙；在所述侧墙和伪栅极结构两侧的基底内形成源掺杂层和漏掺杂层；形成源掺杂层和漏掺杂层后，在所述基底上形成介质层，所述介质层覆盖侧墙侧壁、源掺杂层和漏掺杂层顶部和侧壁，暴露出伪栅极结构顶部表面；形成介质层后，去除伪栅极结构，在介质层内形成栅开口，在所述栅开口内形成栅极结构。
可选的，所述栅极结构包括：栅介质层和位于栅介质层上的栅极层。
可选的，所述源掺杂层和漏掺杂层的形成方法包括：在伪栅极结构和侧墙两侧的基底内形成源漏凹槽；在所述源漏凹槽内分别外延形成源掺杂层和漏掺杂层。
可选的，在所述源漏凹槽内分别外延形成源掺杂层和漏掺杂层的过程中，还包括对所述源掺杂层和漏掺杂层进行原位掺杂，在源掺杂层和漏掺杂层内掺杂源漏离子，所述源漏离子导电类型与第一离子导电类型相同。
可选的，所述第一阱区和第二阱区的形成方法包括：在所述基底上形成第一图形层，所述第一图形层暴露出部分基底表面；以所述第一图形层为掩膜，对所述基底进行第一离子注入，第一注入离子的注入离子为第一离子，在基底内形成第一阱区；去除所述第一图形层，在基底上形成第二图形层，所述第二图形层覆盖第一阱区表面，暴露出部分基底表面；以所述第二图形层为掩膜，对所述基底进行第二离子注入，所述第二离子注入的注入离子为第二离子，在基底内形成第二阱区。
可选的，所述第一阱区内具有第一离子，所述第二阱区内具有第二离子，所述第一离子和所述第二离子的导电类型相反；当所述栅极结构用于形成P型器件时，所述第一离子的导电类型为N型，所述第一离子包括磷离子、砷离子或锑离子；所述第二离子的导电类型为P型，所述第二离子包括硼离子、BF2-离子或铟离子；当所述栅极结构用于形成N型器件时，所述第一离子的导电类型为P型，所述第一离子包括硼离子、BF2-离子或铟离子；所述第二离子的导电类型为N型，所述第二离子包括磷离子、砷离子或锑离子。
可选的，所述源掺杂层和所述漏掺杂层内具有源漏离子；当所述栅极结构用于形成P型器件时，所述源掺杂层和漏掺杂层的材料包括硅、锗或硅锗；所述源漏离子为P型离子，所述源漏离子包括硼离子、BF2-离子或铟离子；当所述栅极结构用于形成N型器件时，所述源掺杂层和漏掺杂层的材料包括硅、砷化镓或铟镓砷；所述源漏离子为N型离子，所述源漏离子包括磷离子、砷离子或锑离子。
相应的，本发明还一种采用上述任一项方法所形成的半导体器件，包括：基底；位于所述基底内的第一阱区和第二阱区，所述第一阱区和所述第二阱区的导电类型相反；位于所述基底上的栅极结构、侧墙、源掺杂层和漏掺杂层，所述侧墙覆盖栅极结构侧壁，所述源掺杂层和漏掺杂层分别位于栅极结构和侧墙两侧，所述栅极结构和侧墙位于第一阱区和第二阱区上，所述源掺杂层位于第一阱区内，所述漏掺杂层位于第二阱区内，所述源掺杂层和漏掺杂层与第二阱区的导电类型相反；位于所述基底上的介质层，所述介质层覆盖侧墙侧壁、源掺杂层和漏掺杂层，暴露出栅极结构顶部表面；位于介质层内的凹槽，所述凹槽位于第二阱区的栅极结构和第二阱区的基底内，所述暴露出第二阱区的侧墙侧壁；位于所述凹槽内的隔离层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明提供的半导体器件的形成方法中，漏掺杂层位于第二阱区内，隔离层位于第二阱区内，且隔离层位于栅极结构和漏掺杂层之间，漏掺杂层的载流子到达栅极结构的路径需要绕过隔离层，当在漏掺杂层上施加漏端电压时，所述漏端电压所产生的载流子经由第二阱区到达栅极结构的路径也变长，所述路径越长，漏端电压所产生的载流子被中和的越多，从而使得到达栅极结构的漏端载流子数量减小，漏端载流子所产生的电势减小，实现对漏端电压的分压。凹槽的深度和宽度，决定了隔离层的厚度和宽度，调整凹槽的深度和位置，能够使得漏端电压所产生的载流子经由第二阱区到达栅极结构的路径变长，在栅极结构所承受的电压一定的情况下，所述漏端电压所产生的载流子经由第二阱区到达栅极结构的路径越长，分压越多，漏端能够承受更高的电压，从而使得半导体器件能够承受的电压增大。所述凹槽采用刻蚀工艺形成，深度较深，从而使得隔离层的厚度较厚，分压路径变长，分压较多，提高了半导体器件的耐压性能。同时，所述隔离层位于栅极结构和基底内，且栅极结构的尺寸不变，源掺杂层和漏掺杂层位于栅极结构两侧，所形成的半导体器件面积较小，符合半导体器件微小化的趋势。综上，提高了半导体器件的性能。
附图说明
图1是一种半导体器件的结构示意图；
图2至图9是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
请参考图1，图1是一种半导体器件的结构示意图，半导体器件包括：基底，所述基底包括半导体衬底100和位于半导体衬底100上的鳍部，所述鳍部和半导体衬底100内具有第一阱区111和第二阱区112，所述第一阱区111与第二阱区112相邻，所述第一阱区111与所述第二阱区112的导电类型相反，所述第二阱区112内具有隔离漂移区102；位于所述基底100上的栅极结构120，所述栅极结构覆盖部分鳍部部分侧壁和顶部，所述栅极结构位于第一阱区211和第二阱区212上；位于栅极结构120侧壁的侧墙130；分别位于栅极结构和侧墙两侧的鳍部内的源掺杂层141和漏掺杂层142，所述源掺杂层141位于第一阱区211内，所述漏掺杂层142位于第二阱区112内，所述源掺杂层141和漏掺杂层142的导电类型与第二阱区212导电类型相反，所述隔离漂移区102位于漏掺杂层142与栅极结构120之间。
上述半导体器件中，漏掺杂层142位于第二阱区112内，隔离漂移区102位于第二阱区112内，且隔离漂移区102位于栅极结构120和漏掺杂层142之间，漏掺杂层142的载流子到达栅极结构120的路径需要绕过隔离漂移区102，当在漏掺杂层142上施加漏端电压时，所述漏端电压142所产生的载流子经由第二阱区112到达栅极结构120的路径也变长，所述路径越长，漏端电压所产生的载流子被中和的越多，从而使得到达栅极结构120的漏端载流子数量减小，漏端载流子所产生的电势减小，实现对漏端电压的分压。隔离漂移区102位于栅极结构120和漏掺杂层142之间，使得所形成的半导体器件的体积较大，不符合器件微小化的发展趋势。
本发明通过刻蚀栅极结构和基底形成凹槽，在所述凹槽内形成隔离层，所述隔离层隔离漏掺杂层和栅极结构，使得在漏掺杂层施加漏端电压时，漏端电压所产生的载流子需要绕过隔离层到达栅极结构，漏端载流子所经过的路径变长，实现分压。隔离层采用刻蚀填充工艺形成，隔离层厚度较厚，分压效果较好。且隔离层位于栅极结构内，占用面积较小，使得所形成的半导体器件体积较小，符合半导体器件微小化的趋势。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明一实施例中半导体器件形成过程的结构示意图。
参考图2，提供基底。
本实施例中，所述基底包括半导体衬底200和位于半导体衬底200上的鳍部210。
其他实施例中，所述基底为平面式半导体衬底。
本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底200还可以是多晶硅或非晶硅。所述半导体衬底200的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部210通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部210。
本实施例中，鳍部210的材料为单晶硅。在其它实施例中，鳍部的材料为单晶锗硅或者其它半导体材料。所述鳍部210的数量为一个或多个。
本实施例中，还包括：在所述半导体衬底200上形成隔离结构201，所述隔离结构201覆盖鳍部210的部分侧壁表面。所述隔离结构201的材料包括氧化硅。
参考图3，图3为沿图2中切割线M-M1的截面图，在所述基底内形成第一阱区211和第二阱区212，所述第一阱区211和所述第二阱区212的导电类型相反。
所述第一阱区211内具有第一离子，所述第二阱区212内具有第二离子，所述第一离子和第二离子的导电类型相反。
本实施例中，所述第一阱区211与第二阱区212相邻。
其他实施例中，所述第一阱区211与第二阱区212之间还具有深掺杂区。
所述第二阱区212导电离子类型不同于第一阱区211，第二阱区212与后续形成的漏掺杂层相连，第二阱区212与漏掺杂层导电离子类型相反，在漏端施加电压时，第二阱区212起到分压作用，使得到达第一阱区211的电压减小。
所述第一阱区211和第二阱区212的形成方法包括：在所述基底上形成第一图形层(未图示)，所述第一图形层暴露出部分基底表面；以所述第一图形层为掩膜，对所述基底进行第一离子注入，所述第一注入离子的注入离子为第一离子，在基底内形成第一阱区211；去除所述第一图形层，在基底上形成第二图形层，所述第二图形层覆盖第一阱区211表面，暴露出部分基底表面；以所述第二图形层为掩膜，对所述基底进行第二离子注入，所述第二离子注入的注入离子为第二离子，在基底内形成第二阱区212。
本实施例中，在所述鳍部210和半导体衬底200内形成第一阱区211和第二阱区212。
所述第一阱区211和第二阱区212的形成方法包括：在所述鳍部210和隔离结构201上形成第一图形层(未图示)，所述第一图形层暴露出部分鳍部210表面；以所述第一图形层为掩膜，对所述鳍部210和半导体衬底200进行第一离子注入，所述第一注入离子的注入离子为第一离子，在鳍部210和半导体衬底200内形成第一阱区211；去除所述第一图形层，在鳍部210和隔离结构201上形成第二图形层(未图示)，所述第二图形层覆盖第一阱区211表面，暴露出部分鳍部210表面；以所述第二图形层为掩膜，对所述鳍部210和半导体衬底200进行第二离子注入，所述第二离子注入的注入离子为第二离子，在鳍部210和半导体衬底200内形成第二阱区。
控制第一离子注入和第二离子注入的参数，能够控制第一阱区211和第二阱区212的深度。
在一实施例中，仅在所述鳍部210内形成第一阱区211和第二阱区212。
后续在鳍部210上形成栅极结构，且所述栅极结构位于第一阱区211和第二阱区212上。
当所述栅极结构用于形成P型器件时，所述第一离子的导电类型为N型，所述第一离子包括磷离子、砷离子或锑离子；所述第二离子的导电类型为P型，所述第二离子包括硼离子、BF2-离子或铟离子。
当所述栅极结构用于形成N型器件时，所述第一离子的导电类型为P型，所述第一离子包括硼离子、BF2-离子或铟离子；所述第二离子的导电类型为N型，所述第二离子包括磷离子、砷离子或锑离子。
在所述基底上形成栅极结构、侧墙、源掺杂层、漏掺杂层和介质层，所述侧墙覆盖栅极结构侧壁，所述源掺杂层和漏掺杂层分别位于栅极结构和侧墙两侧，所述栅极结构和侧墙位于第一阱区和第二阱区上，所述源掺杂层位于第一阱区内，所述漏掺杂层位于第二阱区内，所述源掺杂层和漏掺杂层内具有源漏离子，所述源漏离子的导电类型与第二离子导电类型相反，所述介质层覆盖侧墙侧壁、源掺杂层和漏掺杂层顶部和侧壁，暴露出栅极结构顶部表面。具体请参考图4至图7。
参考图4，形成横跨鳍部210的伪栅极结构，伪栅极结构222覆盖鳍部210的部分顶部表面和部分侧壁表面，所述伪栅极结构位于第一阱区211和第二阱区212上；在伪栅极结构侧壁形成侧墙231。
本实施例中，所述伪栅极结构包括：伪栅介质层221，位于伪栅介质层221上的伪栅极层222和位于伪栅极层222顶部表面的伪栅保护层223。
所述伪栅介质层221覆盖鳍部210侧壁和顶部表面，所述伪栅介质层的材料包括氧化硅。
所述伪栅极层222的形成方法包括：在所述伪栅介质层221表面形成伪栅极膜(未图示)；在所述伪栅极膜表面形成掩膜层，所述掩膜层暴露出部分伪栅极膜表面；以所述掩膜层为掩膜，刻蚀所述伪栅极膜，在所述伪栅介质层221上形成所述伪栅极层。
所述伪栅极层222的材料包括：多晶硅。
所述伪栅保护层223的材料包括：氧化硅或氮化硅。
所述侧墙231位于伪栅介质层221上，所述侧墙231分别位于第一阱区211和第二阱区212上。
所述侧墙231包括第一侧墙和第二侧墙，第一侧墙位于伪栅极结构侧壁，第二侧墙位于第一侧墙侧壁。
所述第一侧墙位于伪栅极结构两侧，覆盖伪栅极结构220侧壁表面。
第一侧墙231在离子注入形成轻掺杂区的过程中保护伪栅极结构，且能够定义轻掺杂区的位置。
所述第一侧墙231的形成步骤包括：在所述隔离结构201、鳍部210和伪栅极结构上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直至暴露出所述鳍部210上的伪栅介质层221的顶部表面和伪栅保护层223的顶部表面，在鳍部210上形成覆盖于所述伪栅极结构侧壁的第一侧墙231，所述第一侧墙231位于伪栅介质层221上。
所述第一侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第一侧墙231的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
所述第二侧墙241位于伪栅极结构和第一侧墙231两侧，覆盖第一侧墙231侧壁表面。
所述第二侧墙用于定义源漏掺杂层的位置。
所述第二侧墙的形成步骤包括：在所述隔离结构201、鳍部210、伪栅极结构和第一侧墙上形成第二侧墙材料层；回刻蚀所述第二侧墙材料层，直至暴露出所述鳍部210上的伪栅介质层221的顶部表面和伪栅保护层223的顶部表面，在鳍部210上形成覆盖于所述第一侧墙231侧壁的第二侧墙，所述第二侧墙位于伪栅介质层221上。
所述第二侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第二侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
所述第一侧墙和第二侧墙定义了后续形成的栅极结构和源漏掺杂层之间的距离。
参考图5，形成侧墙231之后，在伪栅极结构和侧墙231两侧的基底内形成源掺杂层241和漏掺杂层242，所述源掺杂层241位于第一阱区211内，所述漏掺杂层242位于第二阱区212内。
所述源掺杂层241和漏掺杂层242的形成方法包括：在伪栅极结构和侧墙231两侧的基底内形成源漏凹槽(未图示)；在所述源漏凹槽内分别外延形成源掺杂层241和漏掺杂层242。
本实施例中，在伪栅极结构和侧墙231两侧的鳍部210内形成源掺杂层241和漏掺杂层242。
所述源掺杂层241和所述漏掺杂层242内具有源漏离子。
在所述源漏凹槽内分别外延形成源掺杂层241和漏掺杂层242的过程中，对所述源掺杂层241和漏掺杂层242进行原位掺杂，在源掺杂层241和漏掺杂层242内掺杂源漏离子，所述源漏离子导电类型与第一离子导电类型相同。
当所述栅极结构用于形成P型器件时，所述源掺杂层241和漏掺杂层242的材料包括硅、锗或硅锗；所述源漏离子为P型离子，所述源漏离子包括硼离子、BF2-离子或铟离子。
当所述栅极结构用于形成N型器件时，所述源掺杂层241和漏掺杂层242的材料包括硅、砷化镓或铟镓砷；所述源漏离子为N型离子，所述源漏离子包括磷离子、砷离子或锑离子。
本实施例中，所述栅极结构用于形成N型器件，所述第一阱区为P阱，所述第二阱区为N阱，所述第一离子为硼离子，所述第二离子为磷离子，所述源漏离子为硼离子。
所述源掺杂层241和漏掺杂层242的材料为掺杂有硼离子的硅锗。
在一实施例中，所述栅极结构用于形成P型器件，所述第一阱区为N阱，所述第二阱区为P阱，所述第一离子为磷离子，所述第二离子为硼离子子，所述源漏离子为磷离子。
所述源掺杂层241和漏掺杂层242的材料为掺杂有磷离子的硅。
所述漏掺杂层242和第二阱区212的导电离子类型相反，则当在漏掺杂层上施加漏端电压时，所述漏端电压所产生的载流子类型与第二阱区212内的载流子类型相反，从而发生中和反应，使得到达栅极结构的漏端载流子数量减小，从而实现分压。在栅极结构所承受的电压一定的情况下，漏端能够承受更高的电压，从而使得半导体器件能够承受的电压增大，提高了半导体器件的性能。
参考图6，形成源掺杂层241和漏掺杂层242后，在所述基底上形成介质层250，所述介质层250覆盖侧墙231侧壁、源掺杂层241和漏掺杂层242顶部和侧壁，暴露出伪栅极结构的伪栅保护层223顶部表面。
所述介质层250的形成方法包括：在所述隔离结构201上、伪栅极结构上、源掺杂层241和漏掺杂层242上形成初始介质层(未图示)；平坦化所述初始介质层，直至暴露出伪栅极结构的伪栅保护层223顶部表面，形成所述介质层250。
所述介质层250的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述介质层的材料为氧化硅。
形成所述初始介质层的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成初始隔离层，使初始介质层的填充性能较好。
参考图7，形成介质层250后，去除伪栅极结构，在介质层250内形成栅开口；在所述栅开口内形成栅极结构261。
所述栅极结构261包括：栅介质层和位于栅介质层上的栅极层。
所述栅极结构261还包括：覆盖栅开口底部的界面层(未图示)，所述栅介质层覆盖界面层。
所述界面层的材料包括氧化硅。形成所述界面层的工艺包括氧化工艺。所述界面层的作用包括：修复栅开口底部的鳍部210的表面缺陷。
所述界面层的材料为氧化硅或氮氧化硅。
本实施例中，所述界面层的材料为氧化硅。
所述栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
本实施例中，所述栅介质层的材料为氧化铪。
形成所述栅介质层的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
本实施例中，所述栅极层的材料为钨。
在一实施例中，在所述基底上形成栅极结构、侧墙、源掺杂层、漏掺杂层和介质层的方法包括：在所述基底上形成栅极结构，所述栅极结构位于第一阱区和第二阱区上；在所述栅极结构侧壁形成侧墙；在所述侧墙和栅极结构两侧的基底内形成源掺杂层和漏掺杂层；形成源掺杂层和漏掺杂层后，在所述基底上形成介质层，所述介质层覆盖侧墙侧壁、源掺杂层和漏掺杂层顶部和侧壁，暴露出栅极结构顶部表面。
参考图8，形成栅极结构261和介质层250后，去除部分第二阱区212上的栅极结构261和部分第二阱区212的基底，在所述介质层250内形成凹槽270，所述凹槽270侧壁到第一阱区211的最小距离大于零，所述凹槽270暴露出第二阱区212上的侧墙231侧壁。
所述凹槽270的形成方法包括：在所述栅极结构261和介质层250上形成掩膜层(未图示)，所述掩膜层暴露出部分第二阱区211上的栅极结构261表面；以所述掩膜层为掩膜，刻蚀所述栅极结构261和第二阱区212的基底，在介质层250内形成所述凹槽270。
本实施例中，去除部分第二阱区212上的栅极结构261和部分第二阱区212内的鳍部210，在所述介质层250内形成凹槽270。
去除部分第二阱区上的栅极结构和部分第二阱区的鳍部的工艺包括：各向异性的干法刻蚀。
本实施例中，所述干法刻蚀参数包括：采用的气体包括CF4气体、SF6气体和Cl2气体，CF4气体的流量为10sccm～500sccm，SF6气体的流量为20sccm～300sccm，Cl2的流量为6sccm～120sccm，压强为1mtorr～350mtorr，射频功率为100瓦～500瓦。
在一实施例中，去除部分第二阱区212上的栅极结构261、部分第二阱区212内的鳍部210和部分第二阱区212内的半导体衬底200，在所述介质层250内形成凹槽270。
所述凹槽270侧壁距离第一阱区211的最小距离为20nm～1000nm。
所述凹槽270底部距离第二阱区212底部的最小距离为20nm～1000nm。形成凹槽270后，漏掺杂层到栅极结构261的路径变长，需要绕过凹槽到达栅极结构261，则增长了载流子从漏掺杂层242到达栅极结构的路径，当在漏掺杂层上施加漏端电压时，所述漏端电压所产生的载流子经由第二阱区到达栅极结构的路径也变长，所述路径越长，漏端电压所产生的载流子被中和的越多，从而使得到达栅极结构的漏端载流子数量减小，漏端载流子所产生的电势减小，实现对漏端电压的分压。凹槽270的位置和深度，决定了后续形成的隔离层271的尺寸，调整凹槽270的深度和位置，能够使得漏端电压所产生的载流子经由第二阱区212到达栅极结构的路径变长，在栅极结构212所承受的电压一定的情况下，所述漏端电压所产生的载流子经由第二阱区到达栅极结构的路径越长，分压越多，漏端能够承受更高的电压，从而使得半导体器件能够承受的电压增大。
参考图9，在所述凹槽270内形成隔离层271。
所述隔离层271用于隔离漏掺杂层与栅极结构，增长漏掺杂层和栅极结构之间的载流子路径。
所述隔离层271的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
所述隔离层271的形成方法包括：在所述凹槽270内、栅极结构261上和介质层250上形成初始隔离层(未图示)；平坦化所述初始隔离层，直至暴露出栅极结构261和介质层250表面，在所述凹槽270内形成所述隔离层271。
形成所述初始隔离层的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成初始隔离层，使初始隔离层的填充性能较好。
隔离层271位于栅极结构和基底内，源掺杂层241和漏掺杂层242位于栅极结构两侧，所形成的半导体器件体积较小，符合半导体器件微小化的趋势。综上，提高了半导体器件的性能。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，参考图9包括：基底，位于所述基底内的第一阱区211和第二阱区212，所述第一阱区211与第二阱区212相邻，所述第一阱区211和所述第二阱区212的导电类型相反；位于所述基底上的栅极结构261、侧墙231、源掺杂层241和漏掺杂层242，所述侧墙231覆盖栅极结构261侧壁，所述源掺杂层241和漏掺杂层242分别位于栅极结构261和侧墙231两侧，所述栅极结构261和侧墙231位于第一阱区211和第二阱区212上，所述源掺杂层241位于第一阱区211内，所述漏掺杂层242位于第二阱区212内，所述源掺杂层241和漏掺杂层242与第二阱区212的导电类型相反；位于所述基底上的介质层250，所述介质层250覆盖侧墙231侧壁、源掺杂层241和漏掺杂层242，暴露出栅极结构261顶部表面；位于介质层250内的凹槽，所述凹槽位于第二阱区212的栅极结构261和第二阱区212的基底内，所述暴露出第二阱区212的侧墙231侧壁；位于所述凹槽内的隔离层271。
所述源掺杂层241和漏掺杂层242材料和位置参考前述实施例的内容，不再详述。
所述栅极结构261的结构和位置参考前述实施例的内容，不再详述。
所述隔离层271的材料和位置参考前述实施例的内容，不再详述。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底；
在所述基底内形成第一阱区和第二阱区，所述第一阱区和第二阱区的导电类型相反；
在所述基底上形成栅极结构、侧墙、源掺杂层、漏掺杂层和介质层，所述侧墙覆盖栅极结构侧壁，所述源掺杂层和漏掺杂层分别位于栅极结构和侧墙两侧，所述栅极结构和侧墙位于第一阱区和第二阱区上，所述源掺杂层位于第一阱区内，所述漏掺杂层位于第二阱区内，所述源掺杂层和漏掺杂层与第二阱区的导电类型相反，所述介质层覆盖侧墙侧壁、源掺杂层和漏掺杂层顶部和侧壁，暴露出栅极结构顶部表面；
形成栅极结构和介质层后，去除部分第二阱区上的栅极结构和部分第二阱区的基底，在所述介质层内形成凹槽，所述凹槽侧壁到第一阱区的最小距离大于零，所述凹槽暴露出部分侧墙；
在所述凹槽内形成隔离层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述凹槽侧壁距离第一阱区的最小距离为20nm～1000nm。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述凹槽底部距离第二阱区底部的最小距离为20nm～1000nm。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，自源掺杂层到漏掺杂层的方向上，所述凹槽的宽度为15nm～200nm。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层的形成方法包括：在所述凹槽内、栅极结构上和介质层上形成初始隔离层；平坦化所述初始隔离层，直至暴露出栅极结构和介质层表面，在所述凹槽内形成所述隔离层。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底包括半导体衬底和位于半导体衬底上的鳍部；在所述鳍部内形成第一阱区和第二阱区；所述栅极结构横跨鳍部；所述侧墙位于鳍部上；所述源掺杂层和漏掺杂层位于所述鳍部内；所述介质层覆盖鳍部顶部和侧壁；去除部分第二阱区上的栅极结构和部分第二阱区的鳍部，在所述介质层内形成凹槽。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述基底包括半导体衬底和位于半导体衬底上的鳍部；在所述鳍部和半导体衬底内形成第一阱区和第二阱区；去除部分第二阱区上的栅极结构、部分第二阱区的鳍部和部分第二阱区的半导体衬底，在所述介质层内形成凹槽。
9.根据权利要求1、7或8所述的半导体器件的形成方法，其特征在于，所述凹槽的形成方法包括：在所述栅极结构和介质层上形成掩膜层，所述掩膜层暴露出部分第二阱区上的栅极结构表面；以所述掩膜层为掩膜，刻蚀所述栅极结构和第二阱区的基底，在介质层内形成所述凹槽。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，刻蚀所述栅极结构和第二阱区的基底的工艺包括：各向异性的干法刻蚀，所述刻蚀参数包括：采用的气体包括CF4气体、SF6气体和Cl2气体，CF4气体的流量为10sccm～500sccm，SF6气体的流量为20sccm～300sccm，Cl2的流量为6sccm～120sccm，压强为1mtorr～350mtorr，射频功率为100瓦～500瓦。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述基底上形成栅极结构、侧墙、源掺杂层、漏掺杂层和介质层的方法包括：在所述基底上形成栅极结构，所述栅极结构位于第一阱区和第二阱区上；在所述栅极结构侧壁形成侧墙；在所述侧墙和栅极结构两侧的基底内形成源掺杂层和漏掺杂层；形成源掺杂层和漏掺杂层后，在所述基底上形成介质层，所述介质层覆盖侧墙侧壁、源掺杂层和漏掺杂层顶部和侧壁，暴露出栅极结构顶部表面。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述基底上形成栅极结构、侧墙、源掺杂层、漏掺杂层和介质层的方法包括：在所述基底上形成伪栅极结构，所述伪栅极结构位于第一阱区和第二阱区上；在所述伪栅极结构侧壁形成侧墙；在所述侧墙和伪栅极结构两侧的基底内形成源掺杂层和漏掺杂层；形成源掺杂层和漏掺杂层后，在所述基底上形成介质层，所述介质层覆盖侧墙侧壁、源掺杂层和漏掺杂层顶部和侧壁，暴露出伪栅极结构顶部表面；形成介质层后，去除伪栅极结构，在介质层内形成栅开口，在所述栅开口内形成栅极结构。
13.根据权利要求11或12所述的半导体器件的形成方法，其特征在于，所述栅极结构包括：栅介质层和位于栅介质层上的栅极层。
14.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述源掺杂层和漏掺杂层的形成方法包括：在伪栅极结构和侧墙两侧的基底内形成源漏凹槽；在所述源漏凹槽内分别外延形成源掺杂层和漏掺杂层。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，在所述源漏凹槽内分别外延形成源掺杂层和漏掺杂层的过程中，还包括对所述源掺杂层和漏掺杂层进行原位掺杂，在源掺杂层和漏掺杂层内掺杂源漏离子，所述源漏离子导电类型与第一离子导电类型相同。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一阱区和第二阱区的形成方法包括：在所述基底上形成第一图形层，所述第一图形层暴露出部分基底表面；以所述第一图形层为掩膜，对所述基底进行第一离子注入，第一注入离子的注入离子为第一离子，在基底内形成第一阱区；去除所述第一图形层，在基底上形成第二图形层，所述第二图形层覆盖第一阱区表面，暴露出部分基底表面；以所述第二图形层为掩膜，对所述基底进行第二离子注入，所述第二离子注入的注入离子为第二离子，在基底内形成第二阱区。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一阱区内具有第一离子，所述第二阱区内具有第二离子，所述第一离子和所述第二离子的导电类型相反；当所述栅极结构用于形成P型器件时，所述第一离子的导电类型为N型，所述第一离子包括磷离子、砷离子或锑离子；所述第二离子的导电类型为P型，所述第二离子包括硼离子、BF2-离子或铟离子；当所述栅极结构用于形成N型器件时，所述第一离子的导电类型为P型，所述第一离子包括硼离子、BF2-离子或铟离子；所述第二离子的导电类型为N型，所述第二离子包括磷离子、砷离子或锑离子。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源掺杂层和所述漏掺杂层内具有源漏离子；当所述栅极结构用于形成P型器件时，所述源掺杂层和漏掺杂层的材料包括硅、锗或硅锗；所述源漏离子为P型离子，所述源漏离子包括硼离子、BF2-离子或铟离子；当所述栅极结构用于形成N型器件时，所述源掺杂层和漏掺杂层的材料包括硅、砷化镓或铟镓砷；所述源漏离子为N型离子，所述源漏离子包括磷离子、砷离子或锑离子。
19.一种采用权利要求1至18任一项方法所形成的半导体器件，其特征在于，包括：
基底；
位于所述基底内的第一阱区和第二阱区，所述第一阱区和所述第二阱区的导电类型相反；
位于所述基底上的栅极结构、侧墙、源掺杂层和漏掺杂层，所述侧墙覆盖栅极结构侧壁，所述源掺杂层和漏掺杂层分别位于栅极结构和侧墙两侧，所述栅极结构和侧墙位于第一阱区和第二阱区上，所述源掺杂层位于第一阱区内，所述漏掺杂层位于第二阱区内，所述源掺杂层和漏掺杂层与第二阱区的导电类型相反；
位于所述基底上的介质层，所述介质层覆盖侧墙侧壁、源掺杂层和漏掺杂层，暴露出栅极结构顶部表面；
位于介质层内的凹槽，所述凹槽位于第二阱区的栅极结构和第二阱区的基底内，所述暴露出第二阱区的侧墙侧壁；
位于所述凹槽内的隔离层。
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