CN113903810A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN113903810A CN113903810A CN202010642686.XA CN202010642686A CN113903810A CN 113903810 A CN113903810 A CN 113903810A CN 202010642686 A CN202010642686 A CN 202010642686A CN 113903810 A CN113903810 A CN 113903810A
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- fin
- doping
- gate structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 99
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 230000004888 barrier function Effects 0.000 claims description 71
- 150000002500 ions Chemical class 0.000 claims description 45
- 239000000463 material Substances 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 25
- 238000002955 isolation Methods 0.000 claims description 24
- 230000000903 blocking effect Effects 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 334
- 230000008569 process Effects 0.000 description 33
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000011241 protective layer Substances 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
一种半导体结构及其形成方法，包括：衬底，所述衬底包括沿第一方向排布的二极管区；位于所述二极管区上的第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一牺牲层、以及位于相邻两层所述第一牺牲层之间的第一沟道层；位于所述第一鳍部结构上的第一栅极结构，所述第一栅极结构横跨所述第一鳍部结构。由于所述第一鳍部结构保留了所述第一牺牲层，使得最终形成的栅控二极管结构的电流可同时从所述第一牺牲层和所述第一沟道层导通，进而使得所述栅控二极管导通的电流增大，导通速度也相应的提升，进而提升最终形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的伪栅尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的伪栅结构；位于所述伪栅结构两侧的鳍部内的源区和漏区。
随着半导体器件尺寸的缩小，半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中常采用静电放电(ESD，Electrostatic Discharge)保护电路以减小芯片静电损伤。现有技术的静电放电保护电路一般包括具有鳍式场效应晶体管结构的栅控二极管。
然而，现有技术中的鳍式场效应晶体管结构的栅控二极管往往存在性能不足的问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，提升形成的栅极二极管的性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底包括沿第一方向排布的二极管区；位于所述二极管区上的第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一牺牲层、以及位于相邻两层所述第一牺牲层之间的第一沟道层；位于所述第一鳍部结构上的第一栅极结构，所述第一栅极结构横跨所述第一鳍部结构。
可选的，所述第一鳍部结构还包括：沿所述第一方向排布的第一区和第二区，所述第一栅极结构还位于所述第一区和所述第二区的界线处。
可选的，还包括：位于所述第一区上的第一掺杂层，所述第一掺杂层内具有第一掺杂离子；位于所述第二区上的第二掺杂层，所述第二掺杂层内具有第二掺杂离子，所述第一掺杂离子和所述第二掺杂离子的导电类型不同。
可选的，所述衬底还包括：沿所述第一方向排布的晶体管区。
可选的，还包括：位于所述晶体管区上的第二鳍部结构，所述第二鳍部结构包括若干层沿所述衬底表面法线方向的第二沟道层。
可选的，还包括：位于所述第二鳍部结构上的第二栅极结构，所述第二栅极结构横跨所述第二鳍部结构，且所述第二栅极结构包围所述第二沟道层。
可选的，还包括：位于相邻所述第二沟道层之间的第一阻挡层，所述第一阻挡层位于所述第二栅极结构的侧壁。
可选的，还包括：分别位于所述第二栅极结构两侧的第二鳍部结构内的源漏掺杂层，所述源漏掺杂层内具有所述第一掺杂离子。
可选的，还包括：位于所述衬底上的介质层，所述介质层覆盖所述第一鳍部结构、第二鳍部结构、第一栅极结构、第二栅极结构、源漏掺杂层、第一掺杂层以及第二掺杂层，且所述介质层暴露出所述第一栅极结构和所述第二栅极结构的顶部表面。
可选的，还包括：位于所述介质层内的第一导电插塞、第二导电插塞、第三导电插塞以及第四导电插塞，所述第一导电插塞和所述第二导电插塞分别位于所述源漏掺杂层上，所述第三导电插塞位于所述第一掺杂层上，所述第四导电插塞位于所述第二掺杂层上。
可选的，还包括：位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部结构和所述第二鳍部结构的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部结构和所述第二鳍部结构的顶部表面。
相应的，本发明还提供了一种形成半导体结构的形成方法，包括：提供衬底，所述衬底包括沿第一方向排布的二极管区；在所述二极管区上形成第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一牺牲层、以及位于相邻两层所述第一牺牲层之间的第一沟道层；形成横跨所述第一鳍部结构的第一伪栅结构；所述第一鳍部结构保留所述第一牺牲层。
可选的，所述第一鳍部结构还包括：沿所述第一方向排布的第一区和第二区，所述第一伪栅结构还位于所述第一区和所述第二区的界线处。
可选的，在形成所述第一伪栅结构之后，还包括：在所述第一区上形成第一掺杂层，所述第一掺杂层内具有第一掺杂离子；在所述第二区上形成第二掺杂层，所述第二掺杂层内具有第二掺杂离子，所述第一掺杂离子和所述第二掺杂离子的导电类型不同。
可选的，所述衬底还包括：沿所述第一方向排布的晶体管区，在形成所述第一鳍部结构的同时，还包括：在所述晶体管区上形成第二初始鳍部结构，所述第二初始鳍部结构包括若干层沿所述衬底表面法线方向重叠的第二牺牲层、以及位于相邻两层所述第二牺牲层之间的第二沟道层。
可选的，在形成所述第一伪栅结构的同时，还包括：形成横跨所述第二初始鳍部结构的第二伪栅结构。
可选的，所述第一伪栅结构覆盖所述第一鳍部结构的侧壁和顶部表面；所述第二伪栅结构覆盖所述第二初始鳍部结构的部分侧壁和部分顶部表面。
可选的，在形成所述第一伪栅结构和所述第二伪栅结构之后，还包括：以所述第二伪栅结构为掩膜刻蚀所述第二初始鳍部结构，在所述第二初始鳍部结构内形成源漏凹槽；刻蚀所述源漏凹槽暴露出所述第二牺牲层，在相邻的所述第二沟道层之间形成所述鳍部凹槽。
可选的，在形成所述鳍部凹槽之后，还包括：在所述鳍部凹槽内形成第一阻挡层；在所述第二区上形成第二阻挡层，所述第二阻挡层覆盖所述第一伪栅结构的部分顶部表面。
可选的，所述第一阻挡层和所述第二阻挡层的形成方法包括：在所述源漏凹槽侧壁与底部表面以及所述第二伪栅结构侧壁与顶部表面形成第一初始阻挡层；在所述第一伪栅结构的侧壁与顶部表面形成第二初始阻挡层；在所述二极管区上形成第一覆盖层，所述第一覆盖层覆盖所述第一鳍部结构、第一伪栅结构以及第二初始阻挡层；回刻蚀所述第一初始阻挡层，直至暴露出所述源漏凹槽底部表面以及所述第二伪栅极结构顶部表面为止，形成第三初始阻挡层；回刻蚀所述第三初始阻挡层，直至暴露出所述第二沟道层侧壁为止，形成所述第一阻挡层；在形成所述第一阻挡层之后，去除所述第一覆盖层，在所述晶体管区上形成第二覆盖层，所述第二覆盖层覆盖所述第二初始鳍部结构、第二伪栅结构以及第一阻挡层；在所述第二初始阻挡层上形成图形化层，所述图形化层暴露出部分所述第二初始阻挡层；以所述图形化层为掩膜刻蚀所述第二初始阻挡层，直至暴露出所述第一栅极结构和所述第一鳍部结构的顶部表面为止，形成所述第二阻挡层；在形成所述第二阻挡层之后，去除所述第二覆盖层。
可选的，所述第一阻挡层和所述第二阻挡层的材料包括氮化硅。
可选的，在形成所述第一阻挡层和所述第二阻挡层之后，还包括：在所述源漏凹槽内形成源漏掺杂层，所述源漏掺杂层内具有所述第一掺杂离子。
可选的，所述源漏掺杂层与所述第一掺杂层同时形成。
可选的，所述第二掺杂层形成的方法包括：去除所述第二阻挡层和部分第一伪栅结构，直至暴露出第二区的顶部表面；在所述第二区上形成所述第二掺杂层。
可选的，在形成所述第二掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述第一鳍部结构、第二初始鳍部结构、第一伪栅结构、第二伪栅结构、源漏掺杂层、第一掺杂层以及第二掺杂层，且所述介质层暴露出所述第一伪栅结构和所述第二伪栅结构的顶部表面。
可选的，在形成所述介质层之后，还包括：去除所述第一伪栅结构和所述第二伪栅结构，在所述介质层内形成第一栅极开口和第二栅极开口；去除所述第二牺牲层，形成第二鳍部结构和第一栅极槽，所述第一栅极槽位于相邻的所述第二沟道层之间；在所述第一栅极开口内形成第一栅极结构；在所述第二栅极开口和所述第一栅极槽内形成第二栅极结构，所述第二栅极结构包围所述第二沟道层。
可选的，在形成所述第一栅极结构和所述第二栅极结构之后，还包括：在所述介质层内形成第一导电插塞、第二导电插塞、第三导电插塞以及第四导电插塞，所述第一导电插塞和所述第二导电插塞分别位于所述源漏掺杂层上，所述第三导电插塞位于所述第一掺杂层上，所述第四导电插塞位于所述第二掺杂层上。
可选的，在形成所述第一伪栅结构和所述第二伪栅结构之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述第一鳍部结构和所述第二初始鳍部结构的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部结构和所述第二初始鳍部结构的顶部表面。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明技术方案的结构中，通过位于所述二极管区上的第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一牺牲层、以及位于相邻两层所述第一牺牲层之间的第一沟道层，由于所述第一鳍部结构保留了所述第一牺牲层，使得最终形成的栅控二极管结构的电流可同时从所述第一牺牲层和所述第一沟道层导通，进而使得所述栅控二极管导通的电流增大，导通速度也相应的提升，进而提升最终形成的半导体结构的性能。
在本发明技术方案的形成方法中，通过在所述二极管区上形成第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一牺牲层、以及位于相邻两层所述第一牺牲层之间的第一沟道层，由于所述第一鳍部结构保留了所述第一牺牲层，使得最终形成的栅控二极管结构的电流可同时从所述第一牺牲层和所述第一沟道层导通，使得栅控二极管导通的电流增大，导通速度也相应的提升，进而提升最终形成的半导体结构的性能。
进一步，所述第一鳍部结构和所述第二初始鳍部结构同时形成，以及所述源漏掺杂层与所述第一掺杂层也同时形成，能够有效的减少制程工序，提升生产效率。
附图说明
图1是一种半导体结构的结构示意图；
图2至图13是本发明半导体结构的形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术中的鳍式场效应晶体管结构的栅控二极管往往存在性能不足的问题。以下将结合附图进行具体说明。
请参考图1，衬底100；位于所述衬底100上的鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向的沟道层101；位于相邻的所述沟道层101之间的阻挡层102；位于所述衬底100上的栅极结构103，所述栅极结构103横跨所述鳍部结构，且所述栅极结构103包围所述沟道层101；位于所述鳍部结构内的第一掺杂层104和第二掺杂层105，所述第一掺杂层104内具有第一掺杂离子，所述第二掺杂层105内具有第二掺杂离子，所述第一掺杂离子和所述第二掺杂离子的导电类型不同。
本实施例中所提供的半导体结构为一种栅控二极管结构(Gated Diode)，由于栅控二极管结构具有速度快、电阻小、故障电流高的优点，因此被广泛应用于半导体器件中。然而，在实际的半导体制造过程中，为了减少制程工序，所述栅控二极管的鳍部结构会和环绕栅极晶体管(gate all around，GAA)中的鳍部结构以相同的制程工序进行处理，使得最终形成的栅控二极管结构中存在阻挡层，同时栅控二极管结构中的牺牲层也将被去除，由于所述阻挡层102会隔断电流的导通，使得栅控二极管结构的电流仅能从所述沟道层101导通，进而会使得栅控二极管的电流减小，栅控二极管结构的速度也相应的降低，影响最终形成的半导体结构的性能。
在此基础上，本发明提供一种半导体结构及其形成方法，通过在所述二极管区上形成第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一牺牲层、以及位于相邻两层所述第一牺牲层之间的第一沟道层，由于所述第一鳍部结构保留了所述第一牺牲层，使得最终形成的栅控二极管结构的电流可同时从所述第一牺牲层和所述第一沟道层导通，使得栅控二极管导通的电流增大，导通速度也相应的提升，进而提升最终形成的半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图2至图13，是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图2，提供衬底200，所述衬底包括沿第一方向X排布的二极管区A1。
在本实施例中，所述衬底200还包括：沿所述第一方向X排布的晶体管区A2。
所述衬底200的材料包括单晶硅或单晶锗硅；在本实施例中，所述衬底200采用的材料为单晶硅。
请参考图3，在所述二极管区A1上形成第一鳍部结构，所述第一鳍部结构包括沿所述第一方向X排布的第一区I和第二区II，所述第一鳍部结构包括若干层沿所述衬底200表面法线方向重叠的第一牺牲层201、以及位于相邻两层所述第一牺牲层201之间的第一沟道层202。
在本实施例中，在形成所述第一鳍部结构的同时，还包括：在所述晶体管区A2上形成第二初始鳍部结构，所述第二初始鳍部结构包括若干层沿所述衬底200表面法线方向重叠的第二牺牲层203、以及位于相邻两层所述第二牺牲层203之间的第二沟道层204。
在本实施例中，所述第一鳍部结构和所述第二初始鳍部结构的形成方法包括：在所述衬底200上形成鳍部材料膜(未图示)，所述鳍部材料膜包括若干层沿所述衬底表面法线方向重叠的牺牲材料膜、以及位于相邻两层牺牲材料膜之间的沟道材料膜；在所述鳍部材料膜上形成第一图形化层(未图示)；以所述第一图形化层为掩膜刻蚀所述鳍部材料膜，直至暴露出所述衬底200顶部表面为止，形成第一鳍部结构和所述第二初始鳍部结构。
在本实施例中，所述牺牲材料膜和所述沟道材料膜的材料不同。其目的是在后续形成第二栅极结构时，需要将所述第二牺牲层203去除，因此通过采用不同材料的所述牺牲材料膜和所述沟道材料膜具有较大的刻蚀选择比，减小在去除所述第二牺牲层203的过程中对所述第二沟道层204的损伤。
在本实施例中，所述牺牲材料膜的材料为单晶硅锗；所述沟道材料层的材料为单晶硅。
请参考图4，在所述衬底200上形成隔离层205，所述隔离层205覆盖所述第一鳍部结构和所述第二初始鳍部结构的部分侧壁，且所述隔离层205的顶部表面低于所述第一鳍部结构和所述第二初始鳍部结构的顶部表面。
在本实施例中，所述隔离层205的形成方法包括：在所述衬底200上形成初始隔离层(未图示)，所述初始隔离层覆盖所述第一鳍部结构和所述第二初始鳍部结构；刻蚀去除部分所述初始隔离层，形成所述隔离层205，所述隔离层205的顶部表面低于所述第一鳍部结构和所述第二初始鳍部结构的顶部表面。
所述隔离层205的材料包括氧化硅或氮化硅。在本实施例中，所述隔离层205的材料采用氮化硅。
请参考图5，形成横跨所述第一鳍部结构的第一伪栅结构206，所述第一伪栅结构206位于所述第一区I和所述第二区II的界线处。
在本实施例中，在形成所述第一伪栅结构206的同时，还包括：形成横跨所述第二初始鳍部结构的第二伪栅结构207。
在本实施例中，所述第一伪栅结构206覆盖所述第一鳍部结构的侧壁和顶部表面；所述第二伪栅结构207覆盖所述第二初始鳍部结构的部分侧壁和部分顶部表面。
在本实施例中，所述第一伪栅结构206包括：位于所述第一鳍部结构上的第一栅介质层、位于所述第一栅介质层上的第一伪栅层、位于所述第一伪栅层上的第一保护层、以及位于所述第一栅介质层、第一伪栅层以及第一保护层侧壁的第一侧墙(未标示)；所述第二伪栅结构207包括：位于所述第二初始鳍部结构上的第二栅介质层、位于所述第二栅介质层上的第二伪栅层、位于所述第二伪栅层上的第二保护层、以及位于所述第二栅介质层、第二伪栅层以及第二保护层侧壁的第二侧墙(未标示)。
在本实施例中，所述第一伪栅层和所述第二伪栅层的材料采用多晶硅；在其他实施例中，所述第一伪栅层和所述第二伪栅层的材料还可以采用非晶硅。
在本实施例中，所述第一保护层和所述第二保护层的材料采用氮化硅；在其他实施例中，所述第一保护层和所述第二保护层的材料还可以采用氧化硅。
在本实施例中，所述第一侧墙的形成方法包括：在所述第一鳍部结构的顶部表面、第一栅介质层和第一伪栅层的侧壁、以及第一保护层的侧壁和顶部表面形成第一侧墙材料层(未图示)；去除位于所述第一保护层顶部表面的侧墙材料层，形成所述第一侧墙。
在本实施例中，所述第二侧墙的形成方法包括：在所述第二初始鳍部结构的顶部表面、第二栅介质层和第二伪栅层的侧壁、以及第二保护层的侧壁和顶部表面形成第二侧墙材料层(未图示)；回刻蚀所述第二侧墙材料层，直至暴露出所述第一保护层和所述第二初始鳍部结构的顶部表面为止，形成所述第二侧墙。
所述第一侧墙材料层和所述第二侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。在本实施例中，所述第一侧墙材料层和所述第二侧墙材料层的形成工艺采用原子层沉积工艺。
所述第一侧墙和所述第二侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。在本实施例中，所述第一侧墙和所述第二侧墙的材料采用氧化硅。
请参考图6，在形成所述第一伪栅结构206和所述第二伪栅结构207之后，以所述第二伪栅结构207为掩膜刻蚀所述第二初始鳍部结构，在所述第二初始鳍部结构内形成源漏凹槽208；刻蚀所述源漏凹槽208暴露出所述第二牺牲层203，在相邻的所述第二沟道层204之间形成所述鳍部凹槽209。
在本实施例中，所述源漏凹槽208作用为后续形成的所述源漏掺杂层提供空间。
刻蚀所述第二初始鳍部结构的工艺包括：各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
本实施例中，刻蚀所述第二初始鳍部结构的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
在本实施例中，所述鳍部凹槽209的作用是为后续形成的第一阻挡层提供空间。
在本实施例中，去除部分所述第二牺牲层203的工艺为湿法刻蚀工艺。所述湿法刻蚀的刻蚀液对单晶硅和单晶锗硅有很好的选择比，能够保证在去除单晶锗硅的同时，单晶锗的形貌不受影响。
在形成所述鳍部凹槽209之后，在所述鳍部凹槽209内形成第一阻挡层；在所述第二区上形成第二阻挡层，所述第二阻挡层覆盖所述第一伪栅结构206的部分顶部表面。具体形成过程请参图7至图8。
请参考图7，在所述源漏凹槽208侧壁与底部表面以及所述第二伪栅结构207侧壁与顶部表面形成第一初始阻挡层210；在所述第一伪栅结构206的侧壁与顶部表面形成第二初始阻挡层211。
形成所述第一初始阻挡层210和所述第二初始阻挡层211的工艺包括物理气相沉积工艺或化学气相沉积工艺。在本实施例中，形成所述第一初始阻挡层210和所述第二初始阻挡层211的工艺采用物理气相沉积工艺。
请参考图8，在所述二极管区A1上形成第一覆盖层(未图示)，所述第一覆盖层覆盖所述第一鳍部结构、第一伪栅结构206以及第二初始阻挡层211；回刻蚀所述第一初始阻挡层210，直至暴露出所述源漏凹槽208底部表面以及所述第二伪栅极结构207顶部表面为止，形成第三初始阻挡层(未图示)；回刻蚀所述第三初始阻挡层，直至暴露出所述第二沟道层204侧壁为止，形成所述第一阻挡层212；在形成所述第一阻挡层212之后，去除所述第一覆盖层，在所述晶体管区A2上形成第二覆盖层(未图示)，所述第二覆盖层覆盖所述第二初始鳍部结构、第二伪栅结构207以及第一阻挡层212；在所述第二初始阻挡层211上形成图形化层(未图示)，所述图形化层暴露出部分所述第二初始阻挡层211；以所述图形化层为掩膜刻蚀所述第二初始阻挡层211，直至暴露出所述第一栅极结构206和所述第一鳍部结构的顶部表面为止，形成所述第二阻挡层213；在形成所述第二阻挡层213之后，去除所述第二覆盖层和所述图形化层。
在本实施例中，所述第一阻挡层212和所述第二阻挡层213的材料采用氮化硅。
回刻蚀所述第一初始阻挡层210和所述第三初始阻挡层的工艺包括：湿法刻蚀工艺或干法刻蚀工艺。在本实施例中，回刻蚀所述第一初始阻挡层210和所述第三初始阻挡层的工艺采用湿法刻蚀工艺。
请参考图9，在形成所述第一阻挡层212和所述第二阻挡层213之后，在所述第一区I上形成第一掺杂层214，所述第一掺杂层214内具有第一掺杂离子。
在本实施例中，在形成所述第一掺杂层214的同时，还包括：在所述源漏凹槽208内形成源漏掺杂层215，所述源漏掺杂层215内具有所述第一掺杂离子。
通过所述第一鳍部结构和所述第二初始鳍部结构同时形成，以及所述源漏掺杂层215与所述第一掺杂层214也同时形成，能够有效的减少制程工序，提升生产效率。
在本实施例中，所述源漏掺杂层215和所述第一掺杂层214的形成工艺采用外延生长工艺；所述第一掺杂离子的形成工艺采用原位掺杂工艺。
所述第一掺杂离子包括N型离子或P型离子，所述P型离子包括硼离子、BF2-离子或铟离子；所述N型离子包括磷离子或砷离子。在本实施例中，所述第一掺杂离子采用N型离子。
请参考图10，在形成第一掺杂层214之后，在所述第二区II上形成第二掺杂层216，所述第二掺杂层216内具有第二掺杂离子，所述第一掺杂离子和所述第二掺杂离子的导电类型不同。
在本实施例中，所述第二掺杂层216形成的方法包括：去除所述第二阻挡层213和部分第一伪栅结构206，直至暴露出第二区II的顶部表面；在所述第二区II上形成所述第二掺杂层216。
在本实施例中，所述第二掺杂层216的形成工艺采用外延生长工艺；在所述第二掺杂离子的形成工艺采用原位掺杂工艺；所述第二掺杂离子为P型离子。
请参考图11，在形成所述第二掺杂层216之后，在所述衬底200上形成介质层217，所述介质层217覆盖所述第一鳍部结构、第二初始鳍部结构、第一伪栅结构206、第二伪栅结构207、源漏掺杂层215、第一掺杂层214以及第二掺杂层216，且所述介质层217暴露出所述第一伪栅结构206和所述第二伪栅结构207的顶部表面。
所述介质层217的形成方法包括：在所述衬底200上形成初始介质层(图未示)，所述初始介质层覆盖所述第一鳍部结构、第二初始鳍部结构、第一伪栅结构206、第二伪栅结构207、源漏掺杂层215、第一掺杂层214以及第二掺杂层216；平坦化所述初始介质层，直至暴露出所述第一伪栅结构206和所述第二伪栅结构207的顶部表面为止，形成所述介质层217。
在本实施例中，所述介质层217的材料采用氧化硅。
请参考图12，在形成所述介质层217之后，去除所述第一伪栅结构206和所述第二伪栅结构207，在所述介质层217内形成第一栅极开口和第二栅极开口(未标示)；去除所述第二牺牲层203，形成第二鳍部结构和第一栅极槽(未标示)，所述第一栅极槽位于相邻的所述第二沟道层204之间；在所述第一栅极开口内形成第一栅极结构218；在所述第二栅极开口和所述第一栅极槽内形成第二栅极结构219，所述第二栅极结构219包围所述第二沟道层204。
通过在所述二极管区A1上形成第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一牺牲层201、以及位于相邻两层所述第一牺牲层201之间的第一沟道层202，由于所述第一鳍部结构保留了所述第一牺牲层201，使得最终形成的栅控二极管结构的电流可同时从所述第一牺牲层201和所述第一沟道层202导通，使得栅控二极管导通的电流增大，导通速度也相应的提升，进而提升最终形成的半导体结构的性能。
在本实施例中，具体去除所述第一伪栅结构206的第一伪栅层和第一保护层，以及去除所述第二伪栅结构207的第二伪栅层和第二保护层。
在本实施例中，所述第二鳍部结构包括若干层沿所述衬底表面法线方向的第二沟道层204。
在本实施例中，所述第一栅极结构218包括第一栅极层，所述第二栅极结构219包括第二栅极层。
所述第一栅极层和所述第二栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。在本实施例中，所述第一栅极层和所述第二栅极层的材料采用钨。
请参考图13，在形成所述第一栅极结构218和所述第二栅极结构219之后，在所述介质层217内形成第一导电插塞220、第二导电插塞221、第三导电插塞222以及第四导电插塞223，所述第一导电插塞220和所述第二导电插塞221分别位于所述源漏掺杂层215上，所述第三导电插塞222位于所述第一掺杂层214上，所述第四导电插塞223位于所述第二掺杂层216上。
所述第一导电插塞220、第二导电插塞221、第三导电插塞222以及第四导电插塞223的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。在本实施例中，所述第一导电插塞220、第二导电插塞221、第三导电插塞222以及第四导电插塞223的材料采用铜。
相应的，本发明的实施例中，还提供了一种半导体结构，请继续参考图13，包括：衬底200，所述衬底200包括沿第一方向X排布的二极管区A1；位于所述二极管区A1上的第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底200表面法线方向重叠的第一牺牲层201、以及位于相邻两层所述第一牺牲层201之间的第一沟道层202；位于所述第一鳍部结构上的第一栅极结构218，所述第一栅极结构218横跨所述第一鳍部结构。
通过位于所述二极管区A1上的第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底200表面法线方向重叠的第一牺牲层201、以及位于相邻两层所述第一牺牲层201之间的第一沟道层202，由于所述第一鳍部结构保留了所述第一牺牲层201，使得最终形成的栅控二极管结构的电流可同时从所述第一牺牲层201和所述第一沟道层202导通，进而使得所述栅控二极管导通的电流增大，导通速度也相应的提升，进而提升最终形成的半导体结构的性能。
在本实施例中，所述第一鳍部结构包括沿所述第一方向X排布的第一区I和第二区II，所述第一栅极结构218还位于所述第一区I和所述第二区II的界线处。
在本实施例中，还包括：位于所述第一区I上的第一掺杂层214，所述第一掺杂层214内具有第一掺杂离子；位于所述第二区II上的第二掺杂层216，所述第二掺杂层216内具有第二掺杂离子，所述第一掺杂离子和所述第二掺杂离子的导电类型不同。
在本实施例中，所述衬底200还包括：沿所述第一方向X排布的晶体管区A2。
在本实施例中，还包括：位于所述晶体管区A2上的第二鳍部结构，所述第二鳍部结构包括若干层沿所述衬底200表面法线方向的第二沟道层204。
在本实施例中，还包括：位于所述第二鳍部结构上的第二栅极结构219，所述第二栅极结构219横跨所述第二鳍部结构，且所述第二栅极结构219包围所述第二沟道层204。
在本实施例中，还包括：位于相邻所述第二沟道层204之间的第一阻挡层212，所述第一阻挡层212位于所述第二栅极结构219的侧壁。
在本实施例中，还包括：分别位于所述第二栅极结构219两侧的第二鳍部结构内的源漏掺杂层215，所述源漏掺杂层215内具有所述第一掺杂离子。
在本实施例中，还包括：位于所述衬底200上的介质层217，所述介质层217覆盖所述第一鳍部结构、第二鳍部结构、第一栅极结构218、第二栅极结构219、源漏掺杂层215、第一掺杂层214以及第二掺杂层216，且所述介质层217暴露出所述第一栅极结构218和所述第二栅极结构219的顶部表面。
在本实施例中，还包括：位于所述介质层217内的第一导电插塞220、第二导电插塞221、第三导电插塞222以及第四导电插塞223，所述第一导电插塞220和所述第二导电插塞221分别位于所述源漏掺杂层215上，所述第三导电插塞222位于所述第一掺杂层214上，所述第四导电插塞223位于所述第二掺杂层216上。
在本实施例中，还包括：位于所述衬底200上的隔离层205，所述隔离层205覆盖所述第一鳍部结构和所述第二鳍部结构的部分侧壁，且所述隔离层205的顶部表面低于所述第一鳍部结构和所述第二鳍部结构的顶部表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (28)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括沿第一方向排布的二极管区；
位于所述二极管区上的第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一牺牲层、以及位于相邻两层所述第一牺牲层之间的第一沟道层；
位于所述第一鳍部结构上的第一栅极结构，所述第一栅极结构横跨所述第一鳍部结构。
2.如权利要求1所述的半导体结构，其特征在于，所述第一鳍部结构还包括：沿所述第一方向排布的第一区和第二区，所述第一栅极结构还位于所述第一区和所述第二区的界线处。
3.如权利要求2所述的半导体结构，其特征在于，还包括：位于所述第一区上的第一掺杂层，所述第一掺杂层内具有第一掺杂离子；位于所述第二区上的第二掺杂层，所述第二掺杂层内具有第二掺杂离子，所述第一掺杂离子和所述第二掺杂离子的导电类型不同。
4.如权利要求3所述的半导体结构，其特征在于，所述衬底还包括：沿所述第一方向排布的晶体管区。
5.如权利要求4所述的半导体结构，其特征在于，还包括：位于所述晶体管区上的第二鳍部结构，所述第二鳍部结构包括若干层沿所述衬底表面法线方向的第二沟道层。
6.如权利要求5所述的半导体结构，其特征在于，还包括：位于所述第二鳍部结构上的第二栅极结构，所述第二栅极结构横跨所述第二鳍部结构，且所述第二栅极结构包围所述第二沟道层。
7.如权利要求6所述的半导体结构，其特征在于，还包括：位于相邻所述第二沟道层之间的第一阻挡层，所述第一阻挡层位于所述第二栅极结构的侧壁。
8.如权利要求6所述的半导体结构，其特征在于，还包括：分别位于所述第二栅极结构两侧的第二鳍部结构内的源漏掺杂层，所述源漏掺杂层内具有所述第一掺杂离子。
9.如权利要求8所述的半导体结构，其特征在于，还包括：位于所述衬底上的介质层，所述介质层覆盖所述第一鳍部结构、第二鳍部结构、第一栅极结构、第二栅极结构、源漏掺杂层、第一掺杂层以及第二掺杂层，且所述介质层暴露出所述第一栅极结构和所述第二栅极结构的顶部表面。
10.如权利要求9所述的半导体结构，其特征在于，还包括：位于所述介质层内的第一导电插塞、第二导电插塞、第三导电插塞以及第四导电插塞，所述第一导电插塞和所述第二导电插塞分别位于所述源漏掺杂层上，所述第三导电插塞位于所述第一掺杂层上，所述第四导电插塞位于所述第二掺杂层上。
11.如权利要求5所述的半导体结构，其特征在于，还包括：位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部结构和所述第二鳍部结构的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部结构和所述第二鳍部结构的顶部表面。
12.一种形成半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括沿第一方向排布的二极管区；
在所述二极管区上形成第一鳍部结构，所述第一鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一牺牲层、以及位于相邻两层所述第一牺牲层之间的第一沟道层；
形成横跨所述第一鳍部结构的第一伪栅结构；
所述第一鳍部结构保留所述第一牺牲层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一鳍部结构还包括：沿所述第一方向排布的第一区和第二区，所述第一伪栅结构还位于所述第一区和所述第二区的界线处。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，在形成所述第一伪栅结构之后，还包括：在所述第一区上形成第一掺杂层，所述第一掺杂层内具有第一掺杂离子；在所述第二区上形成第二掺杂层，所述第二掺杂层内具有第二掺杂离子，所述第一掺杂离子和所述第二掺杂离子的导电类型不同。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述衬底还包括：沿所述第一方向排布的晶体管区，在形成所述第一鳍部结构的同时，还包括：在所述晶体管区上形成第二初始鳍部结构，所述第二初始鳍部结构包括若干层沿所述衬底表面法线方向重叠的第二牺牲层、以及位于相邻两层所述第二牺牲层之间的第二沟道层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，在形成所述第一伪栅结构的同时，还包括：形成横跨所述第二初始鳍部结构的第二伪栅结构。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一伪栅结构覆盖所述第一鳍部结构的侧壁和顶部表面；所述第二伪栅结构覆盖所述第二初始鳍部结构的部分侧壁和部分顶部表面。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，在形成所述第一伪栅结构和所述第二伪栅结构之后，还包括：以所述第二伪栅结构为掩膜刻蚀所述第二初始鳍部结构，在所述第二初始鳍部结构内形成源漏凹槽；刻蚀所述源漏凹槽暴露出所述第二牺牲层，在相邻的所述第二沟道层之间形成所述鳍部凹槽。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，在形成所述鳍部凹槽之后，还包括：在所述鳍部凹槽内形成第一阻挡层；在所述第二区上形成第二阻挡层，所述第二阻挡层覆盖所述第一伪栅结构的部分顶部表面。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第一阻挡层和所述第二阻挡层的形成方法包括：在所述源漏凹槽侧壁与底部表面以及所述第二伪栅结构侧壁与顶部表面形成第一初始阻挡层；在所述第一伪栅结构的侧壁与顶部表面形成第二初始阻挡层；在所述二极管区上形成第一覆盖层，所述第一覆盖层覆盖所述第一鳍部结构、第一伪栅结构以及第二初始阻挡层；回刻蚀所述第一初始阻挡层，直至暴露出所述源漏凹槽底部表面以及所述第二伪栅极结构顶部表面为止，形成第三初始阻挡层；回刻蚀所述第三初始阻挡层，直至暴露出所述第二沟道层侧壁为止，形成所述第一阻挡层；在形成所述第一阻挡层之后，去除所述第一覆盖层，在所述晶体管区上形成第二覆盖层，所述第二覆盖层覆盖所述第二初始鳍部结构、第二伪栅结构以及第一阻挡层；在所述第二初始阻挡层上形成图形化层，所述图形化层暴露出部分所述第二初始阻挡层；以所述图形化层为掩膜刻蚀所述第二初始阻挡层，直至暴露出所述第一栅极结构和所述第一鳍部结构的顶部表面为止，形成所述第二阻挡层；在形成所述第二阻挡层之后，去除所述第二覆盖层。
21.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第一阻挡层和所述第二阻挡层的材料包括氮化硅。
22.如权利要求19所述的半导体结构的形成方法，其特征在于，在形成所述第一阻挡层和所述第二阻挡层之后，还包括：在所述源漏凹槽内形成源漏掺杂层，所述源漏掺杂层内具有所述第一掺杂离子。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，所述源漏掺杂层与所述第一掺杂层同时形成。
24.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第二掺杂层形成的方法包括：去除所述第二阻挡层和部分第一伪栅结构，直至暴露出第二区的顶部表面；在所述第二区上形成所述第二掺杂层。
25.如权利要求22所述的半导体结构的形成方法，其特征在于，在形成所述第二掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述第一鳍部结构、第二初始鳍部结构、第一伪栅结构、第二伪栅结构、源漏掺杂层、第一掺杂层以及第二掺杂层，且所述介质层暴露出所述第一伪栅结构和所述第二伪栅结构的顶部表面。
26.如权利要求25所述的半导体结构的形成方法，其特征在于，在形成所述介质层之后，还包括：去除所述第一伪栅结构和所述第二伪栅结构，在所述介质层内形成第一栅极开口和第二栅极开口；去除所述第二牺牲层，形成第二鳍部结构和第一栅极槽，所述第一栅极槽位于相邻的所述第二沟道层之间；在所述第一栅极开口内形成第一栅极结构；在所述第二栅极开口和所述第一栅极槽内形成第二栅极结构，所述第二栅极结构包围所述第二沟道层。
27.如权利要求26所述的半导体结构的形成方法，其特征在于，在形成所述第一栅极结构和所述第二栅极结构之后，还包括：在所述介质层内形成第一导电插塞、第二导电插塞、第三导电插塞以及第四导电插塞，所述第一导电插塞和所述第二导电插塞分别位于所述源漏掺杂层上，所述第三导电插塞位于所述第一掺杂层上，所述第四导电插塞位于所述第二掺杂层上。
28.如权利要求14所述的半导体结构的形成方法，其特征在于，在形成所述第一伪栅结构和所述第二伪栅结构之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述第一鳍部结构和所述第二初始鳍部结构的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部结构和所述第二初始鳍部结构的顶部表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010642686.XA CN113903810B (zh) | 2020-07-06 | 2020-07-06 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010642686.XA CN113903810B (zh) | 2020-07-06 | 2020-07-06 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113903810A true CN113903810A (zh) | 2022-01-07 |
| CN113903810B CN113903810B (zh) | 2023-12-22 |
Family
ID=79186808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010642686.XA Active CN113903810B (zh) | 2020-07-06 | 2020-07-06 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113903810B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115911072A (zh) * | 2023-01-04 | 2023-04-04 | 湖北江城芯片中试服务有限公司 | 半导体器件及其制作方法以及cmos图像传感器 |
| CN117038674A (zh) * | 2023-10-10 | 2023-11-10 | 合肥新晶集成电路有限公司 | 半导体结构及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140217364A1 (en) * | 2013-02-07 | 2014-08-07 | International Business Machines Corporation | Diode Structure and Method for Wire-Last Nanomesh Technologies |
| US20150228652A1 (en) * | 2014-02-10 | 2015-08-13 | International Business Machines Corporation | Semiconductor device including nanowire transistors with hybrid channels |
| US9842835B1 (en) * | 2016-10-10 | 2017-12-12 | International Business Machines Corporation | High density nanosheet diodes |
| CN109585379A (zh) * | 2017-09-29 | 2019-04-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
-
2020
- 2020-07-06 CN CN202010642686.XA patent/CN113903810B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140217364A1 (en) * | 2013-02-07 | 2014-08-07 | International Business Machines Corporation | Diode Structure and Method for Wire-Last Nanomesh Technologies |
| US20150228652A1 (en) * | 2014-02-10 | 2015-08-13 | International Business Machines Corporation | Semiconductor device including nanowire transistors with hybrid channels |
| US9842835B1 (en) * | 2016-10-10 | 2017-12-12 | International Business Machines Corporation | High density nanosheet diodes |
| CN109585379A (zh) * | 2017-09-29 | 2019-04-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115911072A (zh) * | 2023-01-04 | 2023-04-04 | 湖北江城芯片中试服务有限公司 | 半导体器件及其制作方法以及cmos图像传感器 |
| CN115911072B (zh) * | 2023-01-04 | 2023-05-26 | 湖北江城芯片中试服务有限公司 | 半导体器件及其制作方法以及cmos图像传感器 |
| CN117038674A (zh) * | 2023-10-10 | 2023-11-10 | 合肥新晶集成电路有限公司 | 半导体结构及其制备方法 |
| CN117038674B (zh) * | 2023-10-10 | 2023-12-26 | 合肥新晶集成电路有限公司 | 半导体结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113903810B (zh) | 2023-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103715133B (zh) | Mos晶体管及其形成方法 | |
| US11456216B2 (en) | Fabrication method of semiconductor structure | |
| CN113903810B (zh) | 半导体结构及其形成方法 | |
| CN113903808B (zh) | 半导体结构及其形成方法 | |
| CN113314605B (zh) | 半导体结构及半导体结构的形成方法 | |
| CN111508898B (zh) | 半导体器件及其形成方法 | |
| CN110739265B (zh) | 半导体结构及其形成方法 | |
| CN111128731A (zh) | 半导体器件及其形成方法 | |
| CN113363321A (zh) | 半导体结构及其形成方法 | |
| CN112928023B (zh) | 半导体结构及其形成方法 | |
| CN113113486B (zh) | 半导体器件及其形成方法 | |
| CN110752153A (zh) | 半导体结构及其形成方法 | |
| CN113838932B (zh) | 半导体结构及其形成方法 | |
| CN113555284B (zh) | 半导体结构的形成方法 | |
| CN112652578B (zh) | 半导体结构的形成方法、晶体管 | |
| CN110875255B (zh) | 半导体器件及其形成方法 | |
| CN109273407B (zh) | 半导体器件及其形成方法 | |
| CN112928024B (zh) | 半导体结构及其形成方法 | |
| CN113113485B (zh) | 半导体器件及其形成方法 | |
| CN113823692B (zh) | 半导体结构及其形成方法 | |
| CN112397389B (zh) | 半导体器件及其形成方法 | |
| CN109273528B (zh) | 半导体器件及其形成方法 | |
| CN110534432B (zh) | 半导体器件及其形成方法 | |
| CN109148297B (zh) | 半导体器件及其形成方法 | |
| CN118057619A (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |