CN112397389B - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，方法包括：提供基底，所述基底上具有相邻的第一鳍部和第二鳍部；在所述基底上形成横跨第一鳍部的第一栅极结构，所述第一栅极结构覆盖部分第一鳍部侧壁的顶部表面；在所述基底上形成横跨第二鳍部的第二栅极结构，所述第二栅极结构覆盖部分第二鳍部侧壁的顶部表面；形成第一栅极结构和第二栅极结构后，在第一栅极结构两侧的第一鳍部顶部和侧壁形成第一牺牲层；在第一牺牲层侧壁形成第一保护层；去除第一栅极结构两侧的第一牺牲层和第一鳍部，形成第一凹槽，第一凹槽暴露出第一保护层侧壁；在所述第一凹槽内形成第一掺杂层；在第二栅极结构两侧的第二鳍部内形成第二掺杂层。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源掺杂层和漏掺杂层。
然而，随着半导体器件的尺寸的减小，晶体管之间的距离减小，相邻晶体管的源掺杂层或漏掺杂层容易发生短接，从而导致所形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有相邻的第一鳍部和第二鳍部；在所述基底上形成横跨第一鳍部的第一栅极结构，所述第一栅极结构覆盖部分第一鳍部的侧壁和顶部表面；在所述基底形成横跨第二鳍部的第二栅极结构，所述第二栅极结构覆盖部分第二鳍部的侧壁和顶部表面；形成第一栅极结构和第二栅极结构后，在第一栅极结构两侧的第一鳍部顶部和侧壁形成第一牺牲层；在第一牺牲层侧壁形成第一保护层；去除第一栅极结构两侧的第一牺牲层和第一鳍部，在第一鳍部内形成第一凹槽，所述第一凹槽暴露出第一保护层侧壁；在所述第一凹槽内形成第一掺杂层；在第二栅极结构两侧的第二鳍部内形成第二掺杂层。
可选的，所述第一牺牲层的材料包括:SiGe、Si或SiC。
可选的，所述第一牺牲层的材料为SiGe、Si时，所述第一牺牲层的形成方法还包括：对所述第一牺牲层进行氧化处理，形成第一氧化层；去除第一栅极结构两侧的第一氧化层和第一鳍部，在第一鳍部内形成第一凹槽。
可选的，所述第二掺杂层的形成方法包括：在第二栅极结构两侧的第二鳍部顶部和侧壁形成第二牺牲层；在第二牺牲层侧壁形成第二保护层；去除第二栅极结构两侧的第二牺牲层和第二鳍部，形成第二凹槽，第二凹槽暴露出第二保护层侧壁；在所述第二凹槽内形成第二掺杂层。
可选的，所述第二牺牲层的材料包括SiGe、Si或SiC。
可选的，当所述第二牺牲层的材料为SiGe或者Si时，所述第二牺牲层的形成方法包括：对所述第二牺牲层进行氧化处理，形成第二氧化层；去除第二栅极结构两侧的第二氧化层和第二鳍部，形成第二凹槽。
可选的，形成所述第一牺牲层后，形成第二牺牲层；或者，形成所述第二牺牲层后，形成所述第一牺牲层。
可选的，形成所述第一牺牲层过程中形成所述第二牺牲层。
可选的，所述基底包括第一区和第二区，所述第一鳍部位于基底第一区，所述第二鳍部位于基底第二区；所述基底还包括：隔离层，所述隔离层覆盖第一鳍部部分侧壁和第二鳍部部分侧壁；所述第一栅极结构和第二栅极结构还位于所述隔离层上；所述第一牺牲层和第二牺牲层还位于所述隔离层上。
可选的，形成第一牺牲层和第二牺牲层后，形成所述第一保护层。
可选的，所述第一保护层的形成方法包括：在第一鳍部和第二鳍部上形成初始第一保护层，所述初始第一保护层覆盖第一牺牲层顶部和侧壁、第二牺牲层顶部和侧壁、第一栅极结构、第二栅极结构和隔离层表面；在所述初始第一保护层表面形成第一掩膜层，所述第一掩膜层覆盖第二区的初始第一保护层表面；形成第一掩膜层后，回刻蚀所述第一掩膜层暴露出的初始第一保护层，直至暴露出第一牺牲层表面和第一区隔离层表面，在第一鳍部侧壁形成第一保护层，所述第一保护层覆盖第一牺牲层侧壁；回刻蚀所述第一掩膜层暴露出的初始第一保护层后，去除第一掩膜层。
可选的，还包括：形成第一掺杂层后，形成第二保护层，所述第二保护层还覆盖第二区隔离层表面。
可选的，所述第二保护层的形成方法包括：在所述第一掺杂层表面和第二鳍部上形成初始第一保护层，所述初始第二保护层还覆盖第一保护层侧壁表面和第一区的隔离层表面；去除第二牺牲层顶部的初始第二保护层和初始第一保护层，暴露出第二牺牲层顶部表面，且使得第二牺牲层表面的初始第一保护层形成为第二保护层。
可选的，所述第二凹槽的形成方法包括：去除第二牺牲层，在第二区形成初始第二凹槽，所述初始第二凹槽暴露出第二栅极结构两侧的第二鳍部和第二保护层侧壁；形成初始第二凹槽后，去除初始第二凹槽暴露出的第二鳍部，形成所述第二凹槽。
可选的，所述第一掺杂层的高度大于所述第一保护层的高度；所述第一掺杂层与第一保护层的高度差为1nm～15nm。
可选的，所述第一掺杂层的覆盖第一保护层顶部表面。
可选的，所述第二掺杂层的高度大于第二保护层的高度；所述第二掺杂层与第二保护层的高度差为1nm～8nm。
可选的，所述第二掺杂层的覆盖第二保护层顶部表面。
可选的，所述第一保护层的材料包括：SiN、SiCN、SiBN或SiON。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，第一保护层位于第一掺杂层侧壁，第一保护层限制第一掺杂层的生长，使得第一掺杂层不易形成尖端，从而使得第一掺杂层不易与相邻的掺杂层发生桥接。同时，第一凹槽为去除第一牺牲层和第一鳍部所形成，第一牺牲层增大了第一凹槽的体积，第一掺杂层的体积也相应较大，相应的第一掺杂层的表面积也较大，后续形成的插塞和第一掺杂层之间的接触电阻较大，从而使得半导体器件的性能得到提升。
进一步，第二保护层限制了第二掺杂层的生长，使得第二掺杂层不易形成尖端，降低了第一掺杂层与第二掺杂层桥接的概率。从而优化了半导体器件的性能。
进一步，所述第一掺杂层覆盖第一保护层侧壁，且第一掺杂层高度高于第一保护层，使得所述第一掺杂层的体积进一步增大，后续能更好的减小接触电阻，提高半导体器件的性能。
附图说明
图1至图2是一种半导体器件形成过程的结构示意图；
图3至图16是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
一种SRAM器件的形成方法，请参考图1和图2，图2为沿图1中切割线A-a的截面示意图，包括：提供衬底100，衬底100上具有相邻的第一鳍部110和第二鳍部111、以及覆盖第一鳍部110部分侧壁和第二鳍部111部分侧壁的隔离层101；在隔离层上形成横跨第一鳍部110的第一栅极结构130；在第一栅极结构130两侧的第一鳍部110中形成第一源漏掺杂层150；在隔离层上形成横跨第二鳍部111的第二栅极结构140；在第二栅极结构140两侧的第二鳍部111中形成第二源漏掺杂层160，第二源漏掺杂层160和第一源漏掺杂层150相邻。
然而，上述方法形成的SRAM存储器的性能较差，当所述第一栅极结构用于形成上拉晶体管时，所述晶体管的类型为P型，所述第一源漏掺杂层150由于不同晶向的生长速度不同，在<111>晶向上生长最慢，外延晶面会停止在(111)晶面上，而在其他面上会继续生长，从而形成尖端。相应的当第二栅极结构也用于形成上拉晶体管时，第二源漏掺杂层160也会形成尖端。随着半导体器件向着高密集度发展，组成半导体器件的晶体管之间的距离也越来越小，第二源漏掺杂层160和第一源漏掺杂层150之间的空间越来越小，为避免第一源漏掺杂层150与第二源漏掺杂层发生桥接，分别在第一源漏掺杂层150和第二源漏掺杂层160侧壁形成第一侧墙121和第二侧墙122，第一侧墙121和第二侧墙122分别限制第一源漏掺杂层150和第二源漏掺杂层160的形状，使得第一源漏掺杂层250和第二源漏掺杂层160的表面在不易形成尖端，从而不易发生桥接。
然而由于第一侧墙和第二侧墙的限制，第一源漏掺杂层150和第二源漏掺杂层160的体积较小，相应的表面积较小，后续形成的插塞和第一源漏掺杂层150或第二源漏掺杂层160之间的接触电阻较大，进而影响所形成的SRAM器件的性能。
本发明中，通过在第一鳍部和上形成第一牺牲层，在第一牺牲层侧壁形成第一保护层，去除第一牺牲层和第一鳍部形成第一凹槽，在第一凹槽内形成第一掺杂层，所述第一掺杂层受第一保护层的限制表面不易形成尖端，从而不易与相邻的掺杂层发生桥接，同时由于第一牺牲层的形成，增大了第一凹槽的体积，使得所形成的第一掺杂层的体积较大，减小了接触电阻，从而提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图16是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图3和图4，图4中对应I区为图3沿M-M1方向的剖面图，图4中对应II区为图3沿M2-M3方向的剖面图，提供半导体衬底200。
所述半导体衬底200上具有相邻的第一鳍部211、第二鳍部212和隔离层201，所述隔离层201覆盖第一鳍部211和第二鳍部212部分侧壁。
所述半导体衬底200包括I区和II区，所述第一鳍部211位于半导体衬底200的I区，所述第二鳍部212位于半导体衬底200的II区。
本实施例中，所形成的器件为SRAM器件，第一鳍部211用于形成SRAM器件的上拉晶体管，第二鳍部212所形成的器件类型与第一鳍部211所形成的器件类型不同，用于形成SRAM器件的下拉晶体管。
在一实施例中，第一鳍部211用于形成SRAM器件的上拉晶体管，第二鳍部212用于形成SRAM器件的上拉晶体管。另一实施例中，第一鳍部211用于形成SRAM器件的下拉晶体管，第二鳍部212用于形成的器件类型可以与第一鳍部211用于形成的器件的类型相同，也可以不同。
所述半导体衬底200的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料，其中硅材料包括单晶硅、多晶硅或非晶硅。所述半导体衬底200还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料。
本实施例中，所述半导体衬底200的材料为单晶硅。
所述第一鳍部211用于形成第一晶体管，所述第二鳍部212用于形成第二晶体管。本实施例中，第一晶体管与第二晶体管相邻。在实际工艺中，根据所要形成的电路布局而决定第二晶体管的种类。本实施例中，第一晶体管为上拉晶体管，故第一晶体管类型为P型，第二晶体管为下拉晶体管，第二晶体管的类型为N型。
本实施例中，所述第一鳍部211和第二鳍部212通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底200上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成第一鳍部211和第二鳍部212。
本实施例中，第一鳍部211和第二鳍部212的材料为单晶硅。在其它实施例中，第一鳍部211和第二鳍部212的材料为单晶锗硅或者其它半导体材料。
本实施例中，还包括：在所述半导体衬底200上形成隔离层201，所述隔离层201覆盖第一鳍部211和第二鳍部212的部分侧壁表面。所述隔离层201的材料包括氧化硅。
请参考图5，图5与图4剖面方向一致，在所述半导体衬底200上形成横跨第一鳍部211的第一栅极结构221，第一栅极结构221横跨第一鳍部211且覆盖第一鳍部211的部分顶部表面和部分侧壁表面；在半导体衬底200上形成横跨第二鳍部212的第二栅极结构222，第二栅极结构222横跨第二鳍部212且覆盖第二鳍部212的部分顶部表面和部分侧壁表面。
第一栅极结构221包括横跨第一鳍部211的第一栅介质层(未图示)、位于第一栅介质层上的第一栅电极层(未图示)以及位于第一栅电极层顶部的第一栅保护层(未图示)。第二栅极结构222包括横跨第二鳍部212的第二栅介质层(未图示)、位于第二栅介质层上的第二栅电极层(未图示)以及位于第二栅电极层顶部的第二栅保护层(未图示)。第一栅介质层位于I区隔离层201部分表面、且覆盖第一鳍部111的部分顶部表面和部分侧壁表面。第二栅介质层位于II区隔离层201部分表面、且覆盖第二鳍部112的部分顶部表面和部分侧壁表面。
本实施例中，第一栅介质层和第二栅介质层的材料为氧化硅。在其它实施例中，第一栅介质层和第二栅介质层的材料为高K介质材料(K大于3.9)。第一栅电极层和第二栅电极层的材料为多晶硅。所述第一栅保护层和第二栅保护层的材料为SiN、SiCN、SiBN或SiON。
本实施例中，还包括：在第一栅极结构的侧壁形成第一偏移侧墙，在第二栅极结构的侧壁形成第二偏移侧墙。
所述第一偏移侧墙保护所述第一栅极层侧壁，第二偏移侧墙保护第二栅极层侧壁。
形成第一栅极结构221和第二栅极结构222后，在第一栅极结构221两侧的第一鳍部211顶部和侧壁形成第一牺牲层。所述第一牺牲层的形成方法墙参考图6和图7。
请参考图6，在第一栅极结构221两侧的第一鳍部211顶部和侧壁形成第一牺牲层202。
所述第一牺牲层202用于限定后续形成的第一保护层的位置，增大后续形成的第一凹槽的体积，以便增大后续形成的第一掺杂层的体积。
所述第一牺牲层202的材料包括SiGe、Si或SiC。所述Si材料包括：单晶硅、多晶硅、掺杂硅等。
本实施例中，所述初始第一牺牲层202的材料为单晶硅。
形成所述第一牺牲层202的工艺包括：外延生长工艺。
本实施例中，还包括：在第二栅极结构222两侧的第二鳍部212顶部和侧壁形成第二牺牲层203。
所述第二牺牲层203的材料包括SiGe、Si或SiC。所述Si材料包括：单晶硅、多晶硅、掺杂硅等。
本实施例中，所述第二牺牲层203的材料为单晶硅。
所述第二牺牲层203用于限定后续形成的第二保护层的位置，增大后续形成的第二凹槽的体积，以便增大后续形成的第二掺杂层的体积。
本实施例中，形成第一牺牲层202过程中形成第二牺牲层203。
其他实施例中，所述第一牺牲层和第二牺牲层不同时形成。
请参考图7，对所述第一牺牲层202进行氧化处理，形成第一氧化层213。
本实施例中，所述第一氧化层213用于增大后续形成的第一凹槽的体积，以便后续增大后续形成的第一掺杂层的体积。
本实施例中，所述第一氧化层213的材料为氧化硅。
本实施例中，还包括：对所述第二牺牲层203进行氧化处理，形成第二氧化层214。
所述第二氧化层214的材料包括氧化硅。
形成所述第一氧化层213过程中形成所述第二氧化层214。
其他实施例中，形成所述第一氧化层213后，形成第二氧化层214；形成所述第二氧化层214后，形成所述第一氧化层213。
对所述第一牺牲层203进行氧化形成第一氧化层213，使得所述第一氧化层213的材料和第一鳍部201的材料不同，后续去除第一氧化层213和第一鳍部形成第一凹槽时，第一凹槽的深度和形貌易于控制。
其他实施例中，不进行氧化处理，不形成第一氧化层或第二氧化层。
请参考图8，在第一鳍部211和第二鳍部212上形成初始第一保护层230，所述初始第一保护层230覆盖第一牺牲层顶部和侧壁。
本实例中，所述第一牺牲层203被氧化形成为第一氧化层213，所述初始第一保护层230覆盖第一氧化层213顶部和侧壁。
本实施例中，所述初始第一保护层230还覆盖第二氧化层214顶部和侧壁、第一栅极结构221、第二栅极结构222和隔离层201表面。
所述初始第一保护层230为后续形成第一保护层和第二保护层提供材料层。
形成所述初始第一保护层230的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
请参考图9，回刻蚀第一区I的初始第一保护层230，直至暴露出第一氧化层213表面，在第一氧化层213侧壁形成第一保护层231。
具体为，在所述初始第一保护层230表面形成第一掩膜层(未图示)，所述第一掩膜层覆盖第二区II的初始第一保护层230表面；形成第一掩膜层后，回刻蚀所述第一掩膜层暴露出的初始第一保护层230，直至暴露出第一氧化层213表面和第一区I隔离层201表面，在第一鳍部211侧壁形成第一保护层231，所述第一保护层231覆盖第一氧化层213侧壁。
所述第一保护层231用于限制后续的第一掺杂层的形状。
本实施例中，还包括：回刻蚀所述第一掩膜层暴露出的初始第一保护层后，去除第一掩膜层。
所述第一掩膜层的材料为光刻胶。去除所述第一掩膜层的工艺为灰化工艺。
所述第一保护层213的材料包括：SiN、SiCN、SiBN或SiON。
本实施例中，所述第一保护层213材料为氮化硅。
所述第一保护层231的材料与第一氧化层213的材料不同。
所述第一保护层231的材料与第一氧化层213的材料不同，能保证后续去除第一氧化层213时，第一保护层231的形状不受影响，从而保证第一掺杂层不易形成尖端。
请参考图10，去除第一栅极结构221两侧的第一氧化层213和第一鳍部211，形成第一凹槽204，所述第一凹槽204暴露出第一保护层231侧壁。
本实施例中，去除第一氧化层213后，去除所述第一鳍部211，形成第一凹槽204。
在一实施例中，去除所述第一牺牲层和第一鳍部，形成第一凹槽。去除所述第一牺牲层和第一鳍部可以在同一工艺中去除，也可以分两次分别去除。
所述第一凹槽204为后续形成第一掺杂层提供空间。所述第一凹槽的体积由第一保护层的位置决定。
去除第一栅极结构221两侧的第一氧化层213和第一鳍部211的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
本实施例中，去除第一栅极结构221两侧的第一氧化层213和第一鳍部211的工艺均为干法刻蚀工艺。
请参考图11，在所述第一凹槽204内形成第一掺杂层251。
形成所述第一掺杂层251的工艺为外延生长工艺。在外延生长形成第一掺杂层251的过程中，还包括对所述第一掺杂层251进行原位掺杂，所述掺杂离子为第一离子。
当所述第一栅极结构221用于形成P型器件时，第一掺杂层251的材料包括掺杂有第一离子的硅锗，第一离子的导电类型为P型，所述第一离子包括硼离子、BF2-离子或铟离子；当所述第一栅极结构21用于形成N型器件时，第一掺杂层251的材料包括掺杂有第一离子的硅，第一离子的导电类型为N型，所述第一离子包括磷离子或砷离子。
本实施例中，所述第一晶体管的类型为P型，所述第一掺杂层251的材料为掺杂有第一离子的硅锗，所述第一离子为硼离子，所述硅锗中锗的原子百分比为35％～80％，所述硼离子的浓度为1.0E20atm/cm3～5.0E21atm/cm3。
所述第一掺杂层251的形状受第一凹槽204侧壁的第一保护层231的限制形成于第一凹槽204内，为使得第一掺杂层251的体积尽可能的较大，第一掺杂层251在沿半导体衬底法线方向上的高度尽量高。
所述第一掺杂层251的高度大于所述第一保护层231的高度。
本实施例中，所述第一掺杂层与第一保护层的高度差为1nm～15nm。
为进一步增大第一掺杂层251的体积，所述第一掺杂层251沿平行于半导体衬底所在平面方向上，所述第一掺杂层251覆盖所述第一保护层231的顶部表面。
第一保护层231限制第一掺杂层251的生长，使得第一掺杂层251不易形成尖端，从而使得第一掺杂层251不易与相邻的掺杂层发生桥接。同时，第一凹槽204为去除第一氧化层213和第一鳍部211所形成，第一氧化层231增大了第一凹槽204的体积，第一掺杂层251的体积也相应较大，相应的第一掺杂层251的表面积也较大，后续形成的插塞和第一掺杂层251之间的接触电阻较大；同时，所述第一掺杂层251的体积越大，所产生的沟道应力就越大。综上，半导体器件的性能得到提升。
接着，在第二栅极结构222两侧的第二鳍部212内形成第二掺杂层。
请参考图12，在所述第一掺杂层251表面和第二鳍部212上形成初始第二保护层240，所述初始第二保护层240覆盖第二鳍部212上的初始第一保护层230表面、第一保护层231侧壁表面和第一区I的隔离层201表面。
所述初始第二保护层240用于保护第一区I的第一掺杂层251和隔离层201。
形成所述初始第二保护层240的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
所述初始第二保护层240的材料包括：SiN、SiCN、SiBN或SiON。
本实施例中，所述初始第二保护层240的材料为氮化硅。
所述初始第二保护层240的材料与第二氧化层214的材料不同。
所述初始第二保护层240的材料与第二氧化层214的材料不同，能减少后续去除第二氧化层214时，对第一区I的初始第二保护层240底部的隔离层210和第一掺杂层251的影响。
请参考图13，去除第二氧化层214顶部的初始第二保护层240和初始第一保护层230，暴露出第二氧化层214顶部表面，且使得第二氧化层214表面的初始第一保护层230形成为第二保护层232。
所述第二保护层232用于限制后续的第二掺杂层的形状。
所述第二保护层232还覆盖第二区II隔离层201表面。
去除第二氧化层214顶部的初始第二保护层240和初始第一保护层230的方法包括：在所述初始第二保护层240表面形成第二掩膜层(未图示)，所述第二掩膜层暴露出第二区II的第二鳍部212顶部的初始第二保护层240表面；形成第二掩膜层后，刻蚀所述第二掩膜层暴露出的初始第二保护层240和初始第一保护层230，直至暴露出第二氧化层214顶部表面。
回刻蚀所述第二掩膜层暴露出的初始第二保护层240和初始第一保护层230后，去除所述第二掩膜层。
所述第二掩膜层的材料为光刻胶。去除所述第二掩膜层的工艺为灰化工艺。
请参考图14，去除第二氧化层214，形成初始第二凹槽205，所述初始第二凹槽205暴露出第二栅极结构222两侧的第二鳍部212和第二保护层232侧壁。
去除所述第二氧化层214的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
本实施例中，去除所述第二氧化层214的工艺为干法刻蚀工艺。
所述第二氧化层214的材料为氧化硅，所述第二保护层232的材料为氮化硅。选择对氧化硅和氮化硅刻蚀选择比大的气体，使得在去除第二氧化层214的同时，减小对第二保护层232的损伤。
请参考图15，形成初始第二凹槽205后，去除初始第二凹槽205暴露出的第二鳍部212，形成所述第二凹槽206。
去除初始第二凹槽205暴露出的第二鳍部212的工艺包括：各向异性的干法刻蚀工艺或者各向异性的湿法刻蚀工艺。
本实施例中，去除初始第二凹槽205暴露出的第二鳍部212的工艺为各向异性的干法刻蚀工艺。
所述第二凹槽206为后续形成第二掺杂层提供空间。所述第二凹槽的体积由第二保护层的位置决定。
请参考图16，在所述第二凹槽206内形成第二掺杂层252。
形成所述第二掺杂层252的工艺为外延生长工艺。在外延生长形成第二掺杂层252的过程中，还包括对所述第二掺杂层252进行原位掺杂，所述掺杂离子为第二离子。
当所述第二栅极结构222用于形成P型器件时，第二掺杂层252的材料包括掺杂有第二离子的硅锗，第二离子的导电类型为P型，所述第二离子包括硼离子、BF2-离子或铟离子；当所述第二栅极结构222用于形成N型器件时，第二掺杂层252的材料包括掺杂有第二离子的硅，第二离子的导电类型为N型，所述第二离子包括磷离子或砷离子。
本实施例中，所述第二晶体管的类型为N型，所述第二掺杂层252的材料为掺杂有第二离子的硅，所述第二离子为磷离子，所述第二掺杂层中含磷离子的浓度为5.0E20atm/cm3～8.0E21atm/cm3。
所述第二掺杂层252的形状受第二凹槽206侧壁的第二保护层232的限制形成于第二凹槽206内，为使得第二掺杂层252的体积尽可能的较大，第二掺杂层252在沿半导体衬底法线方向上的高度尽量高。
所述第二掺杂层252的高度大于所述第二保护层232的高度。
本实施例中，所述第二掺杂层252与第二保护层232的高度差为1nm～8nm。
为进一步增大第二掺杂层252的体积，所述第二掺杂层252沿平行于半导体衬底所在平面方向上，所述第二掺杂层252覆盖所述第二保护层232的顶部表面。
所述第二掺杂层252的体积越大，所产生的沟道应力就越大，且第二掺杂层与后续形成的插塞的接触电阻越小，使得半导体器件的性能得到提高。
第二保护层232限制了第二掺杂层252的生长，使得第二掺杂层252不易形成尖端，降低了第一掺杂层251与第二掺杂层252桥接的概率。从而优化了半导体器件的性能。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底上具有相邻的第一鳍部和第二鳍部；
在所述基底上形成横跨第一鳍部的第一栅极结构，所述第一栅极结构覆盖部分第一鳍部的侧壁和顶部表面；
在所述基底形成横跨第二鳍部的第二栅极结构，所述第二栅极结构覆盖部分第二鳍部的侧壁和顶部表面；
形成第一栅极结构和第二栅极结构后，在第一栅极结构两侧的第一鳍部顶部和侧壁形成第一牺牲层；
在第一牺牲层侧壁形成第一保护层；
去除第一栅极结构两侧的第一牺牲层和第一鳍部，在第一鳍部内形成第一凹槽，所述第一凹槽暴露出第一保护层侧壁；
在所述第一凹槽内形成第一掺杂层；
在第二栅极结构两侧的第二鳍部内形成第二掺杂层；
所述第一掺杂层和所述第二掺杂层是源漏掺杂层；
所述第一牺牲层的形成方法还包括：对所述第一牺牲层进行氧化处理，形成第一氧化层；去除第一栅极结构两侧的第一氧化层和第一鳍部，在第一鳍部内形成第一凹槽。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一牺牲层的材料包括:SiGe、Si或SiC。
3.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，所述第二掺杂层的形成方法包括：在第二栅极结构两侧的第二鳍部顶部和侧壁形成第二牺牲层；在第二牺牲层侧壁形成第二保护层；去除第二栅极结构两侧的第二牺牲层和第二鳍部，形成第二凹槽，第二凹槽暴露出第二保护层侧壁；在所述第二凹槽内形成第二掺杂层。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第二牺牲层的材料包括SiGe、Si或SiC。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，形成所述第一牺牲层后，形成第二牺牲层；或者，形成所述第二牺牲层后，形成所述第一牺牲层。
6.根据权利要求3所述的半导体器件的形成方法，其特征在于，形成所述第一牺牲层过程中形成所述第二牺牲层。
7.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述基底包括第一区和第二区，所述第一鳍部位于基底第一区，所述第二鳍部位于基底第二区；所述基底还包括：隔离层，所述隔离层覆盖第一鳍部部分侧壁和第二鳍部部分侧壁；所述第一栅极结构和第二栅极结构还位于所述隔离层上；所述第一牺牲层和第二牺牲层还位于所述隔离层上。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，形成第一牺牲层和第二牺牲层后，形成所述第一保护层。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述第一保护层的形成方法包括：在第一鳍部和第二鳍部上形成初始第一保护层，所述初始第一保护层覆盖第一牺牲层顶部和侧壁、第二牺牲层顶部和侧壁、第一栅极结构、第二栅极结构和隔离层表面；在所述初始第一保护层表面形成第一掩膜层，所述第一掩膜层覆盖第二区的初始第一保护层表面；形成第一掩膜层后，回刻蚀所述第一掩膜层暴露出的初始第一保护层，直至暴露出第一牺牲层表面和第一区隔离层表面，在第一鳍部侧壁形成第一保护层，所述第一保护层覆盖第一牺牲层侧壁；回刻蚀所述第一掩膜层暴露出的初始第一保护层后，去除第一掩膜层。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，还包括：形成第一掺杂层后，形成第二保护层，所述第二保护层还覆盖第二区隔离层表面。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第二保护层的形成方法包括：在所述第一掺杂层表面和第二鳍部上形成初始第二保护层，所述初始第二保护层还覆盖第一保护层侧壁表面和第一区的隔离层表面；去除第二牺牲层顶部的初始第二保护层和初始第一保护层，暴露出第二牺牲层顶部表面，且使得第二牺牲层表面的初始第一保护层形成为第二保护层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述第二凹槽的形成方法包括：去除第二牺牲层，在第二区形成初始第二凹槽，所述初始第二凹槽暴露出第二栅极结构两侧的第二鳍部和第二保护层侧壁；形成初始第二凹槽后，去除初始第二凹槽暴露出的第二鳍部，形成所述第二凹槽。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掺杂层的高度大于所述第一保护层的高度；所述第一掺杂层与第一保护层的高度差为1nm～15nm。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述第一掺杂层覆盖第一保护层顶部表面。
15.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第二掺杂层的高度大于第二保护层的高度；所述第二掺杂层与第二保护层的高度差为1nm～8nm。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述第二掺杂层覆盖第二保护层顶部表面。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一保护层的材料包括：SiN、SiCN、SiBN或SiON。
18.一种采用权利要求1至17任一项方法所形成的半导体器件。
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