KR102150254B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 복수의 활성 핀들을 정의하는 트렌치를 형성하는 단계, 복수의 활성 핀들 상에 희생막을 형성하는 단계, 희생막 및 복수의 활성 핀들의 표면을 열처리하는 단계, 및 열처리하는 단계에 의해 형성된 희생 산화막을 제거하는 단계를 포함할 수 있다.

Description

반도체 소자의 제조 방법 {MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
고집적화, 고성능화의 요구로 인해 CMOS(Complementary Metal Oxide Silicon) 전계 효과 트랜지스터의 크기는 지속적으로 감소해왔다. 하지만, 단채널 효과의 심화로 인해 트랜지스터의 크기 감소에 따른 성능 향상이 어려워지고 있다. 이에 따라, 단채널 효과를 감소시킬 수 있는 고성능 MOS(Metal Oxide Silicon) 전계 효과 트랜지스터를 구현하기 위해 핀형 전계 효과 트랜지스터(Fin-shaped Field Effect Transistor, FinFET)가 제안되었다. 최근 들어, FinFET을 기본으로 하는 10nm급 이하의 로직 소자의 고집적화에 대한 요구가 심화되고 있다.
본 발명의 일 실시예에서 해결하고자 하는 과제는 10nm급 이하의 FinFET에 있어서, 문턱전압(threshold voltage, Vth)이 변화를 줄이고, 원하는 구동 전류를 얻을 수 있는 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 복수의 활성 핀들을 정의하는 트렌치를 형성하는 단계, 상기 복수의 활성 핀들 상에 희생막을 형성하는 단계, 상기 희생막 및 상기 복수의 활성 핀들의 표면을 열처리하는 단계, 및 상기 열처리하는 단계에 의해 형성된 희생 산화막을 제거하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 희생막은 실리콘 산화물보다 산소 투과율이 낮은 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 희생막은 SiN, SiON, SiC, SiCN, SiOCN, SiOC, SiBN, SiBCN 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나일 수 있다.
본 발명의 일 실시예에 있어서, 상기 희생막은 1nm 내지 5nm 의 두께로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 열처리하는 단계는 산화성 분위기에서 수행되는 제1 열처리 단계 및 비산화성 분위기에서 수행되는 제2 열처리 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 열처리 단계에서 상기 희생막이 산화된 제1 희생 산화막이 형성되고, 상기 희생막의 하부에 상기 활성 핀들의 일부가 산화되어 제2 희생 산화막이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 희생 산화막의 두께는 1nm 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 열처리 단계는 O2, O3, H2O, NO, N2O 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나로부터 발생된 산소 라디칼을 이용해서 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 열처리 단계는 H2, N2, NH3, He, Ar, Kr, Xe 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 이용해서 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성 핀들을 형성하는 단계는, 상기 기판 상에 복수의 활성 핀들을 정의하는 마스크 패턴을 형성하는 단계, 및 상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각하는 단계를 포함하고, 상기 희생막은 상기 마스크 패턴, 상기 복수의 활성 핀들의 측면 및 상기 기판 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성 핀들의 상부가 돌출되도록 소자 분리막을 형성하는 단계를 더 포함하고, 상기 희생막을 형성하는 단계 및 상기 열처리하는 단계는 상기 소자 분리막을 형성한 후에 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 소자 분리막을 형성하는 단계는, 상기 기판 상에 상기 활성 핀들 사이의 트렌치를 매립하는 절연막을 형성하는 단계 및 상기 활성 핀들의 상부가 노출되도록 상기 절연막을 식각하는 단계를 포함하고, 상기 희생막은 상기 노출된 활성 핀들의 상면과 측면, 그리고 상기 소자 분리막 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 희생막을 형성하는 단계 및 상기 열처리하는 단계는 인시튜(in-situ)로 수행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 희생 산화막을 제거하는 단계 후에 게이트 절연막 및 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 복수의 활성 핀들을 정의하는 트렌치를 형성하는 단계, 상기 복수의 활성 핀들이 돌출되도록 상기 트렌치의 하부를 소정의 높이로 채우는 소자 분리막을 형성하는 단계, 상기 돌출된 복수의 활성 핀들의 상면 및 측면 상에 희생막을 증착하는 단계, 상기 희생막 및 상기 복수의 활성 핀들의 표면을 산화시켜 희생 산화막을 형성하는 단계, 희생 산화막을 제거하는 단계 및 상기 활성 핀들을 가로지르는 게이트 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 희생막을 활성 핀 상에 형성함으로써 활성 핀의 상부 코너의 라운딩(rounding) 및 활성 핀의 폭의 감소를 억제하여 활성 핀의 실질적인 폭을 원하는 수준으로 확보할 수 있다.
다만, 본 발명으로부터 얻을 수 있는 효과는 상술된 것에 한정되는 것은 아니며, 본 발명의 구체적인 실시예를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 2a 내지 도 2h는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 5a 내지 도 5h는 도 4에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 8a 내지 도 8b는 도 7에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 12a 내지 도 12b는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 15는 본 발명의 실시예에 따른 반도체 소자를 포함하는 인버터의 회로도이다.
도 16은 본 발명의 실시예에 따른 반도체 소자를 포함하는 SRAM 셀의 회로도이다.
도 17 및 도 18은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 장치 및 저장 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 본 명세서에서 '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 반도체 소자가 배치되는 방향에 따라 달라질 수 있다.
한편, 본 명세서에서 사용되는 "일 실시예"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소를 나타내는 것으로 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100A)는 소자 분리막(105)에 의해 정의된 활성 핀들(AF)을 포함하는 기판(101), 활성 핀들(AF)를 가로지르며 배치된 게이트 전극(143), 게이트 전극(143)과 활성 핀들(AF) 사이에 배치된 게이트 절연막(141), 게이트 전극(143)의 양 측벽에 배치된 스페이서(151)을 포함할 수 있다. 게이트 절연막(141)은 게이트 전극(143)과 소자 분리막(105) 사이에도 배치될 수 있다.
구체적으로, 기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 물질로 이루어질 수 있다. 또한, 기판(101)은 SOI(Silicon On Insulator) 기판일 수 있다.
활성 핀들(AF)은 제1 방향(y 방향)으로 연장될 수 있다. 활성 핀들(AF)은 기판(101)의 일부일 수 있고, 기판(101)으로부터 성장된 에피텍셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 활성 핀들(AF)는 단결정 Si으로 이루어진 기판의 일부이고, 에피텍셜층은 Ge, SiGe, SiC 중 어느 하나일 수 있다.
소자 분리막(105)은 활성 핀들(AF)의 하부 측면을 덮도록 배치될 수 있다. 소자 분리막(105)은 BPSG(Boron-Phosphor Slilicate Glass)막, HDP(High Density Plasma) 산화막, FOX(Flowable OXide)막, TOSZ(TOnen SilaZene)막, SOG(Spin On Glass)막, USG(Undoped Silica Glass)막, TEOS(TetraEthyl Ortho Silicate)막, LTO(Low Temperature Oxide)막 중 적어도 어느 하나로 이루어질 수 있다.
게이트 절연막(141)은 게이트 전극(143)과 활성 핀들(AF) 사이, 뿐만 아니라 게이트 전극(143)과 소자 분리막(105) 사이에 배치될 수 있다. 본 실시예에서 게이트 절연막(141)은 실리콘 산화막, 실리콘 산질화막 및 이들의 조합 중에서 어느 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연막(141)은 높은 유전율을 갖는 고유전막을 포함할 수 있다. 예를 들어, 상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 하프늄 실리케이트, 지르코늄 실리케이트 및 이들의 조합 중 적어도 하나일 수 있다.
게이트 전극(143)은 제2 방향(x 방향)으로 연장될 수 있다. 활성 핀들(AF)을 감싸도록 형성될 수 있다. 본 실시예에서 게이트 전극(143)은 도핑된 다결정 실리콘을 포함할 수 있다. 실시예에 따라, 게이트 전극(143)은 금속 물질을 포함할 수 있다. 예를 들어, 상기 금속 물질은 알루미늄(Al), 텅스텐(W), 또는 몰리브데늄(Mo) 등 중의 적어도 하나를 포함할 수 있다.
게이트 전극(143)의 양 측벽에 배치된 스페이서(151)은 질화막, 산질화막 중 어느 하나를 포함할 수 있다.
도시되지 않았으나, 본 발명의 일 실시예에 따른 반도체 소자(100A)는 게이트 전극(143)의 양 측의 활성 핀들(AF) 내에 불순물로 도핑된 소스/드레인 영역을 더 포함할 수 있다. 활성 핀들(ACT) 내에서 게이트 절연막(141) 아래에 배치된 채널 영역을 포함할 수 있다.
도 2a 내지 도 2h는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 이들 도면은 도 1에 도시된 A-A'선을 따라 절단된 각 단계별 단면도들이다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 2a를 참조하면, 기판(101) 상에, 하드 마스크층(203'), 희생 패턴층(205p)을 순차적으로 형성할 수 있다.
먼저, 도시되지 않았으나, 포토 레지스트층을 형성하고 포토 리소그래피 공정을 통해 상기 포토 레지스트층을 패터닝할 수 있다. 이어서, 패터닝된 상기 포토 레지스트층을 식각 마스크로 이용하여 하드 마스크층(203') 상에 형성된 희생층에 대한 식각 공정을 수행할 수 있다. 그 결과, 하드 마스크층(203') 상에 희생 패턴층(205p)를 형성할 수 있다. 상기 식각 공정은 예를 들어, 반응성 이온 식각법(Reactive Ion Etch, RIE)을 이용할 수 있다.
희생 패턴층(205p)의 크기는 후속에 형성하고자 하는 활성 핀들(AF)(도 2c 참조) 사이의 간격을 고려하여 결정될 수 있다.
하드 마스크층(203')은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(Si3N4) 또는 폴리 실리콘 등과 같은 실리콘 함유 물질, 포토레지스트, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같은 탄화수소 화합물, 금속 중 적어도 하나로 이루어질 수도 있다. 예를 들어, 하드 마스크층(203')은 실리콘 산화물 및 실리콘 질화물이 순차적으로 적층된 다층 구조일 수 있다.
다음으로, 희생 패턴층(205p)이 형성된 기판(101) 상에 예비 스페이서층(210)을 형성할 수 있다. 예비 스페이서층(210)은 희생 패턴층(205p)이 형성된 기판(101)의 상면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 예비 스페이서층(210)과 희생 패턴층(205p)은 서로 식각 선택성이 있는 물질로 형성될 수 있다. 예를 들어, 예비 스페이서층(210) 및 희생 패턴층(205p)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(Si3N4) 또는 폴리 실리콘 등과 같은 실리콘 함유 물질, 포토레지스트, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같은 탄화수소 화합물, 금속 중 적어도 하나로 이루어질 수도 있다. 본 실시예에서, 예비 스페이서층(210)은 폴리 실리콘으로 이루어지고, 희생 패턴층(205)은 탄화수소 화합물로 이루어질 수 있다.
예비 스페이서층(210)은 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
도 2b 및 도 3을 참조하면, 기판(101)을 식각하여 활성 핀들을 형성하기 위한 식각 마스크 패턴층을 형성할 수 있다(S11).
우선, 하드 마스크층(203')이 노출될 때까지 예비 스페이서층(210)을 이방성 식각공정에 의하여 스페이서층(210s)을 형성할 수 있다. 상기 이방성 식각 공정은 반응성 이온 식각법(Reactive Ion Etch, RIE)을 이용할 수 있다.
스페이서층(210s)은 하드 마스크층(203')을 패터닝하기 위한 식각 마스크로 이용될 수 있다. 따라서, 희생 패턴층(205p)의 측벽에서의 스페이서층들(210s)의 폭(x 방향)은 후속에 형성하고자 하는 활성 핀들(AF)(도 2c 참조)의 폭을 고려하여 결정될 수 있다. 스페이서층들(210s)의 폭(x 방향)은 예비 스페이서층(210)의 두께 및 식각 조건에 의해 적절히 조절될 수 있다. 스페이서층들(210s)의 폭은 실질적으로 동일할 수 있다.
이어서, 희생 패턴층(205p)을 제거하여 스페이서층들(210s)만을 남길 수 있다. 희생 패턴층(205p)의 제거는 스페이서층들(210s)의 식각을 최소화할 수 있는 선택적 식각 공정을 포함할 수 있다.
다음으로, 스페이서층(210s)을 식각 마스크로 이용하여 하드 마스크층(203')을 식각하여 하드 마스크 패턴층(203)을 형성할 수 있다.
하드 마스크 패턴층(203)을 형성하기 위한 식각 공정이 완료된 후에 하드 마스크 패턴층(203) 상에서 스페이서층(210s)이 잔존할 수 있다. 다른 실시예에 있어서, 하드 마스크 패턴층(203) 및 스페이서층(210s)의 두께 비율이나 식각 선택비에 따라 스페이서층(210s)은 완전히 제거될 수도 있다.
도 2c 및 도 3을 참조하면, 활성 핀들(AF)을 정의하는 식각 마스크 패턴층(210s 및 203)을 식각 마스크로 이용하여 기판(101)을 식각하여 활성 핀들(AF)을 형성할 수 있다(S12).
활성 핀들(AF)은 스페이서층(210s)의 폭(x 방향)에 의해 결정되는 소정의 폭(x 방향)을 가질 수 있다. 활성 핀들(AF)은 좁은 폭(x 방향)을 가지고 제1 방향(y 방향)으로 연장되는 라인 형상일 수 있다. 상기 식각 공정에 의해 활성 핀들(AF) 사이에 트렌치(trench)가 형성될 수 있다. 도 2c에 트렌치 측벽의 기울기가 수직하게 도시되어 있으나, 이에 제한되지 않는다. 실시예에 따라, 트렌치의 하부에서 측벽의 기울기가 수직이 아닌 소정의 값을 가질 수 있고, 그로 인해 하부로 갈수록 트렌치의 폭이 점점 좁아질 수 있다.
상기 식각 공정은 이방성 식각 공정으로서 반응성 이온 식각(Reactive Ion Etch, RIE) 공정을 이용할 수 있다. 이러한 식각 공정을 수행하는 동안, 이온화된 입자들의 충돌에 의해 기판(101)의 표면 및 활성 핀들(AF)의 측면은 식각 손상(etch damage)를 입게 되어, 기판(101)의 표면 및 활성 핀들(AF)의 측면에 트랩 사이트 또는 격자 결함이 발생할 수 있다.
도 2d 및 도 3을 참조하면, 활성 핀들(AF) 사이의 트렌치를 매립하는 소자 분리막을 형성할 수 있다(S13).
우선, 활성 핀들(AF) 사이의 트렌치를 매립하는 절연막을 형성한 후, 하드 마스크 패턴층(203)의 상면이 노출되도록 절연막을 평탄화하는 공정이 수행될 수 있다.
절연막은 매립특성이 우수한 BPSG(Boron-Phosphor Slilicate Glass)막, HDP(High Density Plasma) 산화막, FOX(Flowable OXide)막, TOSZ(TOnen SilaZene) 막, SOG(Spin On Glass)막, USG(Undoped Silica Glass)막, TEOS(TetraEthyl Ortho Silicate)막, LTO(Low Temperature Oxide)막 중 적어도 어느 하나로 이루어질 수 있다.
절연막을 평탄화하는 공정은 화학적 기계적 연마(Chemical Mechanical Polishing) 공정일 수 있다.
도 2e 및 도 3을 참조하면, 활성 핀들(AF)의 상부를 돌출되도록 소자 분리막(105)을 식각할 수 있다(S14).
먼저, 선택적 식각 공정을 이용해 소자 분리막(105)의 식각을 제한하면서 하드 마스크 패턴층(203)이 제거될 수 있다. 예를 들어, 하드 마스크 패턴층(203)이 실리콘 질화막으로 이루어지고, 소자 분리막(105)이 실리콘 산화물로 이루어진 경우에는 인산(H3PO4)을 이용하여 하드 마스크 패턴층(203)이 제거될 수 있다.
이어서, 활성 핀들(AF)이 소자 분리막(105) 상으로 돌출되도록 건식 식각을 이용해 소정의 깊이로 소자 분리막(105)의 리세스(recess)가 이루어질 수 있다. 이러한 건식 식각 공정이 수행되는 동안 활성 핀들(AF)들의 상면 및 측면에 식각 손상이 생길 수 있다. 실시예에 따라, 습식 식각을 이용해 소자 분리막(105)의 리세스(recess) 공정이 수행될 수 있다.
이와 달리, 건식 또는 습식 식각 공정을 이용해 먼저 소자 분리막(105)를 소정이 깊이로 리세스 시킨 후에, 추가적인 습식 식각 공정에 의해 하드 마스크 패턴층(203)을 제거할 수도 있다.
도 2f 및 도 3을 참조하면, 소자 분리막(105) 상으로 돌출된 활성 핀들(AF) 상에 희생막을 형성할 수 있다(S15).
구체적으로, 소자 분리막(105) 상으로 돌출된 활성 핀들(AF)의 상면 및 측면에 희생막(121)이 형성될 수 있으며, 동시에 활성 핀들(AF) 사이의 소자 분리막(105) 상에도 희생막(121)이 형성될 수 있다. 희생막(121)의 두께(T1)는 활성 핀들(AF)의 상면 및 측면에서 실질적으로 동일할 수 있다. 희생막(121)을 형성하기 전에 식각 공정 중에 발생한 오염들을 제거하기 위해 세정(cleaning) 공정이 수행될 수 있다.
상술한 바와 같이, 활성 핀들(AF)을 형성하기 위한 식각 공정을 수행하는 동안에, 또는 소자 분리막(105)를 리세스 시키는 동안에 활성 핀들(AF)의 표면은 식각 손상(etch damage)을 입게 되는 데, 이와 같은 손상을 치료(curing)하기 위해 희생 산화(sacrificial oxidation) 공정을 수행할 수 있다. 희생 산화 공정에 의해 식각 손상을 받은 활성 핀들(AF)의 표면이 산화되면서 희생 산화층이 형성될 수 있다. 이러한 희생 산화층을 BOE(buffer oxide etchant) 용액을 이용한 습식 식각 공정으로 제거함으로써 활성 핀들(AF)의 표면의 식각 손상이 치료될 수 있다.
그런데, 희생 산화층이 형성됨에 따라 활성 핀들(AF)의 상부 코너가 라운딩(rounding)되고 더불어 측면의 산화로 인해 활성 핀들(AF)의 폭이 감소하게 된다. 활성 핀들(AF)의 폭이 일정 수준 이하인 경우에는 상부 코너의 라운딩으로 인해 활성 핀들(AF)의 상부 폭이 더욱 좁아질 수 있다. 상부 코너의 라운딩이 심할수록 활성 핀들(AF)의 상부 폭의 더욱 좁아질 수 있다. 결국, 활성 핀들(AF)이 균일한 폭으로 형성되었다 하더라도, 희생 산화 공정 후에는 활성 핀들(AF)의 상부 폭이 하부 폭보다 좁아져서 하부로 갈수록 폭이 넓어지는 테이퍼 형상이 될 수 있다.
활성 핀들(AF)의 폭이 변함에 따라 전계 효과 트랜지스터의 문턱 전압(threshold voltage, Vth)이 변할 수 있다. 또한, 활성 핀들(AF)의 폭이 좁아지는 경우, 전계 효과 트랜지스터의 구동 전류가 낮아질 수 있다. 특히, 활성 핀들(AF)의 폭이 10nm 이하인 경우에는 희생 산화 공정에 의한 활성 핀들(AF)의 상부 폭의 감소로 인해 트랜지스터의 특성 변화가 더욱 심할 수 있다. 예를 들어, 활성 핀의 폭이 4nm이하로 감소할 경우 양자 제한 효과(quantum confinement effect)로 인해 구동 전류가 급격히 감소할 수 있다.
따라서, 식각 손상을 치료하기 위한 희생 산화 공정 중에 활성 핀들(AF)의 손실(loss)을 감소시켜 활성 핀들(AF)의 폭을 일정 수준이상(예를 들어, 4 nm 이상) 유지시킬 필요가 있다. 다시 말해, 희생 산화 공정 중에 활성 핀들(AF)이 산화되는 양을 감소시킬 필요가 있다. 특히, 희생 산화 공정에 따른 코너의 라운딩에 의해 영향을 많이 받는 활성 핀들(AF)의 상부의 폭을 일정 수준이상 확보하는 것이 중요하다.
본 발명의 일 실시예에서는 활성 핀들(AF)의 상면 및 측면을 덮는 희생막(121)을 형성하여 후속의 희생 산화 공정(제1 열처리 (S16a)) 중에 활성 핀들(AF)의 산화되는 양을 감소시킬 수 있다.
희생막(121)은 실리콘 산화물보다 산소(O2) 투과율이 낮은 물질을 포함할 수 있다. 예를 들어, 희생막(121)은 SiN, SiON, SiC, SiCN, SiOCN, SiOC, SiBN, SiBCN으로 이루어진 그룹에서 선택된 어느 하나일 수 있다. 실시예에 따라, 희생막(121)은 상기 그룹에서 선택된 물질들로 이루어진 다층구조일 수 있다.
희생막(121)은 1nm 내지 5nm의 두께 범위에서 후속의 희생 산화 공정의 조건을 고려하여 적절한 두께로 형성될 수 있다. 희생막(121)이 너무 두꺼우면 후속의 희생 산화 공정(제1 열처리 (S16a))에서 희생막 하부의 활성 핀들(AF)의 표면을 산화시키지 못하거나 산화시키기 위한 공정 시간이 불필요하게 길어질 수 있다. 희생막(121)이 너무 얇으면 활성 핀들(AF)의 표면의 산화를 제어하지 못할 수 있다. 본 발명의 일 실시예에서, 희생막(121)은 1nm 내지 2nm 범위의 두께로 형성될 수 있다.
희생막(121)은 저압화학기상증착(LPCVD) 공정이나 원자층증착(ALD) 공정에 의해 형성될 수 있다.
도 2g 및 도 3을 참조하면, 희생막(121)이 형성된 기판(101)을 열처리하는 공정이 수행될 수 있다(S16a, S16b).
상기 열처리하는 공정은 산화성 분위기에서 수행되는 제1 열처리 단계(S16a) 및 비산화성 분위기에서 수행되는 제2 열처리 단계(S16b)를 포함할 수 있다.
제1 열처리 단계(S16a)는 희생 산화 공정이 수행되는 단계이다. 상기 열거된 희생막(121)으로 이용될 수 있는 상기 열거된 물질들은 산소 투과율이 낮은 물질들이므로 희생 산화 공정은 산소(O2)보다 크기도 작고, 반응성이 높은 산소 라디칼을 이용하여 이루어질 수 있다.
제1 열처리 단계(S16a)는 O2, O3, NO, N2O, H2O 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나로부터 발생된 산소 라디칼을 이용해서 이루어질 수 있다. 구체적으로, 제1 열처리 단계(S16a)는 열 라디칼 산화(thermal radical oxidation) 방식 또는 플라즈마 라디칼 산화(plasma radical oxidation) 방식으로 수행될 수 있다. 제1 열처리 단계(S16a) 공정이 열 라디칼 산화 방식으로 수행되는 경우에는, 700℃ 내지 1000℃의 온도 및 수 mTorr 내지 수십 Torr의 압력에서 산소(O2) 또는 오존(O3)을 수소(H2)와 함께 주입하여 산소 라디칼을 생성시킬 수 있다. 한편, 제1 열처리 단계(S16b)가 플라즈마 라디칼 산화 방식으로 수행되는 경우에는, 300℃ 내지 700℃의 온도 및 수 mTorr 내지 수십 Torr의 압력에서 비활성 가스(예를 들어, Ar 또는 Xe) 플라즈마에 산소 포함 가스(예를 들어, O2, O3, H2O, NO 또는 N2O)를 주입하여 산소 라디칼을 생성시킬 수 있다.
제2 열처리 단계(S16b)은 활성 핀들(AF)의 표면의 식각 손상(예를 들어, 격자 결함)을 어닐링(annealing)하기 위해 추가적으로 수행되는 단계이다. 제2 열처리 단계(S16b)는 700℃ 내지 1000℃의 온도 범위 내에서 H2, N2, NH3, He, Ar, Kr, Xe 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 이용해서 이루어질 수 있다.
제1 열처리 단계(S16a)에서 희생막(121)이 산화된 제1 희생 산화막(121a)이 형성되고, 희생막(121)의 하부에 상기 활성 핀들의 일부가 산화되어 제2 희생 산화막(123)이 형성될 수 있다. 예를 들어, 희생막(121)이 SiN 막으로 이루어진 경우에 산소 라디칼에 의해 SiN 막이 산화되어 SiON 막으로 이루어진 제1 희생 산화막(121a)이 형성될 수 있다. 산소 라디칼은 SiON막을 뚫고 들어가서 활성 핀들(AF)의 표면을 산화시켜 제2 희생 산화막(123)을 형성할 수 있다. 예를 들어, 활성 핀들(AF)이 실리콘(Si)으로 이루어진 경우에는 제2 희생 산화막(123)은 실리콘 산화막일 수 있다. 이와 같이 희생 산화 공정이 수행되는 제1 열처리 단계(S16a)에서 희생막(121)은 스스로 산화되면서 활성 핀들(AF)의 표면이 산소 라디칼에 노출되는 시간을 감소시켜주는 역할을 할 수 있다. 또한, 제1 희생 산화막(121a) 자체도 실리콘 산화물보다 산소 투과율이 낮을 수 있으며, 그로 인해 제1 희생 산화막(121a)을 뚫고 활성 핀들(AF)의 표면에 도달하는 산소 라디칼의 양이 실리콘 산화물 대비 더 적을 수 있다. 따라서, 본 실시예에서와 같이 희생막(121)을 형성한 후에 희생 산화 공정을 수행하는 경우는 희생막(121) 없이 희생 산화 공정을 수행하는 경우보다 활성 핀들(AF)의 표면이 산화되어 손실되는 양이 감소할 수 있다. 구체적으로, 희생 산화층이 형성됨에 따라 활성 핀들(AF)의 상부 코너가 라운딩(rounding)되는 정도 및 측면의 산화로 인해 활성 핀들(AF)의 폭이 감소하는 양이 희생막(121) 없이 희생 산화 공정을 수행하는 경우보다 감소할 수 있다.
제2 희생 산화막(123)이 형성됨에 따라 활성 핀들(AF)의 폭(W1a)은 열처리 공정 전의 활성 핀들(AF)의 폭(도 2f의 W1)보다 좁아질 수 있다. 제1 희생 산화막(121a)의 두께(T1a)는 희생막(121)의 두께(도 2f의 T1)보다 두꺼울 수 있다.
본 발명의 일 실시예에서 열처리 공정 전의 활성 핀들(AF)의 폭(도 2f의 W1)은 10nm 정도일 수 있고, 제1 열처리 단계(S16a)가 완료된 후 제2 희생 산화막의 두께(T2)는 1nm 이하일 수 있다. 결국, 제1 열처리 단계(S16a)가 완료된 후 활성 핀들(AF)의 폭(W1a)은 8nm 이상일 수 있다.
활성 핀들(AF) 상에 희생막(121)을 형성하는 공정과 희생막이 형성된 기판을 열처리하는 공정은 동일한 장치 내에서 인시튜(insitu)로 수행될 수 있다. 상기 장치는 다수의 기판을 한꺼번에 처리하는 배치 타입(batch type)의 장치 또는 기판을 낱장씩 처리하는 싱글 타입(single type)의 장치일 수 있다.
도 2h 및 도 3을 참조하면, 희생 산화막(121a 및 123)을 제거한 후 게이트 절연막(141) 및 게이트 전극(143)을 형성할 수 있다(S17, S18).
먼저, 희생막(121)이 산화되어 형성된 제1 희생 산화막(121a) 및 활성 핀들(AF)의 표면이 산화되어 형성된 제2 희생 산화막(123)을 습식 식각으로 제거할 수 있다. 이때, 소자 분리막(105)이 일부 식각될 수 있다.
다음으로, 제1 및 제2 희생 산화막(121a, 123)이 제거된 활성 핀들(AF)을 포함하는 기판(101) 상에 게이트 절연막(141), 게이트 전극(143), 및 게이트 마스크층(145)을 순차적으로 형성할 수 있다.
게이트 절연막(141)은 활성 핀들(AF)의 상면과 측면 상에 형성될 수 있고, 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 게이트 전극(143)은 활성 핀들(AF)의 상면과 측면 상에 형성될 수 있고, 도핑된 다결정 실리콘을 포함할 수 있다. 게이트 전극(143)은 다결정 실리콘 상에 금속 실리사이드를 더 포함할 수 있다. 실시예에 따라, 게이트 절연막(141)은 높은 유전율을 가지는 고유전막일 수 있고, 게이트 전극(143)은 금속 물질을 포함할 수 있다. 예를 들어, 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 하프늄 실리케이트, 지르코늄 실리케이트 및 이들의 조합 중 적어도 하나일 수 있다. 예를 들어, 금속 물질은 알루미늄(Al), 텅스텐(W), 또는 몰리브데늄(Mo) 등 중의 적어도 하나를 포함할 수 있다.
도시되지는 않았으나, 게이트 마스크층(145)을 포토리소그래피 및 식각 공정을 이용해 패터닝한 다음, 게이트 전극(143) 및 게이트 절연막(141)을 건식 식각하여 게이트 구조물을 형성할 수 있다. 본 명세서에서 게이트 구조물이라는 표현은 게이트 절연막(141) 및 게이트 전극(143)을 포함하는 소정의 패턴으로 형성된 구조물을 의미하는 것으로 사용될 수 있다.
이어서, 게이트 구조물의 양 측면의 활성 핀들(AF) 내에 소스/드레인 영역인 불순물 영역을 이온 주입 공정에 의해 형성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100B)는 소자 분리막(105)에 의해 정의된 활성 핀들(AF)을 포함하는 기판(101), 활성 핀들(AF)를 가로지르며 배치된 게이트 전극(143), 게이트 전극(143)과 활성 핀들(AF) 사이에 배치된 게이트 절연막(141), 게이트 전극(143)의 양 측벽에 배치된 스페이서(151)을 포함할 수 있다. 게이트 절연막(141)은 게이트 전극(143)과 소자 분리막(105) 사이에도 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자(100B)는 도 1에 도시된 반도체 소자(100A)와 달리, 소자 분리막(105)와 활성 핀들(AF) 사이에 제1 및 제2 희생 산화막(111a, 113)을 더 포함할 수 있다. 제1 및 제2 희생 산화막(111a, 113)에 대해서는 하기의 도 5a 내지 도 5h를 참조하여 제조 방법에 대해 설명할 때 구체적으로 설명될 것이다.
도 1을 참조하여 상술한 반도체 소자(100A)의 구성요소들에 대한 설명 내용은 동일한 참조 번호를 가지는 도 5에 도시된 반도체 소자(100B)의 구성요소들에 대해서도 그대로 적용될 수 있다.
도 5a 내지 도 5h는 도 4에 도시된 본 발명의 일 실시예에 따른 반도체 소자(100B)의 제조 방법을 설명하기 위한 단면도들이다. 이들 도면은 도 4에 도시된 B-B'선을 따라 절단된 각 단계별 단면도들이다. 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
하기에 도 5a 내지 도 5h를 참조하여 제조 방법을 설명함에 있어서, 도 2a 내지 도 2h를 참조하여 설명한 제조 방법과 설명이 중복되는 부분은 간략히 설명하거나 생략할 것이다.
도 5a를 참조하면, 기판(101) 상에, 하드 마스크층(203'), 희생 패턴층(205p) 및 예비 스페이서층(210)을 순차적으로 형성할 수 있다.
희생 패턴층(205p)의 크기는 후속에 형성하고자 하는 활성 핀들(AF)(도 5c 참조) 사이의 간격을 고려하여 결정될 수 있다.
예비 스페이서층(210)과 희생 패턴층(205p)은 서로 식각 선택성이 있는 물질로 형성될 수 있다.
도 5b 및 도 6을 참조하면, 기판(101)을 식각하여 활성 핀들을 형성하기 위한 식각 마스크 패턴층을 형성할 수 있다(S21).
우선, 하드 마스크층(203')이 노출될 때까지 예비 스페이서층(210)을 이방성 식각공정에 의하여 스페이서층(210s)을 형성할 수 있다. 스페이서층(210s)은 하드 마스크층(203')을 패터닝하기 위한 식각 마스크로 이용될 수 있다. 따라서, 희생 패턴층(205p)의 측벽에서의 스페이서층들(210s)의 폭(x 방향)은 후속에 형성하고자 하는 활성 핀들(AF)(도 5c 참조)의 폭을 고려하여 결정될 수 있다.
이어서, 희생 패턴층(205p)을 제거하여 스페이서층들(210s)만을 남길 수 있다. 다음으로, 스페이서층(210s)을 식각 마스크로 이용하여 하드 마스크층(203')을 식각하여 하드 마스크 패턴층(203)을 형성할 수 있다.
도 5c 및 도 6을 참조하면, 활성 핀들(AF)을 정의하는 식각 마스크 패턴층(210s 및 203)을 식각 마스크로 이용하여 기판(101)을 식각하여 활성 핀들(AF)을 형성할 수 있다(S22).
활성 핀들(AF)은 스페이서층(210s)의 폭(x 방향)에 의해 결정되는 소정의 폭(x 방향)을 가질 수 있다. 활성 핀들(AF)은 좁은 폭(x 방향)을 가지고 제1 방향(y 방향)으로 연장되는 라인 형상일 수 있다. 상기 식각 공정에 의해 활성 핀들(AF) 사이에 트렌치(trench)가 형성될 수 있다.
상기 식각 공정은 이방성 식각 공정으로서 반응성 이온 식각(Reactive Ion Etch, RIE) 공정을 이용할 수 있다. 이러한 식각 공정을 수행하는 동안, 이온화된 입자들의 충돌에 의해 기판(101)의 표면 및 활성 핀들(AF)의 측면은 식각 손상(etch damage)를 입게 되어, 기판(101)의 표면 및 활성 핀들(AF)의 측면에 트랩 사이트 또는 격자 결함이 발생할 수 있다.
도 5d 및 도 6을 참조하면, 활성 핀들(AF) 상에 희생막을 형성할 수 있다(S23).
본 발명의 일 실시예에서는 소자 분리막(105)가 형성되기 전에 희생막을 형성하고 열처리하는 공정이 수행될 수 있다.
구체적으로, 하드 마스크 패턴층(203), 활성 핀들(AF)의 측면에 희생막(111)이 형성될 수 있으며, 동시에 활성 핀들(AF) 사이의 기판(101) 상에도 희생막(111)이 형성될 수 있다. 희생막(111)의 두께(T3)는 활성 핀들(AF)의 측면 및 기판(101) 상에서 실질적으로 동일할 수 있다. 희생막(111)을 형성하기 전에 식각 공정 중에 발생한 오염들을 제거하기 위해 세정(cleaning) 공정이 수행될 수 있다.
본 발명의 일 실시예에서는 활성 핀들(AF)의 측면을 덮는 희생막(111)을 형성하여 후속의 희생 산화 공정(제1 열처리 (S24a)) 중에 활성 핀들(AF)의 산화되는 양을 감소시킬 수 있다.
희생막(111)은 실리콘 산화물보다 산소(O2) 투과율이 낮은 물질을 포함할 수 있다. 예를 들어, 희생막(111)은 SiN, SiON, SiC, SiCN, SiOCN, SiOC, SiBN, SiBCN으로 이루어진 그룹에서 선택된 어느 하나일 수 있다. 실시예에 따라, 희생막(111)은 상기 그룹에서 선택된 물질들로 이루어진 다층구조일 수 있다.
희생막(111)은 1nm 내지 5nm의 두께 범위에서 후속의 희생 산화 공정의 조건을 고려하여 적절한 두께로 형성될 수 있다. 희생막(111)이 너무 두꺼우면 후속의 희생 산화 공정(제1 열처리 (S24a))에서 희생막 하부의 활성 핀들(AF)의 표면을 산화시키지 못하거나 산화시키기 위한 공정 시간이 불필요하게 길어질 수 있다. 희생막(111)이 너무 얇으면 활성 핀들(AF)의 표면의 산화를 제어하지 못할 수 있다. 본 발명의 일 실시예에서, 희생막(111)은 1nm 내지 2nm 범위의 두께로 형성될 수 있다.
희생막(111)은 저압화학기상증착(LPCVD) 공정이나 원자층증착(ALD) 공정에 의해 형성될 수 있다.
도 5e 및 도 6을 참조하면, 희생막(111)이 형성된 기판(101)을 열처리하는 공정이 수행될 수 있다(S24a, S24b).
상기 열처리하는 공정은 산화성 분위기에서 수행되는 제1 열처리 단계(S24a) 및 비산화성 분위기에서 수행되는 제2 열처리 단계(S24b)를 포함할 수 있다.
제1 열처리 단계(S24a)는 희생 산화 공정이 수행되는 단계이다. 상기 열거된 희생막(111)으로 이용될 수 있는 상기 열거된 물질들은 산소 투과율이 낮은 물질들이므로 희생 산화 공정은 산소(O2)보다 크기도 작고, 반응성이 높은 산소 라디칼을 이용하여 이루어질 수 있다.
제1 열처리 단계(S24a)는 O2, O3, NO, N2O, H2O 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나로부터 발생된 산소 라디칼을 이용해서 이루어질 수 있다. 구체적으로, 제1 열처리 단계(S24a)는 열 라디칼 산화(thermal radical oxidation) 방식 또는 플라즈마 라디칼 산화(plasma radical oxidation) 방식으로 수행될 수 있다. 제1 열처리 단계(S24a) 공정이 열 라디칼 산화 방식으로 수행되는 경우에는, 700℃ 내지 1000℃의 온도 및 수 mTorr 내지 수십 Torr의 압력에서 산소(O2) 또는 오존(O3)을 수소(H2)와 함께 주입하여 산소 라디칼을 생성시킬 수 있다. 한편, 제1 열처리 단계(S24b)가 플라즈마 라디칼 산화 방식으로 수행되는 경우에는, 300℃ 내지 7000℃의 온도 및 수 mTorr 내지 수십 Torr의 압력 에서 비활성 가스(예를 들어, Ar 또는 Xe) 플라즈마에 산소 포함 가스(예를 들어, O2, O3, H2O, NO 또는 N2O)를 주입하여 산소 라디칼을 생성시킬 수 있다.
제2 열처리 단계(S24b)은 활성 핀들(AF)의 표면의 식각 손상(예를 들어, 격자 결함)을 어닐링(annealing)하기 위해 추가적으로 수행되는 단계이다. 제2 열처리 단계(S24b)는 700℃ 내지 1000℃의 온도 범위 내에서 H2, N2, NH3, He, Ar, Kr, Xe 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 이용해서 이루어질 수 있다.
제1 열처리 단계(S24a)에서 희생막(111)이 산화된 제1 희생 산화막(111a)이 형성되고, 희생막(111)의 하부에 상기 활성 핀들의 일부가 산화되어 제2 희생 산화막(113)이 형성될 수 있다. 예를 들어, 희생막(111)이 SiN 막으로 이루어진 경우에 산소 라디칼에 의해 SiN 막이 산화되어 SiON 막으로 이루어진 제1 희생 산화막(111a)이 형성될 수 있다. 산소 라디칼은 SiON막을 뚫고 들어가서 활성 핀들(AF)의 표면을 산화시켜 제2 희생 산화막(113)을 형성할 수 있다. 예를 들어, 활성 핀들(AF)이 실리콘(Si)으로 이루어진 경우에는 제2 희생 산화막(113)은 실리콘 산화막일 수 있다. 이와 같이 희생 산화 공정이 수행되는 제1 열처리 단계(S24a)에서 희생막(111)은 스스로 산화되면서 활성 핀들(AF)의 표면이 산소 라디칼에 노출되는 시간을 감소시켜주는 역할을 할 수 있다. 또한, 제1 희생 산화막(111a) 자체도 실리콘 산화물보다 산소 투과율이 낮을 수 있으며, 그로 인해 제1 희생 산화막(111a)을 뚫고 활성 핀들(AF)의 표면에 도달하는 산소 라디칼의 양이 실리콘 산화물 대비 더 적을 수 있다. 따라서, 본 실시예에서와 같이 희생막(111)을 형성한 후에 희생 산화 공정을 수행하는 경우는 희생막(111) 없이 희생 산화 공정을 수행하는 경우보다 활성 핀들(AF)의 표면이 산화되어 손실되는 양이 감소할 수 있다. 구체적으로, 희생 산화층이 형성됨에 따라 활성 핀들(AF)의 상부 코너가 라운딩(rounding)되는 정도 및 측면의 산화로 인해 활성 핀들(AF)의 폭이 감소하는 양이 희생막(111) 없이 희생 산화 공정을 수행하는 경우보다 감소할 수 있다.
제2 희생 산화막(113)이 형성됨에 따라 활성 핀들(AF)의 폭(W3a)은 열처리 공정 전의 활성 핀들(AF)의 폭(도 5d의 W3)보다 좁아질 수 있다. 제1 희생 산화막(111a)의 두께(T3a)는 희생막(111)의 두께(도 5d의 T3)보다 두꺼울 수 있다.
본 발명의 일 실시예에서 열처리 공전 전의 활성 핀들(AF)의 폭(도 5d의 W3)은 10nm 정도일 수 있고, 제1 열처리 단계(S24a)가 완료된 후 제2 희생 산화막의 두께(T4)는 1nm 이하일 수 있다. 결국, 제1 열처리 단계(S24a)가 완료된 후 활성 핀들(AF)의 폭(W3a)는 8nm 이상일 수 있다.
활성 핀들(AF) 상에 희생막(111)을 형성하는 공정과 희생막이 형성된 기판을 열처리하는 공정은 동일한 장치 내에서 인시튜(insitu)로 수행될 수 있다. 상기 장치는 다수의 기판을 한꺼번에 처리하는 배치 타입(batch type)의 장치 또는 기판을 낱장씩 처리하는 싱글 타입(single type)의 장치일 수 있다.
도 5f 및 도 6을 참조하면, 활성 핀들(AF) 사이의 트렌치를 매립하는 소자 분리막을 형성할 수 있다(S25).
우선, 제1 및 제2 희생 산화막(111a, 113) 이 형성된 활성 핀들(AF) 사이의 트렌치를 매립하는 절연막을 형성한 후, 하드 마스크 패턴층(203)의 상면이 노출되도록 절연막을 평탄화하는 공정이 수행될 수 있다.
절연막을 평탄화하는 공정은 화학적 기계적 연마(Chemical Mechanical Polishing) 공정일 수 있다. 절연막을 평탄화하는 공정 동안에 하드 마스크 패턴층(203)의 상면에 형성된 제1 희생 산화막(111a)도 제거될 수 있다.
도 5g 및 도 6을 참조하면, 활성 핀들(AF)의 상부를 돌출되도록 소자 분리막(105)을 식각할 수 있다(S26).
먼저, 활성 핀들(AF)이 소자 분리막(105) 상으로 돌출되도록 건식 식각을 이용해 소정의 깊이로 소자 분리막(105)의 리세스(recess)가 이루어질 수 있다. 상기 건식 식각 공정은 제1 및 제2 희생 산화막(111a, 113)에 대해 식각 선택성이 있는 식각 조건을 이용해 소자 분리막(105)만을 식각하도록 수행될 수 있다. 이러한 건식 식각 공정이 수행되는 동안 제1 및 제2 희생 산화막(111a, 113)은 활성 핀들(AF)들의 측면에 식각 손상이 생기는 것을 방지해 줄 수 있다. 실시예에 따라, 습식 식각을 이용해 소자 분리막(105)의 리세스(recess) 공정이 수행될 수 있다.
이어서, 선택적 식각 공정을 이용해 소자 분리막(105)의 식각을 제한하면서 하드 마스크 패턴층(203)이 제거될 수 있다.
다음으로, 습식 식각 공정을 이용해 제1 및 제2 희생 산화막(111a, 113)을 제거하여 소자 분리막(105) 상으로 활성 핀들(AF)의 상면 및 측면이 돌출되도록 할 수 있다. 이때, 소자 분리막(105)이 일부 식각될 수 있다.
이와 달리, 선택적 습식 식각 공정을 이용해 하드 마스크 패턴층(203)을 먼저 제거한 다음, 습식 식각 공정을 이용해 먼저 소자 분리막(105)를 소정이 깊이로 식각하여 리세스를 형성할 수도 있다. 이때, 습식 식각 공정은 희생 산화막(111a, 113)에 대해 식각 선택성이 없는 식각 조건으로 이루어질 수 있다.
도 5h 및 도 6을 참조하면, 활성 핀들(AF) 상에 게이트 절연막(141) 및 게이트 전극(143)을 형성할 수 있다(S27, S28).
다음으로, 제1 및 제2 희생 산화막(111a, 113)이 제거된 활성 핀들(AF)을 포함하는 기판(101) 상에 게이트 절연막(141), 게이트 전극(143), 및 게이트 마스크층(145)을 순차적으로 형성할 수 있다.
도시되지는 않았으나, 게이트 마스크층(145)을 포토리소그래피 및 식각 공정을 이용해 패터닝한 다음, 게이트 전극(143) 및 게이트 절연막(141)을 건식 식각하여 게이트 구조물을 형성할 수 있다.
이어서, 게이트 구조물의 양 측면의 활성 핀들(AF) 내에 소스/드레인 영역인 불순물 영역을 형성할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 7을 참조하면, 도 1에 도시된 반도체 소자(100A)와 달리, 본 발명의 일 실시예에 따른 반도체 소자(100C)는 소자 분리막(105)에 의해 정의된 활성 핀들(AF)을 포함하는 기판(101), 활성 핀들(AF)를 가로지르며 배치된 금속 게이트 전극(149), 금속 게이트 전극(149)과 활성 핀들(AF) 사이에 배치된 고유전 게이트 절연막(147), 금속 게이트 전극(149)의 양 측벽에 배치된 스페이서(151), 소자 분리막(105) 상에 배치된 층간 절연막(171)을 포함할 수 있다. 고유전 게이트 절연막(147)은 금속 게이트 전극(149)과 소자 분리막(105) 사이에도 배치될 수 있다. 또한, 고유전 게이트 절연막(147)은 금속 게이트 전극(149)과 스페이서(151) 사이에도 배치될 수 있다.
도 1을 참조하여 상술한 반도체 소자(100A)의 구성요소들에 대한 설명 내용은 동일한 참조 번호를 가지는 도 7에 도시된 반도체 소자(100C)의 구성요소들에 대해서도 그대로 적용될 수 있다.
고유전 게이트 절연막(147)은 실리콘 산화막보다 높은 유전율을 갖는 절연성 물질을 포함할 수 있고, 예를 들어, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 하프늄 실리케이트, 지르코늄 실리케이트 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
금속 게이트 전극(149)은 제1 게이트 전극(149a) 및 제2 게이트 전극(149b)을 포함할 수 있고, 제1 게이트 전극(149a)은 금속 질화물로 이루어질 수 있다. 예를 들어, 상기 금속 질화물은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN) 등 중의 적어도 하나로 이루어질 수 있다. 제2 게이트 전극(149b)은 금속 물질로 이루어질 수 있다. 예를 들어, 상기 금속 물질은 알루미늄(Al), 텅스텐(W), 또는 몰리브데늄(Mo) 등 중의 적어도 하나로 이루어질 수 있다. 제1 게이트 전극(149a)은 제2 게이트 전극(149b)을 이루는 금속 물질에 대한 확산 방지막으로서 역할을 할 수 있다.
도 8a 및 도 8b는 도 7에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 이들 도면은 도 7에 도시된 C-C'선을 따라 절단된 각 단계별 단면도들이다.
도시되지는 않았으나, 우선, 도 1에 도시된 반도체 소자(100A) 상에 층간 절연막(도 7의 171)을 형성할 수 있다. 층간 절연막(도 7의 171)은 산화막, 질화막, 산질화막 중 어느 하나일 수 있다. 이어서, 게이트 전극(143)의 상면이 노출될 띠까지, 층간 절연막(도 7의 171)을 평탄화할 수 있다.
다음으로, 도 8a를 참조하면, 게이트 전극(143) 및 게이트 절연막(141)을 제거할 수 있다. 그 결과, 활성 핀들(AF)의 상면 및 측면, 그리고 소자 분리막(105)가 노출될 수 있다.
도 8b를 참조하면, 고유전 게이트 절연막(147) 및 금속 게이트 전극(149)를 형성할 수 있다.
고유전 게이트 절연막(147)은 활성 핀들(AF)의 상면 및 측면, 그리고 소자 분리막(105) 상에 실질적으로 균일한 두께로 형성될 수 있다. 도 8에는 도시되지 않았으나, 도 7을 참조하면, 스페이서(151) 측면에도 고유전 게이트 절연막(147)이 형성될 수 있다.
고유전 게이트 절연막(147) 상에 제1 게이트 전극(149a) 및 제2 게이트 전극(149b)가 순차적으로 형성함으로써 금속 게이트 전극(149)이 형성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 9를 참조하면, 도 1에 도시된 반도체 소자(100A)와 달리, 본 발명의 일 실시예에 따른 반도체 소자(100D)는 소자 분리막(105)에 의해 정의된 활성 핀들(AF)을 포함하는 기판(101), 활성 핀들(AF)를 가로지르며 배치된 게이트 전극(143), 게이트 전극(143)과 활성 핀들(AF) 사이에 배치된 게이트 절연막(141), 게이트 전극(143)의 양 측벽에 배치된 스페이서(151)를 포함할 수 있다. 게이트 전극(143) 양측의 활성 핀들(AF) 상에 배치된 소스/드레인 스트레서(161)를 더 포함할 수 있다. 게이트 절연막(141)은 게이트 전극(143)과 소자 분리막(105) 사이에도 배치될 수 있다.
소스/드레인 스트레서(161)는 게이트 전극의 양 측에 노출된 활성 핀들(AF)의 일부를 제거하여 리세스를 형성한 후, 리세스된 활성 핀들(AF) 상에 에피텍셜 공정을 수행하여 형성될 수 있다. 도 9에서는 상기 리세스가 소자 분리막(105)의 상면과 동일한 수준으로 형성되어 있으나, 실시예에 따라 소자 분리막(105)의 상면보다 더 낮게 형성될 수 있다.
소스/드레인 스트레서(161)는 본 발명의 일 실시예에 따른 반도체 소자(100D)가 n형 금속-산화물-반도체(n-channel Metal-Oxide-Semiconductor, NMOS) 트랜지스터인지, p형 금속-산화물-반도체(p-channel Metal-Oxide-Semiconductor, PMOS) 트랜지스터인지에 따라 다른 물질로 이루어질 수 있다. 예를 들어, 기판(101)이 실리콘(Si)으로 이루어지고, 반도체 소자가(100D)가 NMOS 트랜지스터인 경우에는 소스/드레인 스트레서(161)는 SiC로 이루어질 수 있고, 이 경우에 NMOS 트랜지스터의 채널 영역에 인장 응력이 걸릴 수 있다. 기판(101)이 실리콘(Si)으로 이루어지고, 반도체 소자가(100D)가 PMOS 트랜지스터인 경우에는 소스/드레인 스트레서(161)는 SiGe으로 이루어질 수 있고, 이 경우에 PMOS 트랜지스터의 채널 영역에 압축 응력이 걸릴 수 있다. 이와 같이 채널 영역에 걸리는 응력은 트랜지스터의 구동 전류를 증가시킬 수 있다.
소스/드레인 스트레서(161)의 형상은 다양한 형상 일 수 있고, 예를 들어, 도 9에 도시된 바와 같이 오각형의 단면을 가질 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 10에 도시된 반도체 소자(100E)는 도 7에 도시된 반도체 소자(100C)와 도 9에 도시된 반도체 소자(100D)를 조합한 구조이다.
도 10을 참조하면, 도 1에 도시된 반도체 소자(100A)와 달리, 본 발명의 일 실시예에 따른 반도체 소자(100E)는 소자 분리막(105)에 의해 정의된 활성 핀들(AF)을 포함하는 기판(101), 활성 핀들(AF)를 가로지르며 배치된 금속 게이트 전극(149), 금속 게이트 전극(149)과 활성 핀들(AF) 사이에 배치된 고유전 게이트 절연막(147), 금속 게이트 전극(149)의 양 측벽에 배치된 스페이서(151), 소자 분리막(105) 상에 배치된 층간 절연막(171)을 포함할 수 있다. 금속 게이트 전극(149) 양측의 활성 핀들(AF) 상에 배치된 소스/드레인 스트레서(161)를 더 포함할 수 있다. 고유전 게이트 절연막(147)은 금속 게이트 전극(149)과 소자 분리막(105) 사이에도 배치될 수 있다. 또한, 고유전 게이트 절연막(147)은 금속 게이트 전극(149)과 스페이서(151) 사이에도 배치될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100F)는 도 4에 도시된 반도체 소자(100B)와 달리, 소자 분리막(105)에 의해 정의된 활성 핀들(AF)을 포함하는 기판(101), 활성 핀들(AF)를 가로지르며 배치된 금속 게이트 전극(149), 금속 게이트 전극(149)과 활성 핀들(AF) 사이에 배치된 고유전 게이트 절연막(147), 금속 게이트 전극(149)의 양 측벽에 배치된 스페이서(151), 소자 분리막(105)과 활성 핀들(AF) 사이에 제1 및 제2 희생 산화막(111a, 113), 그리고 소자 분리막(105) 상에 배치된 층간 절연막(171)을 포함할 수 있다. 금속 게이트 절연막(141)은 금속 게이트 전극(149)과 소자 분리막(105) 사이에도 배치될 수 있다. 또한, 고유전 게이트 절연막(147)은 금속 게이트 전극(149)과 스페이서(151) 사이에도 배치될 수 있다.
제1 희생 산화막(111a)은 희생막(도 5d의 111)이 산화되어 형성될 수 있다. 희생막(도 5d의 111)은 예를 들어, SiN, SiON, SiC, SiCN, SiOCN, SiOC, SiBN, SiBCN으로 이루어진 그룹에서 선택된 어느 하나일 수 있다. 실시예에 따라, 희생막(121)은 상기 그룹에서 선택된 물질들로 이루어진 다층구조일 수 있다.
제2 희생 산화막(113)은 제1 희생 산화막(111a)의 하부에서 활성 핀들(AF)의 표면 및 기판(101)의 표면이 산화되어 형성될 수 있다.
도 12a 및 도 12b는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 이들 도면은 도 11에 도시된 F-F'선을 따라 절단된 각 단계별 단면도들이다.
도 12a 및 도 12b를 참조하면, 앞서 도 8a 및 도 8b를 참조하여 상술한 제조 방법을 그대로 적용하여 고유전 게이트 절연막(147) 및 금속 게이트 전극(149)를 형성할 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 13을 참조하면, 도 4에 도시된 반도체 소자(100B)와 달리, 본 발명의 일 실시예에 따른 반도체 소자(100G)는 소자 분리막(105)에 의해 정의된 활성 핀들(AF)을 포함하는 기판(101), 활성 핀들(AF)를 가로지르며 배치된 게이트 전극(143), 게이트 전극(143)과 활성 핀들(AF) 사이에 배치된 게이트 절연막(141), 게이트 전극(143)의 양 측벽에 배치된 스페이서(151), 소자 분리막(105)과 활성 핀들(AF) 사이에 제1 및 제2 희생 산화막(111a, 113), 그리고 게이트 전극(143) 양측의 활성 핀들(AF) 상에 배치된 소스/드레인 스트레서(161)를 더 포함할 수 있다. 게이트 절연막(141)은 게이트 전극(143)과 소자 분리막(105) 사이에도 배치될 수 있다.
소스/드레인 스트레서(161)는 게이트 전극의 양 측에 노출된 활성 핀들(AF)의 일부를 제거하여 리세스를 형성한 후, 리세스된 활성 핀들(AF) 상에 에피텍셜 공정을 수행하여 형성될 수 있다. 도 13에서는 상기 리세스가 소자 분리막(105)의 상면과 동일한 수준으로 형성되어 있으나, 실시예에 따라 소자 분리막(105)의 상면보다 더 낮게 형성될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 14에 도시된 반도체 소자(100H)는 도 11에 도시된 반도체 소자(100F)와 도 13에 도시된 반도체 소자(100G)를 조합한 구조이다.
도 14를 참조하면, 도 4에 도시된 반도체 소자(100B)와 달리, 본 발명의 일 실시예에 따른 반도체 소자(100H)는 소자 분리막(105)에 의해 정의된 활성 핀들(AF)을 포함하는 기판(101), 활성 핀들(AF)를 가로지르며 배치된 금속 게이트 전극(149), 금속 게이트 전극(149)과 활성 핀들(AF) 사이에 배치된 고유전 게이트 절연막(147), 금속 게이트 전극(149)의 양 측벽에 배치된 스페이서(151), 소자 분리막(105)과 활성 핀들(AF) 사이에 제1 및 제2 희생 산화막(111a, 113), 소자 분리막(105) 상에 배치된 층간 절연막(171), 그리고 금속 게이트 전극(149) 양측의 활성 핀들(AF) 상에 배치된 소스/드레인 스트레서(161)을 포함할 수 있다. 고유전 게이트 절연막(147)은 금속 게이트 전극(149)과 소자 분리막(105) 사이에도 배치될 수 있다. 또한, 고유전 게이트 절연막(147)은 금속 게이트 전극(149)과 스페이서(151) 사이에도 배치될 수 있다.
도 15는 본 발명의 실시예에 따른 반도체 소자를 포함하는 CMOS(Complementary Metal-Oxide Semiconductor) 인버터(inverter)의 회로도이다.
도 15를 참조하면, CMOS 인버터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성될 수 있다. 트랜지스터(P1, N1)는 상술한 본 발명의 실시예에 따른 반도체 소자들(100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H) 중에 하나일 수 있다. PMOS 및 NMOS 트랜지스터들은 전원 전압 라인(Vdd)과 접지 전압 라인(Vss) 사이에 직렬로 연결되며, PMOS 및 NMOS 트랜지스터의 게이트들에는 입력 신호가 공통으로 입력될 수 있다. 그리고, PMOS 및 NMOS 트랜지스터의 드레인들에서 출력 신호가 공통으로 출력될 수 있다. 또한, PMOS 트랜지스터의 소스에는 구동전압이 인가되며, NMOS 트랜지스터의 소스에는 접지전압이 인가될 수 있다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력할 수 있다. 다시 말해, 인버터의 입력 신호로 로직 레벨 '1'이 입력될 때, 출력 신호로서 로직 레벨 '0'이 출력되며, 인버터의 입력 신호로 로직 레벨 '0'이 입력될 때, 출력 신호로서 로직 레벨 '1'이 출력될 수 있다.
도 16은 본 발명의 실시예에 따른 반도체 소자를 포함하는 SRAM 셀의 회로도이다.
도 16을 참조하면, SRAM 소자에서 하나의 셀은 제1 및 제2 구동 트랜지스터(TN1, TN2), 제1 및 제2 부하 트랜지스터(TP1, TP2) 및 제1 및 제2 액세스 트랜지스터(TN3, TN4)로 구성될 수 있다. 이때, 제1 및 제2 구동 트랜지스터(TN1, TN2)의 소스는 접지 전압 라인(Vss)에 연결되며, 제1 및 제2 부하 트랜지스터(TP1, TP2)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다.
그리고, NMOS 트랜지스터로 이루어진 제1 구동 트랜지스터(TN1)와 PMOS 트랜지스터로 이루어진 제1 부하 트랜지스터(TP1)가 제1 인버터를 구성하며, NMOS 트랜지스터로 이루어진 제2 구동 트랜지스터(TN2)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP2)가 제2 인버터를 구성할 수 있다. SRAM 소자의 셀을 이루는 트랜지스터들은 상술한 본 발명의 실시예에 따른 반도체 소자들(100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H) 중 하나일 수 있다.
제1 및 제2 인버터의 출력단은 제1 액세스 트랜지스터(TN3)와 제2 액세스 트랜지스터(TN4)의 소스와 연결될 수 있다. 또한, 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결될 수 있다. 그리고, 제1 및 제2 액세스 트랜지스터(TN3, TN4)의 드레인은 각각 제1 및 제2 비트라인(BL, /BL)에 연결될 수 있다.
도 17 및 도 18은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 장치 및 저장 장치를 나타낸 블록도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 장치(1000)는, 제어부(1100), 인터페이스(1200), 입출력장치(1300), 메모리(1400) 등을 포함할 수 있다. 제어부(1100), 인터페이스(1200), 입출력장치(1300), 메모리(1400) 등은 데이터가 전달되는 통로를 제공하는 버스(1500, BUS)를 통해 연결될 수 있다.
제어부(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 등과 같은 소자를 포함할 수 있다. 메모리(1400)는 다양한 방식으로 데이터를 읽고 쓸 수 있는 소자를 포함할 수 있으며, 제어부(1100)와 메모리(1400)는 상술한 본 발명의 실시예들에 따른 반도체 소자들(100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H) 중 적어도 하나를 포함할 수 있다.
입출력장치(1300)는 키패드, 키보드, 터치스크린 장치, 표시 장치, 오디오 입출력 모듈 등을 포함할 수 있다. 인터페이스(1200)는 통신 네트워크로 데이터를 송수신하기 위한 모듈일 수 있으며, 안테나, 유무선 트랜시버 등을 포함할 수 있다. 또한, 도 17에 도시된 구성 요소 이외에, 전자 장치(1000)는 응용 칩셋, 영상 촬영 장치 등이 더 포함될 수도 있다. 도 17에 도시한 전자 장치(1000)는 그 카테고리가 제한되지 않으며, 개인 휴대용 정보 단말기(PDA), 휴대용 컴퓨터, 모바일폰, 무선폰, 랩톱 컴퓨터, 메모리 카드, 휴대용 미디어 플레이어, 타블렛 PC 등 다양한 장치일 수 있다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 저장 장치(2000)는 호스트(2300)와 통신하는 컨트롤러(2100) 및 데이터를 저장하는 메모리(2200a, 2200b, 2200c)를 포함할 수 있다. 컨트롤러(2100) 및 각 메모리(2200a, 2200b, 2200c)는 상술한 본 발명의 실시예들에 따른 반도체 소자들(100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H) 중 적어도 하나를 포함할 수 있다.
컨트롤러(2100)와 통신하는 호스트(2300)는 저장 장치(2000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(2100)는 호스트(2300)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(2200a, 2200b, 2200c)에 데이터를 저장하거나, 메모리(2200a, 2200b, 2200c)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 반도체 기판 105: 소자 분리막
AF: 활성 핀 121: 희생막
121a: 제1 희생 산화막 123: 제2 희생 산화막
141: 게이트 절연막 143: 게이트 전극
151: 스페이서 161: 소스/드레인 스트레서
171: 층간 절연층

Claims (10)

  1. 기판 상에 복수의 활성 핀들을 정의하는 트렌치를 형성하는 단계;
    상기 복수의 활성 핀들 상에 희생막을 형성하는 단계;
    상기 희생막 및 상기 복수의 활성 핀들의 표면을 열처리하여 희생 산화막을 형성하는 단계;
    상기 희생 산화막을 제거하는 단계; 및
    상기 희생 산화막이 제거된 상기 복수의 활성 핀들 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 희생막은 실리콘 산화물보다 산소 투과율이 낮은 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 희생막은 SiN, SiON, SiC, SiCN, SiOCN, SiOC, SiBN, SiBCN 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 기판 상에 복수의 활성 핀들을 정의하는 트렌치를 형성하는 단계;
    상기 복수의 활성 핀들 상에 희생막을 형성하는 단계;
    상기 희생막 및 상기 복수의 활성 핀들의 표면을 열처리하여 희생 산화막을 형성하는 단계; 및
    상기 희생 산화막을 제거하는 단계;를 포함하고,
    상기 희생막을 형성하는 단계는 산화성 분위기에서 수행되는 제1 열처리 단계 및 비산화성 분위기에서 수행되는 제2 열처리 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서,
    상기 희생막을 형성하는 단계는 상기 제1 열처리 단계에서 상기 희생막이 산화된 제1 희생 산화막이 형성되는 단계 및 상기 희생막의 하부에 상기 활성 핀들의 일부가 산화되어 제2 희생 산화막이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제5 항에 있어서,
    상기 제2 희생 산화막의 두께는 0nm 초과 1nm 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제4 항에 있어서,
    상기 제1 열처리 단계는 O2, O3, H2O, NO, N2O 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나로부터 발생된 산소 라디칼을 이용해서 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 활성 핀들을 형성하는 단계는,
    상기 기판 상에 복수의 활성 핀들을 정의하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각하는 단계를 포함하고,
    상기 희생막은 상기 마스크 패턴, 상기 복수의 활성 핀들의 측면 및 상기 기판 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 활성 핀들의 상부가 돌출되도록 소자 분리막을 형성하는 단계를 더 포함하고,
    상기 희생막을 형성하는 단계 및 상기 열처리하는 단계는 상기 소자 분리막을 형성한 후에 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 소자 분리막을 형성하는 단계는,
    상기 활성 핀들 사이의 트렌치를 매립하는 절연막을 형성하는 단계; 및
    상기 활성 핀들의 상부가 노출되도록 상기 절연막을 식각하는 단계를 포함하고,
    상기 희생막은 상기 노출된 활성 핀들의 상면과 측면, 그리고 상기 소자 분리막 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.

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