CN106683987B - 半导体器件及其制造方法 - Google Patents

Abstract

本发明提供了一种制造半导体器件的方法，该方法包括以下步骤：在衬底上形成包括真实掩模图案和伪掩模图案的多个掩模图案；去除伪掩模图案；以及利用真实掩模图案作为掩模对衬底进行蚀刻，以形成第一沟槽、第二沟槽以及由第一沟槽和第二沟槽限定的鳍式图案。接触鳍式图案的第二沟槽包括凸出并且位于第二沟槽的底表面与侧表面之间的平滑图案、位于第二沟槽的侧表面与平滑图案之间的第一凹进部分和位于凸出部分与第二沟槽的底表面之间的第二凹进部分。

Description

半导体器件及其制造方法

相关申请的交叉引用

本申请要求于2015年12月11日在韩国知识产权局提交的韩国专利申请No.10-2015-0176742以及于2015年11月5日提交的美国临时专利申请No.62/251,297的优先权及其所有利益，所述申请的内容以引用方式全文并入本文中。

技术领域

本公开涉及半导体器件及其制造方法。

背景技术

多栅极晶体管可为可用于增大半导体器件的密度的多种可能的缩放技术之一。在多栅极晶体管中，可在衬底上形成鳍形或纳米线形状的硅体，栅极形成在硅体的表面上。

由于这种多栅极晶体管可使用三维沟道，因此它们可更容易地缩放。此外，可在不增大多栅极晶体管的栅极长度的情况下提高电流控制能力。而且，可有效地抑制短沟道效应(SCE)，这是指沟道区的电势受漏极电压影响的一种现象。

发明内容

本公开的一些实施例提供了具有改进的操作特征的半导体器件。

本公开的一些实施例提供了用于制造具有改进的操作特征的半导体器件的方法。

根据本公开的实施例不限于上面阐述的那些，并且从以下描述中，本领域技术人员将清楚地理解除以上阐述的那些以外的对象。

根据本发明构思的一些实施例，一种用于制造半导体器件的方法包括在衬底上形成掩模图案以及执行蚀刻处理。蚀刻处理包括：选择性地去除掩模图案中的至少一个，以在不去除其余各个掩模图案之间的衬底的情况下在邻近所述其余各个掩模图案的衬底中限定初始沟槽，以使得初始沟槽的边缘限定尖锐图案；以及蚀刻所述其余各个掩模图案之间的衬底，以限定从衬底突出的鳍式图案和它们之间的浅沟槽。蚀刻步骤使尖锐图案变钝并且增大了初始沟槽的深度，以进一步在邻近鳍式图案中的一个的衬底中限定深沟槽。响应于执行所述蚀刻处理，所述方法还包括在浅沟槽和深沟槽中形成器件隔离图案。

在一些实施例中，响应于执行所述蚀刻处理，鳍式图案中的所述一个的侧壁与深沟槽的底表面之间的衬底部分可限定凸出图案。

在一些实施例中，响应于执行所述蚀刻处理，鳍式图案中的所述一个的侧壁与凸出图案之间的衬底部分可限定第一凹进图案，并且凸出图案与深沟槽的底表面之间的衬底部分可限定第二凹进图案。

在一些实施例中，蚀刻所述其余各个掩模图案之间的衬底的步骤可包括按次序执行第一蚀刻以及执行第二蚀刻。第一蚀刻可在所述其余各个掩模图案之间限定初始浅沟槽以及可增大初始沟槽的深度以限定具有其边缘变钝的尖锐图案的初始深沟槽。第二蚀刻可增大初始浅沟槽和初始深沟槽的对应深度，以分别限定浅沟槽和深沟槽，以使得深沟槽分别在衬底的多个部分中包括第一凹进图案、凸出图案和第二凹进图案。

在一些实施例中，响应于执行所述蚀刻处理，鳍式图案之间的浅沟槽可没有凸出图案。

在一些实施例中，掩模图案可为衬底的第一区上的第一掩模图案，并且鳍式图案和浅沟槽可分别为第一鳍式图案和第一浅沟槽。在执行蚀刻处理之前，所述方法还可包括以下步骤：在衬底的邻近第一区的第二区上形成第二掩模图案，以使得第一掩模图案和第二掩模图案间隔开，它们之间的间距均匀；利用第二掩模图案作为掩模选择性地蚀刻衬底的第二区，以在其中限定第二鳍式图案，第二鳍式图案之间具有第二浅沟槽；以及在第二浅沟槽中形成第一器件隔离膜。第二浅沟槽的深度可与第一浅沟槽的深度相同。

在一些实施例中，深沟槽可为衬底的第一区中的第一深沟槽。所述方法还可包括：在邻近第二鳍式图案中的一个的衬底的第二区中形成第二深沟槽，以使得第二鳍式图案中的所述一个的侧壁与第二深沟槽的底表面之间的衬底部分限定尖锐图案；以及在第二深沟槽中的尖锐图案上形成第二器件隔离膜。第二深沟槽的深度可大于第一深沟槽的深度，并且尖锐图案可以远离第二深沟槽的底表面的方式突出，并且突出得超过凸出图案。

在一些实施例中，浅沟槽和深沟槽中的器件隔离图案可为同一低k器件隔离膜的多个部分。

根据本发明构思的一方面，一种用于制造半导体器件的方法包括以下步骤：在衬底上形成包括真实掩模图案和伪掩模图案的多个掩模图案；去除伪掩模图案；以及利用真实掩模图案作为掩模蚀刻衬底以形成第一沟槽、第二沟槽以及由第一沟槽和第二沟槽限定的鳍式图案，其中，接触鳍式图案的第二沟槽包括向上凸并且位于第二沟槽的底表面与侧表面之间的平滑图案、向下凸并且位于第二沟槽的侧表面与平滑图案之间的第一凹进部分和向下凸并且位于凸出部分与第二沟槽的底表面之间的第二凹进部分。

根据本发明构思的另一方面，一种用于制造半导体器件的方法包括以下步骤：在衬底上形成具有预定间距的掩模图案，其中掩模图案包括真实掩模图案和伪掩模图案；去除伪掩模图案以形成预第二沟槽以及在预第二沟槽与真实掩模图案之间突出的尖锐图案；以及利用真实掩模图案作为掩模蚀刻衬底以形成第一沟槽、通过增大预第二沟槽的深度形成的第二沟槽和通过增大尖锐图案的表面平滑度形成的平滑图案。

根据本发明构思的又一方面，一种用于制造半导体器件的方法包括：在衬底上的第一区和第二区上分别形成第一掩模图案和第二掩模图案，其中，第一掩模图案分别包括真实掩模图案和伪掩模图案；在第二区中利用第二掩模图案作为掩模蚀刻衬底，以形成第二第一沟槽和通过第二第一沟槽限定的第二鳍式图案，其中第二鳍式图案包括真实鳍式图案和伪鳍式图案；利用真实掩模图案作为掩模去除伪掩模图案，形成第一第一沟槽、第一第二沟槽以及通过第一第一沟槽和第一第二沟槽限定的第一鳍式图案；以及去除伪鳍式图案以形成第二第二沟槽。

根据本发明构思的一方面，一种半导体器件包括：第一鳍式图案，其从衬底进一步突出，并且包括彼此相对的第一侧表面和第二侧表面；第一沟槽，其形成在第一侧表面上；第二沟槽，其形成在第二侧表面上并且比第一沟槽更宽；以及平滑图案，其向上凸地形成在第二沟槽的底表面与第一鳍式图案的侧表面之间。

根据本发明构思的另一方面，一种半导体器件包括：衬底，其包括第一区和第二区，在第一区中，第一鳍式图案从衬底进一步突出，在第二区中，第二鳍式图案从衬底进一步突出，在第一区中，第一深沟槽接触第一鳍式图案，在第二区中，第二深沟槽接触第二鳍式图案；平滑图案，其在第一深沟槽的底表面与第一鳍式图案之间向上突出，其中，平滑图案的上表面的斜率连续；以及尖锐图案，其在第二深沟槽的底表面与第二鳍式图案之间向上突出，其中尖锐图案的上表面的斜率不连续。

附图说明

通过参照附图详细描述本公开的示例实施例，本公开的以上和其它特征和优点对于本领域普通技术人员将变得更加清楚，附图中：

图1是提供用于解释根据一些示例实施例的半导体器件的布局图；

图2是沿图1的线A–A'截取的剖视图；

图3是沿图1的线B–B'截取的剖视图；

图4是沿图1的线C–C'截取的剖视图；

图5是提供用于解释根据一些示例实施例的半导体器件的布局图；

图6是沿图5的线D–D'截取的剖视图；

图7是提供用于解释根据一些示例实施例的半导体器件的剖视图；

图8是提供用于解释根据一些示例实施例的半导体器件的剖视图；

图9是提供用于解释根据一些示例实施例的半导体器件的剖视图；

图10是提供用于解释根据一些示例实施例的半导体器件的布局图；

图11是沿图10的线E–E'截取的剖视图；

图12是提供用于解释根据一些示例实施例的半导体器件的剖视图；

图13是提供用于解释根据一些示例实施例的半导体器件的概念图；

图14是包括根据示例实施例的半导体器件的系统芯片(SoC)系统的框图；

图15是包括根据示例实施例的半导体器件的电子系统的框图；

图16至图26是示出提供用于解释根据一些示例实施例的制造半导体器件的方法的中间制造阶段的示图；以及

图27至图32是示出提供用于解释根据一些示例实施例的半导体器件的中间制造阶段的示图。

具体实施方式

现在，将参照其中示出了本发明构思的实施例的附图在下文中更加完全地描述本发明构思。然而，本发明构思可按照许多不同形式实现，并且不应理解为限于本文阐述的实施例。更确切地说，提供这些实施例是为了使得本公开将是彻底和完整的，并且这些实施例将把本发明构思的范围完全传递给本领域技术人员。相同附图标记在说明书中始终指代相同组件。在附图中，为了清楚起见，夸大了层和区的厚度。

本文所用的术语仅是为了描述特定实施例，并且不旨在限制示例实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应该理解，术语“包括”和/或“包含”用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。术语“和/或”包括相关所列项之一或多个的任何和所有组合。

为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等的空间相对术语，以描述附图中所示的一个元件或特征与另一个(一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的器件的除图中所示的取向之外的不同取向。例如，如果图中的器件颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。器件可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地被解释。

应该理解，虽然本文中可使用术语例如第一、第二等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，可在不脱离本发明构思的范围的情况下，将下面讨论的第一元件称作第二元件。

还应该理解，当元件被称作“位于”另一元件“上”、“连接至”另一元件时，其可直接位于所述另一元件上、或者直接连接至所述另一元件，或者可存在中间元件。相反，当元件被称作“直接位于”另一元件或层“上”、“直接连接至”另一元件时，不存在中间元件。还应该理解，示出的元件的尺寸和相对取向不是按比例示出的，并且在一些情况下，为了解释的目的，对它们进行了夸大。

本文参照作为理想实施例(和中间结构)的示意图的剖视图和/或透视图来描述实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，实施例不应被理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入区至非注入区二值变化。同样地，通过注入形成的掩埋区可在掩埋区与注入发生通过的表面之间的区中导致一些注入。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出器件的区的实际形状，并且不旨在限制本发明构思的范围。

除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。

下文中，将参照图1至图4描述根据一些示例实施例的半导体器件。

图1是提供用于解释根据一些示例实施例的半导体器件的布局图，图2是沿图1的线A–A'截取的剖视图。图3是沿图1的线B–B'截取的剖视图，以及图4是沿图1的线C–C'截取的剖视图。

参照图1至图4，根据一些示例实施例的半导体器件可包括衬底10、鳍式图案F、深沟槽DT、器件隔离膜155、层间绝缘膜190、栅电极G、栅极绝缘膜130和140、栅极间隔件160、源极/漏极E等。

衬底10可为例如体硅或绝缘体上硅(SOI)。衬底10可为硅衬底，或者可包括诸如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它材料。衬底10可为其上形成有外延层的底部衬底。

鳍式图案F可在第一方向X上纵长地延伸。如图1所示，鳍式图案F可具有矩形形状，但是示例实施例不限于此。当鳍式图案F呈矩形形状时，鳍式图案F可包括在第一方向X上延伸的长边和在第二方向Y上延伸的短边。在这种情况下，第二方向Y可为不与第一方向X平行而是与其交叉的方向。

鳍式图案F可由深沟槽DT限定。具体地说，深沟槽DT可在第一方向X上形成在鳍式图案F的相对的侧部上。也就是说，深沟槽DT可相对于鳍式图案F在彼此相对的方向上与鳍式图案F接触。形成在鳍式图案F的相对的侧部上的深沟槽DT的深度可彼此相等。

鳍式图案F可通过蚀刻衬底10的一部分形成，并且可包括生长在衬底10上的外延层。例如，鳍式图案F可包括诸如硅或锗的单元素半导体材料。此外，例如，鳍式图案F可包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。

例如，对于IV-IV族化合物半导体，鳍式图案F可为包括碳(C)、硅(Si)、锗(Ge)或锡(Sn)中的两个或更多个的二元化合物或三元化合物、或者掺有IV族元素的这些化合物。

对于III-V族化合物半导体，鳍式图案F可为通过III族元素(可为铝(Al)、镓(Ga)或铟(In)中的至少一个)与V族元素(可为磷(P)、砷(As)或锑(Sb)之一)的组合形成的二元化合物、三元化合物或四元化合物之一。

在以下描述中，假设根据示例实施例的半导体器件的鳍式图案F包括硅。

器件隔离膜155可填充深沟槽DT的一部分。器件隔离膜155可包围鳍式图案F的侧表面的一部分。

例如，器件隔离膜155可包括二氧化硅、氮化硅、氧氮化硅或介电常数比二氧化硅的介电常数更小的低k介电材料中的至少一个。例如，低k介电材料可包括可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、掺碳氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、帕利灵、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。

器件隔离膜155可具有特定应力特征。也就是说，随着器件隔离膜155的体积在沉积之后由于热处理而缩小，器件隔离膜155可具有张应力特征。

有源区ACT可包括鳍式图案F。有源区ACT可包括位于鳍式图案F的相对的侧部上的深沟槽DT的部分。

栅电极G可在第二方向Y上延伸。栅电极G可位于鳍式图案F上，与鳍式图案F交叉。也就是说，栅电极G可包括与鳍式图案F重叠的部分。鳍式图案F可分别包括与栅电极G重叠的部分和不与栅电极G重叠的部分。

参照图1和图2，例如，鳍式图案F可包括与栅电极G重叠的第一部分F-1和不与栅电极G重叠的第二部分F-2。鳍式图案F的第二部分F-2可相对于位于中心的鳍式图案F的第一部分F-1在第一方向X上布置在相对的侧部上。

参照图2和图3，栅电极G可包括功函数金属MG1和填充金属MG2。功函数金属MG1起到调整功函数的作用，并且填充金属MG2起到填充通过功函数金属MG1形成的空间的作用。例如，功函数金属MG1可为N型功函数金属、P型功函数金属或者它们的组合。

在一些示例实施例中，包括栅电极G的有源区ACT可为N型区，因此功函数金属MG1可为N型功函数金属。例如，功函数金属MG1可包括TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN或者它们的组合中的至少一个，但是不限于此。此外，例如，填充金属MG2可包括W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe或者金属合金中的至少一个，但是不限于此。

相反，在一些示例实施例中，包括栅电极G的有源区ACT可为P型区，因此功函数金属MG1可为N型功函数金属和P型功函数金属的组合。例如，功函数金属MG1可包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN、或者它们的组合中的至少一个，但是不限于此。此外，例如，填充金属MG2可包括W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe或者金属合金中的至少一个，但是不限于此。

例如，上述栅电极G可通过置换工艺或者后栅极工艺形成，但是不限于此。

栅极绝缘膜130、140可形成在鳍式图案F与栅电极G之间以及器件隔离膜155与栅电极G之间。栅极绝缘膜130、140可包括界面层130和高k介电膜140。

界面层130可通过氧化鳍式图案F的一部分形成。界面层130可沿着向上突出得比器件隔离膜155的上表面更高的鳍式图案F的轮廓形成。当鳍式图案F是包括硅的硅鳍式图案时，界面层130可包括二氧化硅膜。

如图3所示，界面层130可不沿着器件隔离膜155的上表面形成，但是示例实施例不限于此。根据形成界面层130的方法，界面层130可沿着器件隔离膜155的上表面形成。

除此之外或者可替换地，在包括在器件隔离膜155中的二氧化硅与包括在界面层130中的二氧化硅膜具有不同特性的情况下，即使器件隔离膜155包括二氧化硅，也可沿着器件隔离膜155的上表面形成界面层130。

高k介电膜140可形成在界面层130与栅电极G之间。高k介电膜140可沿着向上突出得比器件隔离膜155的上表面更高的鳍式图案F的轮廓形成。此外，高k介电膜140可形成在栅电极G与器件隔离膜155之间。

高k介电膜140可包括介电常数比二氧化硅的介电常数更高的高k介电材料。例如，高k介电膜140可包括氧氮化硅、氮化硅、氧化铪、铪硅氧化物、镧氧化物、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、二氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物或者铅锌铌酸盐中的一个或多个，但是不限于此。

栅极间隔件160可布置在在第二方向Y上延伸的栅电极G的侧壁上。例如，栅极间隔件160可包括氮化硅(SiN)、氧氮化硅(SiON)、二氧化硅(SiO₂)、氧碳氮化硅(SiOCN)或者它们的组合中的至少一个。

如图所示，作为一个示例，栅极间隔件160可为单膜，但是栅极间隔件160可为其中堆叠有多个膜的多个间隔件。根据制造工艺和使用目的，栅极间隔件160的形状和形成栅极间隔件160的多个间隔件的对应形状可为I-形或L-形、或者它们的组合。

参照图2，源极/漏极E可形成在鳍式图案F上，也就是说，在第一方向X上分别形成在栅电极G的相对的侧部上。源极/漏极E可分别形成在鳍式图案F上。例如，源极/漏极E可形成在鳍式图案F的第二部分F-2上。

源极/漏极E可包括通过外延附生而形成的外延层。此外，第二源极/漏极E可为抬升的源极/漏极。例如，源极/漏极E可为SiGe外延层或者Si外延层。然而，示例实施例不限于上面提供的示例。源极/漏极E可填充形成在鳍式图案F的第二部分F-2中的凹槽Fr。

当根据示例实施例的半导体器件是有源区ACT中的N型晶体管时，源极/漏极E可包括张应力材料。例如，当鳍式图案F是硅时，源极/漏极E可包括晶格常数比硅的晶格常数更小的材料(例如，SiC)。例如，张应力材料可通过将张应力施加在鳍式图案F上来提高沟道区中的载流子迁移率。

层间绝缘膜190可覆盖鳍式图案F、源极/漏极E、栅电极G等。层间绝缘膜190可形成在器件隔离膜155上。

例如，层间绝缘膜190可包括二氧化硅、氮化硅、氧氮化硅或者介电常数比二氧化硅的介电常数更小的低k介电材料中的至少一个。例如，低k介电材料可包括可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、掺碳氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、帕利灵、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。

当根据示例实施例的半导体器件是有源区ACT中的P型晶体管时，源极/漏极E可包括压应力材料。例如，压应力材料可为晶格常数比Si的晶格常数更大的诸如SiGe的材料。例如，压应力材料可通过将压应力施加至鳍式图案F上来提高沟道区中的载流子迁移率。

鳍式图案F可包括台阶部分S和平滑图案SP。

具体地说，鳍式图案F可通过台阶部分S分离为下部和上部。也就是说，鳍式图案F的下部可限定为鳍式图案F的从衬底10突出直到其台阶部分S的部分。类似地，鳍式图案F的上部可限定为从台阶部分S跨越至鳍式图案F的最上部分的部分。鳍式图案F的下部的宽度WF2可大于鳍式图案F的上部的宽度WF1。

本文所用的表达“台阶部分”是指表面的斜率减小变为斜率增大的点或区域、或者表面的斜率减小变为斜率增大的点或区域。也就是说，本文所用的“台阶部分”可指包括表面的轮廓的拐点的概念。换句话说，本文所用的“台阶部分”可指表面的轮廓从向上凸变为向下凸的点或区域、或者表面的轮廓从向下凸变为向上凸的点或区域。也就是说，“台阶部分”指轮廓的斜率变化的符号改变的点或区域。

因此，台阶部分S可为鳍式图案F的侧表面轮廓的斜率变化的符号改变的点或区域。也就是说，台阶部分S可为鳍式图案F的侧表面轮廓从向上凸变为向下凸或从向下凸变为向上凸的点或区域。

鳍式图案F的下部可与器件隔离膜155接触。器件隔离膜155可在鳍式图案F的相对的侧部上包围鳍式图案F的下部。鳍式图案F的上部可由栅极绝缘膜130、140包围。

鳍式图案F的下部的宽度可随着与衬底10的距离减小而增大。也就是说，鳍式图案F的下部的宽度可随着与衬底10的距离增大而减小。

平滑图案SP可形成在深沟槽DT的底表面与侧表面之间。也就是说，平滑图案SP可形成在深沟槽DT的底表面与鳍式图案F的侧表面或侧壁之间。平滑图案SP可形成为在深沟槽DT的底表面与侧表面之间向上凸。具体地说，平滑图案SP也可形成为鳍式图案F的凸出外表。也就是说，平滑图案SP可形成为相对于鳍式图案F在斜线上向上和向外延伸的凸出图案。

由于平滑图案SP可相对于鳍式图案F的侧表面在一方向上形成为凸出的，因此鳍式图案F的在其中形成了平滑图案SP的部分的宽度WF3可大于鳍式图案F的下部的宽度WF2和鳍式图案F的上部的宽度WF1。

平滑图案SP的上表面可形成为弯曲形状。也就是说，平滑图案SP的上表面的斜率可为连续的或为连续地变化的。可在通过多个蚀刻处理对在鳍式图案的切割处理中形成的尖锐部分进行抛光的同时形成平滑图案SP。尖锐部分可包括其中上表面的斜率不连续的部分。通过蚀刻处理，可去除其中上表面的斜率不连续的该部分，随后平滑图案SP的上表面的斜率可整体连续。

第一凹进部分CP1可形成在平滑图案SP与鳍式图案F的侧表面之间。第一凹进部分CP1可为相对于鳍式图案F向内和向下延伸的凸出形状或图案。也就是说，第一凹进部分CP1可为在斜线上向内和向下凹陷的形状。第一凹进部分CP1的下表面可高于深沟槽DT的底表面。

第一凹进部分CP1的上表面的斜率可为连续的。也就是说，第一凹进部分CP1也可通过多个蚀刻处理被抛光为弯曲表面。将第一凹进部分CP1与平滑图案SP连接的上表面的斜率也可为连续的。

第二凹进部分CP2可形成在平滑图案SP与深沟槽DT的底表面之间。第二凹进部分CP2可为相对于鳍式图案F向内和向下延伸的凸出形状或图案。也就是说，第二凹进部分CP2可为在向内和向下的方向上在斜线上凹陷的形状。第二凹进部分CP2的下表面可形成为低于第一凹进部分CP1的下表面。

第二凹进部分CP2的上表面的斜率可为连续的。也就是说，第二凹进部分CP2也可通过多个蚀刻处理被抛光为弯曲表面。将第二凹进部分CP2与平滑图案SP连接的上表面的斜率也可为连续的。

因此，将第一凹进部分CP1、平滑图案SP和第二凹进部分CP2彼此连接的上表面的斜率可为整体连续的。也就是说，如本文所用，表述“连续的”可包括由表面上的微缺陷产生的斜率不连续。

平滑图案SP可形成在鳍式图案F与深沟槽DT接触的部分上，也就是说，形成在鳍式图案F的侧壁与深沟槽DT的底部之间的界面或交叉部分上。参照图3，由于深沟槽DT可形成在鳍式图案F的相对的侧表面上，因此平滑图案SP也可形成在鳍式图案F的相对的侧表面上。

在根据一些示例实施例的半导体器件中，形成在深沟槽DT的底部与鳍式图案F的侧表面之间的尖锐部分可形成为平滑的。如果尖锐图案保持其形状，则其可作为鬼(ghost)鳍式图案。如本文所用，术语“鬼鳍式图案”是指原本想要去除的一个或多个鳍式图案的残余部分成问题地存在。具体地说，当形成鬼鳍式图案时，在源极/漏极E的形成过程中，外延层也会生长在鬼鳍式图案上，这可能导致与源极/漏极E的短路，并且在电气上影响鳍式图案F的沟道区。因此，包括这种鬼鳍式图案的半导体器件的可靠性和工作特性会劣化。

因此，根据一些示例实施例的半导体器件可通过抑制鬼鳍式图案的产生而具有提高的可靠性和工作特性。而且，平滑图案SP的形成可提供鳍式图案F的漏电流减小的效果。

下文中，将参照图5和图6描述根据一些示例实施例的半导体器件。同时，为了简明起见，将简单提及或省略提及与参照图1至图4的元件或操作重复的元件或操作。

图5是提供用于解释根据一些示例实施例的半导体器件的布局图，图6是沿图5的线D–D'截取的剖视图。

参照图5和图6，根据一些示例实施例的半导体器件可包括第一鳍式图案F1和第二鳍式图案F2、浅沟槽ST和第一深沟槽DT1。

第一鳍式图案F1和第二鳍式图案F2可在第一方向X1上纵长地延伸。第一鳍式图案F1和第二鳍式图案F2可在第二方向Y1上彼此间隔开。可通过浅沟槽ST和第一深沟槽DT1限定第一鳍式图案F1和第二鳍式图案F2。具体地说，第一鳍式图案F1和第二鳍式图案F2可通过浅沟槽ST彼此间隔开。浅沟槽ST可形成在第一鳍式图案F1的面对第二鳍式图案F2的侧表面上。第一深沟槽DT1可形成在相对于第一鳍式图案F1不面对浅沟槽ST的侧表面上。第一深沟槽DT1可形成在相对于第二鳍式图案F2不面对浅沟槽ST的侧表面上。

浅沟槽ST可形成在第一鳍式图案F1与第二鳍式图案F2之间。浅沟槽ST的深度可小于第一深沟槽DT1的深度。浅沟槽ST的宽度W1可小于第一深沟槽DT1的宽度W2。

平滑图案SP可形成在鳍式图案F与第一深沟槽DT1接触的部分上。平滑图案SP可不形成在鳍式图案F与浅沟槽ST接触的部分上。平滑图案SP的上表面可低于浅沟槽ST的底表面。然而，示例实施例不限于上面提供的示例。平滑图案SP的上表面可高于浅沟槽ST的底表面。

第一凹进部分CP1的底表面可等于或低于浅沟槽ST的底表面。第一凹进部分CP1可为衬底10的上表面中的被蚀刻至与浅沟槽ST相同深度的部分。

第二凹进部分CP2的底表面可低于浅沟槽ST的底表面。第二凹进部分CP2可为衬底10的上表面中的在形成浅沟槽ST之前就已被蚀刻的部分。因此，第二凹进部分CP2可形成得比浅沟槽ST的底表面更深。

下文中，将参照图5和图7描述根据一些示例实施例的半导体器件。同时，为了简明起见，将简单提及或省略提及与参照图1至图6的元件或操作重复的元件或操作。

图7是提供用于解释根据一些示例实施例的半导体器件的剖视图。图7是沿图5的线D–D'截取的剖视图。为了便于解释，图7省略了图6的栅极绝缘膜130、140和栅电极G的示意。

参照图5和图7，根据一些示例实施例的半导体器件可包括第一衬垫L1。

第一衬垫L1可形成在第一鳍式图案F1和第二鳍式图案F2的侧表面上。第一衬垫L1可沿着第一鳍式图案F1和第二鳍式图案F2的侧表面的表面轮廓共形地形成。而且，第一衬垫L1可沿着浅沟槽ST和第一深沟槽DT1的底表面形成。此外，第一衬垫L1可沿着浅沟槽ST和第一深沟槽DT1的侧壁的部分形成。第一衬垫L1可形成在第一鳍式图案F1和第二鳍式图案F2与器件隔离膜155之间。也就是说，第一衬垫L1可形成在第一鳍式图案F1和第二鳍式图案F2的下部的表面上，并且可不形成在上部的表面上，所述上部相对于台阶部分S形成在上方。然而，示例实施例不仅限于任何特定示例。因此，根据制造工艺，也可将第一衬垫L1形成在上部的表面上。相似地，根据材料和制造工艺，第一衬垫L1不仅可形成在第一鳍式图案F1和第二鳍式图案F2的表面上，而且可形成在衬底10的上表面上。

第一衬垫L1可由向第一鳍式图案F1和第二鳍式图案F2的沟道区施加第一应力的材料形成。通过将第一应力引入第一鳍式图案F1和第二鳍式图案F2的沟道区，第一衬垫L1可起到提高沟道区中的载流子迁移率的作用。在一些示例实施例中，当沟道区是N型沟道区时，第一衬垫L1可由向沟道区施加张应力的材料形成。例如，第一衬垫L1可由氮化硅(SiN)、氧氮化硅(SiON)、硼氮化硅(SiBN)、碳化硅(SiC)、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、氧碳化硅(SiOC)、二氧化硅(SiO₂)、多晶硅或者它们的组合形成。在一些示例实施例中，第一衬垫L1可具有大约

的厚度。

下文中，将参照图5和图8描述根据一些示例实施例的半导体器件。同时，为了简明起见，将简单提及或省略提及与参照图1至图7的元件或操作重复的元件或操作。

图8是提供用于解释根据一些示例实施例的半导体器件的剖视图。图8是沿图5的线D–D'截取的剖视图。为了便于解释，图8省略了图6的栅极绝缘膜130、140和栅电极G的示意。

参照图5和图8，根据一些示例实施例的半导体器件可额外包括第二衬垫L2。

第二衬垫L2可形成在第一衬垫L1与第一鳍式图案F1和第二鳍式图案F2之间。

第二衬垫L2可由氧化物膜形成。例如，第二衬垫L2可由自然氧化物膜形成。在一些示例实施例中，可通过执行将第一鳍式图案F1和第二鳍式图案F2的表面热氧化的工艺来获得形成第二衬垫L2的氧化物膜。在一些示例实施例中，第二衬垫L2可具有大约

的厚度。

下文中，将参照图5和图9描述根据一些示例实施例的半导体器件。同时，为了简明起见，将简单提及或省略提及与参照图1至图8的元件或操作重复的元件或操作。

图9是提供用于解释根据一些示例实施例的半导体器件的剖视图。图9是沿图5的线D–D'截取的剖视图。为了便于解释，图9省略了图6的栅极绝缘膜130、140和栅电极G的示意。

参照图5和图9，在根据一些示例实施例的半导体器件中，第一鳍式图案F1和第二鳍式图案F2可倾斜。

器件隔离膜155可具有特定应力特征。也就是说，器件隔离膜155可随着其体积在沉积之后由于热处理缩小而具有张应力特征。可根据器件隔离膜155的体积，由器件隔离膜155的张应力特征确定第一鳍式图案F1和第二鳍式图案F2的斜率。也就是说，当相对的侧表面上的器件隔离膜155具有彼此不同的体积时，第一鳍式图案F1和第二鳍式图案F2的斜率可随着这种体积差异的增大而增大。这是因为大体积器件隔离膜155的收缩率小于小体积器件隔离膜155的收缩率。

具体地说，第一鳍式图案F1和第二鳍式图案F2各自可在第一深沟槽DT1分别接触第一鳍式图案F1和第二鳍式图案F2的方向上倾斜。也就是说，第一鳍式图案F1相对于第一深沟槽DT1的方向立起的角(standing angle)为第一角θ1，并且第二鳍式图案F2相对于第一深沟槽DT1的方向立起的角为第二角θ2。第一角θ1和第二角θ2可为锐角。

下文中，将参照图10和图11描述根据一些示例实施例的半导体器件。同时，为了简明起见，将简单提及或省略提及与参照图1至图8的元件或操作重复的元件或操作。

图10是提供用于解释根据一些示例实施例的半导体器件的布局图，图11是沿图10的线E–E'截取的剖视图。

参照图10和图11，根据一些示例实施例的半导体器件可包括第三鳍式图案F3至第五鳍式图案F5、第一浅沟槽ST1和第二浅沟槽ST2以及深沟槽DT。

第三鳍式图案F3至第五鳍式图案F5可在第一方向X1上纵长地延伸。第三鳍式图案F3至第五鳍式图案F5可在第二方向Y1上彼此间隔开。可通过第一浅沟槽ST1和第二浅沟槽ST2以及深沟槽DT限定第三鳍式图案F3至第五鳍式图案F5。

具体地说，第三鳍式图案F3和第四鳍式图案F4可通过第一浅沟槽ST1彼此间隔开。第四鳍式图案F4和第五鳍式图案F5可通过第二浅沟槽ST2彼此间隔开。第一浅沟槽ST1可形成在第三鳍式图案F3的面对第四鳍式图案F4的侧表面上。第二浅沟槽ST2可形成在第四鳍式图案F4的面对第五鳍式图案F5的侧表面上。深沟槽DT可形成在相对于第三鳍式图案F3不面对第一浅沟槽ST的侧表面上。另一深沟槽DT可形成在相对于第五鳍式图案F5不面对第二浅沟槽ST的侧表面上。

第一浅沟槽ST1和第二浅沟槽ST2可形成在第三鳍式图案F3至第五鳍式图案F5之间。具体地说，第一浅沟槽ST1可形成在第三鳍式图案F3与第四鳍式图案F4之间。第二浅沟槽ST2可形成在第四鳍式图案F4与第五鳍式图案F5之间。

第一浅沟槽ST1和第二浅沟槽ST2的深度可小于深沟槽DT的深度。第一浅沟槽ST1和第二浅沟槽ST2的宽度可小于深沟槽DT的宽度。

平滑图案SP可形成在第三鳍式图案F3和第五鳍式图案与深沟槽DT接触的部分上(即，在它们之间的界面处)。平滑图案SP可不形成在第三鳍式图案F3至第五鳍式图案F5与浅沟槽ST接触的部分上。

平滑图案SP的上表面可低于第一浅沟槽ST1和第二浅沟槽ST2的底表面。然而，示例实施例不限于上面提供的示例。平滑图案SP的上表面可高于第一浅沟槽ST1和第二浅沟槽ST2的底表面。

第一凹进部分CP1的底表面可等于或低于第一浅沟槽ST1和第二浅沟槽ST2的底表面。第一凹进部分CP1可为衬底10的上表面中的被蚀刻至与第一浅沟槽ST1和第二浅沟槽ST2相同深度的部分。

第二凹进部分CP2的底表面可低于第一浅沟槽ST1和第二浅沟槽ST2的底表面。第二凹进部分CP2可为衬底10的上表面中的在形成第一浅沟槽ST1和第二浅沟槽ST2之前就已被蚀刻的部分。因此，第二凹进部分CP2可形成得比第一浅沟槽ST1和第二浅沟槽ST2的底表面更深。

具体地说，第三鳍式图案F3和第五鳍式图案F5可在深沟槽DT分别接触第三鳍式图案F3和第五鳍式图案F5的方向上倾斜。也就是说，第三鳍式图案F3相对于深沟槽DT的方向立起的角为第一角θ3，并且第五鳍式图案F5相对于深沟槽DT的方向立起的角为第二角θ4。第一角θ3和第二角θ4可为锐角。然而，实施例不限于上面提供的任何示例。第一角θ3和第二角θ4可为直角或者钝角。

下文中，将参照图12描述根据一些示例实施例的半导体器件。同时，为了简明起见，将简单提及或省略提及与参照图1至图11的元件或操作重复的元件或操作。

图12是提供用于解释根据一些示例实施例的半导体器件的剖视图。为了便于解释，图12省略了栅极绝缘膜130、140和栅电极G的示意。

参照图12，在根据一些示例实施例的半导体器件中，衬底10包括第一区I和第二区II。第一区Ⅰ和第二区Ⅱ可为在同一半导体器件中彼此邻近或彼此间隔开的区。

像图6的半导体器件一样，半导体器件可在第一区I中包括第一鳍式图案F1、第二鳍式图案F2、浅沟槽ST、第一深沟槽DT、器件隔离膜155、平滑图案SP、第一凹进部分CP1、第二凹进部分CP2等。

半导体器件可在第二区Ⅱ中包括第七鳍式图案F7、第八鳍式图案F8、第三浅沟槽ST3、第四浅沟槽ST4、第五浅沟槽ST5、第二深沟槽DT2和尖锐图案SP'。

像第一鳍式图案F1和第二鳍式图案F2一样，第七鳍式图案F7和第八鳍式图案F8可在第一方向X1上纵长地延伸。然而，示例实施例不限于上面提供的示例。在第一区I和第二区II中的鳍式图案延伸方向可彼此不同。本文假设第一区Ⅰ中的鳍式图案和第二区Ⅱ中的鳍式图案在相同方向上延伸。

第七鳍式图案F7和第八鳍式图案F8可在第二方向Y1上彼此间隔开。第七鳍式图案F7和第八鳍式图案F8可通过第三浅沟槽ST3至第五浅沟槽ST5和第二深沟槽DT2限定。具体地说，第七鳍式图案F7和第八鳍式图案F8可通过第三浅沟槽ST3彼此间隔开。第三浅沟槽ST3可形成在第七鳍式图案F7的面对第八鳍式图案F8的侧表面上。第四浅沟槽ST4可形成在相对于第七鳍式图案F7不面对第三浅沟槽ST3的侧表面上。第五浅沟槽ST5可形成在相对于第八鳍式图案F8不面对第三浅沟槽ST3的侧表面上。

第二深沟槽DT2可与第四浅沟槽ST4接触。也就是说，第四浅沟槽ST4可形成在第二深沟槽DT2与第七鳍式图案F7之间。在这种情况下，第四浅沟槽ST4可被鳍切割处理去除一个侧壁。也就是说，第四浅沟槽ST4可以第七鳍式图案F7的侧壁作为一侧，并且在另一侧与第二深沟槽DT2接触。

另一第二深沟槽DT2可与第五浅沟槽ST5接触。也就是说，第五浅沟槽ST5可形成在第二深沟槽DT2与第八鳍式图案F8之间。在这种情况下，第五浅沟槽ST5可被鳍切割处理去除一个侧壁。也就是说，第五浅沟槽ST5可以第八鳍式图案F8的侧壁作为一侧，并且在另一侧与第二深沟槽DT2接触。

第二区Ⅱ中的第二深沟槽DT2可形成得比第一区Ⅰ中的第一深沟槽DT更深。第一区Ⅰ中的浅沟槽ST可与第二区Ⅱ中的第三浅沟槽ST3和第四浅沟槽ST4具有相同深度。本文所用的术语“相同”深度可指通过在彼此不同的时间点但按照彼此相同的方式执行的蚀刻处理形成的深度，并且可包括根据相同处理的一定深度的细微台阶部分。

器件隔离膜140P可填充第二区Ⅱ中的第三浅沟槽ST3至第五浅沟槽ST5。器件隔离膜140P可填充第二区Ⅱ中的第三浅沟槽ST3至第五浅沟槽ST5的一部分。也就是说，器件隔离膜140P可暴露出第七鳍式图案F7至第八鳍式图案F8的上表面。

第二器件隔离膜145可填充第二区Ⅱ中的第二深沟槽DT2。第二器件隔离膜145可与第一器件隔离膜140P接触。具体地说，第二器件隔离膜145可与形成在第四浅沟槽ST4中的第一器件隔离膜140P接触。此外，第二器件隔离膜145可与形成在第五浅沟槽ST5中的第一器件隔离膜140P接触。

第二器件隔离膜145可与第一器件隔离膜140P包括相同材料。然而，示例实施例不限于上面提供的任何示例。第二器件隔离膜145和第一器件隔离膜140P可包括彼此不同的材料。例如，包括在第一器件隔离膜140P中的材料可比包括在第二器件隔离膜145中的材料具有更好的间隙填充能力。

第一器件隔离膜140P和第二器件隔离膜145可与器件隔离膜155包括相同的材料。然而，示例实施例不限于上面提供的示例。例如，第一器件隔离膜140P和第二器件隔离膜145可包括二氧化硅、氮化硅、氧氮化硅或者介电常数小于二氧化硅的介电常数的低k介电材料中的至少一个。例如，低k介电材料可包括可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、掺碳氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、帕利灵、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。

尖锐图案SP'可形成在第二区Ⅱ中。尖锐图案SP'可形成在第二深沟槽DT2与第四浅沟槽ST4之间。除此之外或者可替换地，尖锐图案SP'可形成在第二深沟槽DT2与第五浅沟槽ST5之间。

尖锐图案SP'的上表面可包括上表面的斜率不连续的点。也就是说，尖锐图案SP'可包括尖锐且抬升的部分。尖锐图案SP'的上表面可比第一区Ⅰ中的平滑图案SP的上表面更高。尖锐图案SP'的最上部分的高度可形成为比平滑图案SP的最上部分高出预定高度S。

下文中，将参照图13描述根据一些示例实施例的半导体器件。同时，为了简明起见，将简单提及或省略提及与参照图1至图12的元件或操作重复的元件或操作。

图13是提供用于解释根据一些示例实施例的半导体器件的概念图。

参照图13，根据示例实施例的半导体器件可包括逻辑区210和SRAM形成区220。用于半导体器件的操作的逻辑器件可形成在逻辑区210中，并且SRAM可形成在SRAM形成区220中。

在一些示例实施例中，根据上述示例实施例的半导体器件中的任一个可布置在SRAM形成区220中。此外，在其它示例实施例中，根据上述示例实施例的半导体器件中的任一个可在SRAM形成区220中与另一个组合布置。

在一些示例实施例中，图12的第一区Ⅰ可形成在逻辑区210中，图12的第二区Ⅱ可形成在SRAM形成区220中。

虽然图13例示了逻辑区210和SRAM形成区220，但是示例实施例不限于此。例如，本公开也可应用于逻辑区210以及形成有其它存储器(例如，DRAM、MRAM、RRAM、PRAM等)的区。

图14是包括根据示例实施例的半导体器件的SoC系统的框图。

参照图14，SoC系统1000包括应用处理器1001和DRAM 1060。

应用处理器1001可包括中央处理单元(CPU)1010、多媒体系统1020、多级互连总线1030、存储器系统1040和外围电路1050。

CPU 1010可执行用于驱动SoC系统1000的算术操作。在一些示例实施例中，可在包括多个核的多核环境上构造CPU 1010。

在示例实施例中，CPU 1010可包括具有例如SRAM的高速缓存。高速缓存可包括L1高速缓存、L2高速缓存等。根据上述一些示例实施例，可采用半导体器件作为例如这种高速缓存的一个组件。

多媒体系统1020可用于在SoC系统1000上执行多种多媒体功能。例如，多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、相机系统、后处理器等。

多级互连总线1030可用于在CPU 1010、多媒体系统1020、存储器系统1040与外围电路1050之间交换数据通信。在本公开的一些示例实施例中，多级互连总线1030可具有多层结构。具体地说，多级互连总线1030的示例可为多层先进高性能总线(AHB)或者多层先进可扩展接口(AXI)，但是示例实施例不限于此。

存储器系统1040可提供用于应用处理器1001连接至外部存储器(例如，DRAM1060)以及执行高速操作的环境。在本公开的一些示例实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM 1060)的分离的控制器(例如，DRAM控制器)。

外围电路1050可提供用于使SoC系统1000与外部装置(例如，主板)无缝连接的环境。因此，外围电路1050可包括用于允许与连接至SoC系统1000的外部装置的可兼容操作的多种接口。

DRAM 1060可用作用于应用处理器1001的操作的操作存储器。在一些示例实施例中，DRAM 1060可如图所示地布置在应用处理器1001外部。具体地说，DRAM 1060可与应用处理器1001封装为层叠封装(PoP)类型。

SoC系统1000的上述组件中的至少一个可包括根据上面解释的示例实施例的半导体器件中的至少一个。

图15是包括根据示例实施例的半导体器件的电子系统的框图。

参照图15，根据示例实施例的电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可经总线1150彼此结合。总线1150对应于数据传输的路径。

控制器1110可包括微处理器、数字信号处理器、微控制器或能够执行与上述这些功能相似的功能的逻辑装置中的至少一个。I/O装置1120可包括键区、键盘或显示装置。存储器装置1130可存储数据和/或命令。接口1140可执行将数据发送至通信网络或从通信网络接收数据的功能。接口1140可为有线形式或无线形式。例如，接口1140可包括天线或者有线/无线收发器。

虽然未示出，但是电子系统1100可额外包括诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)的操作存储器，其被构造为改进控制器1110的操作。例如，当电子系统1100包括高速SRAM时，可在这种高速SRAM中采用根据上述示例实施例的半导体器件。

此外，根据示例实施例的半导体器件可设置在存储器装置1130中，或者设置作为控制器1110、I/O装置1120等的一部分。

电子系统1100可应用于或用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送和/或接收数据的任何电子产品中。

下文中，将参照图5、图6以及图16至图26描述根据一些示例实施例的制造半导体器件的方法。在以下描述中，为了简明起见，将不描述或简单描述上面已经描述了的半导体器件的示例实施例。

图16至图26是示出制造的中间阶段的示图，提供它们以用于解释根据一些示例实施例的制造半导体器件的方法。

参照图16，在衬底10上形成硬掩模层20，并且在硬掩模层20上形成牺牲图案30。

衬底10例如可为体硅或绝缘体上硅(SOI)。衬底10可为硅衬底，或者可包括诸如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它材料。衬底10可为其上形成有外延层的底部衬底。

硬掩模层20可被构造为多层。所述层中的一个或多个可由含硅材料(诸如二氧化硅(SiO_x)、氧氮化硅物(SiON)、氮化硅(Si_xN_y)、正硅酸乙酯(TEOS)或多晶硅等)、含碳材料(诸如非晶碳层(ACL)或旋涂硬掩模(SOH))或者金属中的至少一个形成。所述多个层的下层可由例如氮化硅形成，并且所述下层可在氮化硅下方额外包括薄二氧化硅。中间层可由二氧化硅形成。上层可由多晶硅形成。然而，示例实施例不限于上面提供的示例。

牺牲图案30用于在后续工艺(见图17)中形成间隔件图案30S。牺牲图案30可包括牺牲膜31和防反射膜32。

牺牲膜31可被图案化并且形成在硬掩模层20上。牺牲膜31可包括多晶硅、ACL或SOH中的任一个。

防反射膜32可形成在牺牲膜31上。防反射膜32可包括在光刻工艺中减少或防止光相对于下面的层反射的层。防反射膜32可由氧氮化物膜(SiON)形成。

例如，可通过诸如原子层沉积(ALD)、化学气相沉积(CVD)、旋涂等的工艺形成硬掩模层20、牺牲膜31和防反射膜32，并且根据使用的材料，可添加烘烤工艺或固化工艺。

参照图17，间隔件图案30S可形成在牺牲图案30的侧壁上。

具体地说，可形成共形地覆盖牺牲图案30的间隔件材料层，随后可执行回蚀工艺，从而在牺牲图案30的侧壁上形成间隔件图案30S。可通过考虑最终形成的鳍式图案之间的间距来确定间隔件图案30S的宽度。最终形成的鳍式图案之间的间距可比商业摄影装置的分辨极限更窄。邻近的间隔件图案30S之间的间距在一些实施例中可基本均匀。

间隔件图案30S的材料可由相对于牺牲图案30具有蚀刻选择性的材料形成。例如，当牺牲图案由多晶硅、非晶碳层(ACL)或旋涂硬掩模(SOH)形成时，间隔件材料层可由二氧化硅或者氮化硅形成。间隔件材料层可通过原子层沉积(ALD)形成。在这种情况下，间隔件图案30S的深度或宽度T1至T4可为均匀的。也就是说，通过利用原子层沉积使间隔件图案30S的深度或宽度T1至T4相等，可在后续工艺中形成相同宽度的鳍式图案。

上述形成间隔件图案30S的工艺可为双重图案化技术(DPT)或四重图案化技术(QPT)的处理的一部分。因此，对应的间隔件图案30S之间的间距可为恒定或均匀的。然而，示例实施例不限于上面提供的示例。

参照图18，去除牺牲图案30，并且利用间隔件图案30S作为掩模对硬掩模层20进行蚀刻，以形成掩模图案20P。

由于间隔件图案30S在特定蚀刻条件下相对于牺牲图案具有蚀刻选择性，因此可选择性地去除牺牲图案。通过去除牺牲图案30，可形成余留具有线形的间隔件图案30S。

通过利用间隔件图案30S作为掩模各向异性地蚀刻硬掩模层20，可在衬底上形成掩模图案20P。

参照图19，可在衬底10上形成覆盖掩模图案20P和间隔件图案30S的阻挡膜40。

阻挡膜40可覆盖衬底10的上表面、掩模图案20P的侧表面以及间隔件图案30S的上表面和侧表面全部。

参照图20，可在阻挡膜50上形成感光膜50。

感光膜50可包括光致抗蚀剂(PR)。可针对光刻处理形成感光膜50。

参照图21，图案膜60可形成为暴露出感光膜50的一部分，并且可执行光刻处理。

图案膜60可为在光刻处理中光不能通过的膜。可通过光刻来软化感光膜50被图案膜60暴露的部分。因此，可根据图案膜60的形状在稍后的阶段去除感光膜50的暴露的部分。然而，暴露的部分可根据感光膜50的类型而固化。在这种情况下，将被去除的部分可被图案膜60覆盖。

此时，可将间隔件图案30S划分为真实间隔件图案31S和伪(dummy)间隔件图案32S。也就是说，在间隔件图案30S中，与图案膜60重叠的间隔件图案30S可归为真实间隔件图案31S。相反，在间隔件图案30S中，不与图案膜60重叠的间隔件图案30S可归为伪间隔件图案32S。

此外，掩模图案20P可分为真实掩模图案21P和伪掩模图案22P。也就是说，在掩模图案20P中，与图案膜60重叠的掩模图案20P可归为真实掩模图案21P。相反，在掩模图案20P中，不与图案膜60重叠的掩模图案20P可归为伪掩模图案22P。

参照图22，可去除感光膜50的一部分以形成感光膜图案50P。

感光膜图案50P可转变为图案膜60的相同形状，或者可转变为图案膜60的相反形状。因此，如图所示，可暴露出阻挡膜40的一部分。

参照图23，可去除阻挡膜40(通过感光膜图案50P暴露)的一部分、伪间隔件图案32S和伪掩模图案22P。

根据阻挡膜40通过感光膜图案50P暴露的所述一部分、伪间隔件图案32S和伪掩模图案的去除，可形成第一沟槽T1。根据阻挡膜40的暴露的部分、伪间隔件图案32S和伪掩模图案的去除，可蚀刻衬底10的一部分。结果，衬底10的上表面可稍稍降低。因此，与未去除阻挡膜40的部分相比，第一沟槽T1的底表面可降低了第一深度D1。

此时，可将阻挡膜40、伪间隔件图案32S和伪掩模图案22P按次序或一次性去除。也就是说，去除阻挡膜40、伪间隔件图案32S和伪掩模图案22P的方式不限于任何特定示例。

参照图24，随后可去除阻挡膜40。

因此，第一沟槽T1可变为形成在衬底10中的第二沟槽T2。第二沟槽T2的深度可为第一深度D1。

此时，可在形成了第二沟槽T2的部分上以及未蚀刻的衬底的上表面上形成第一尖锐图案SP1。第一尖锐图案SP1可为形成在将衬底10未蚀刻的上表面与被蚀刻的第二沟槽T2连接的部分上的突出部分。尖锐图案SP'的上表面可包括斜率不连续的点。

参照图25，可利用掩模图案21P作为掩模对衬底10进行蚀刻，以形成预浅沟槽ST'和第一预深沟槽DT1'。

形成浅沟槽ST的处理包括多个处理而非一个处理。因此，预沟槽ST'、DT1'可首先形成为如图示的预定深度，随后可额外执行氧化工艺，以修复衬底10的表面上的缺陷。

因此，可将预浅沟槽ST'蚀刻至第二深度D2，并且可将第一预深沟槽DT1'蚀刻至比第二深度D2更深的第三深度D3。

此时，可在第一预深沟槽DT1'的侧壁上形成第二尖锐图案SP2。第二尖锐图案SP2可比第一尖锐图案SP1形成得更深。像第一尖锐图案SP1一样，第二尖锐图案SP2仍然可包括上表面的斜率不连续的点。

然而，由于第二尖锐图案SP2可比第一尖锐图案SP1经受更多的蚀刻处理和氧化处理，因此其表面可稍稍平滑和柔软。此外，在蚀刻处理中，可去除间隔件图案30S的至少一部分。

参照图26，可通过进一步增大预浅沟槽ST'和第一预深沟槽DT1'的深度来形成浅沟槽ST和第一深沟槽DT。

如上所述，随着预浅沟槽ST'通过多个蚀刻处理和氧化处理进一步加深，预浅沟槽ST'可变为浅沟槽ST(本文中还称作第一沟槽)。类似地，第一预深沟槽DT1'也可进一步加深成为最终形式的第一深沟槽DT(本文中还称作第二沟槽)。

浅沟槽ST可具有比第二深度D2更深的第四深度D4，并且第一深沟槽DT可具有比第三深度D3更深的第五深度D5。第五深度D5可比第四深度D4更深。浅沟槽ST的宽度W1可小于第一深沟槽DT的宽度W2。

根据浅沟槽ST和第一深沟槽DT的形成，也可形成第一鳍式图案F1和第二鳍式图案F2。向上凸的平滑图案SP可形成在第一深沟槽DT的底表面与第二鳍式图案F2之间。

平滑图案SP可形成得比上述第二尖锐图案SP2更平滑。平滑图案SP的上表面的斜率可为整体连续的。此外，第一凹进部分CP1和第二凹进部分CP2可分别形成在平滑图案SP的相对的侧部上。

可通过形成浅沟槽ST和第一深沟槽DT的处理去除间隔件图案30S的至少一部分。

参照图5和图6，器件隔离膜155可形成在浅沟槽ST和第一深沟槽DT中，然后可去除掩模图案20P。

根据一些示例实施例的制造半导体器件的方法可将浅沟槽ST和第一深沟槽DT一起形成，因此减少或最小化处理过程中的浪费，并且降低制造成本。而且，半导体器件可通过减少或防止鬼鳍式图案的形成而具有提高的可靠性。而且，沟道区的漏电流可随着鳍式图案F的下部的宽度通过平滑图案SP增大而减小。

下文中，将参照图27至图32描述根据一些示例实施例的制造半导体器件的方法。在以下描述中，为了简明起见，将不描述或将简单描述上面已经描述了的图16至图26的半导体器件的示例实施例和制造半导体器件的方法的示例实施例。

图27至图32是示出提供用于解释根据一些示例实施例的半导体器件的中间制造阶段的示图。

参照图27，可在衬底10上的第一区Ⅰ中形成第一间隔件图案30S和第一掩模图案20P，可在第二区Ⅱ中形成第二间隔件图案130S和第二掩模图案120P。

形成第一间隔件图案30S、第二间隔件图案130S、第一掩模图案20P和第二掩模图案120P的处理可为双重图案化处理技术或者四重图案化技术的一部分。因此，对应的第一间隔件图案30S和第二间隔件图案130S之间的间距可恒定或均匀。然而，示例实施例不限于上面提供的示例。

第一间隔件图案30S和第二间隔件图案130S可由二氧化硅或氮化硅形成。第一掩模图案20P和第二掩模图案120P可被构造为多个层。所述多个层各自可由含硅材料(诸如二氧化硅(SiO_x)、氧氮化硅(SiON)、氮化硅(Si_xN_y)、正硅酸乙酯(TEOS)或者多晶硅等)、含碳材料(诸如非晶碳层(ACL)或旋涂硬掩模(SOH))或者金属中的至少一个形成。

参照图28，第三浅沟槽ST3至第七浅沟槽ST7可形成在第二区Ⅱ中，并且阻挡膜40可形成在第一区Ⅰ中。

在第二区Ⅱ中，可利用第二掩模图案120P作为掩模对衬底10进行蚀刻，以形成第三浅沟槽ST3至第七浅沟槽ST7。第三浅沟槽ST3至第七浅沟槽ST7可形成在多个鳍式图案F之间。此时，可去除第二间隔件图案130S的至少一部分。

然后，可形成填充浅沟槽的第一器件隔离膜140。第一器件隔离膜140可在第二掩模图案120P和鳍式图案F上延伸，或者完全覆盖第二掩模图案120P和鳍式图案F。

覆盖掩模图案20P和间隔件图案30S的阻挡膜40可形成在第一区Ⅰ中的衬底10上。阻挡膜40可在衬底10的上表面、掩模图案20P的侧表面以及间隔件图案30S的上表面和侧表面上延伸，或者完全覆盖衬底10的上表面、掩模图案20P的侧表面以及间隔件图案30S的上表面和侧表面。

另外，在第二区Ⅱ中，可形成覆盖第一器件隔离膜140的第二阻挡膜150。第二阻挡膜150可在第一器件隔离膜140的上表面上延伸或者完全覆盖第一器件隔离膜140的上表面。

参照图29，感光膜50可形成在第一区Ⅰ和第二区Ⅱ中。

感光膜50可形成在第一区Ⅰ中的第一阻挡膜40上，以将第一阻挡膜40的一部分暴露出来。此外，感光膜50可形成在第二区Ⅱ中的第二阻挡膜150上，以将第二阻挡膜150的一部分暴露出来。感光膜50可包括光致抗蚀剂(PR)。感光膜50可针对光刻处理形成。

可在第一区Ⅰ和第二区Ⅱ中同时形成感光膜图案50P。也就是说，可通过在第一区Ⅰ和第二区Ⅱ中完整地形成感光膜50以及对它们完整地图案化来形成感光膜图案50P。图案化感光膜50的步骤可包括将第一区I和第二区II部分或全部地暴露出来的处理。

此时，第一间隔件图案30S可包括真实间隔件图案31S和伪间隔件图案32S。也就是说，在第一间隔件图案30S中，与感光膜图案50P重叠的第一间隔件图案30S可归为真实间隔件图案31S。相反，在第一间隔件图案30S中，不与感光膜图案50P重叠的第一间隔件图案30S可归为伪间隔件图案32S。

此外，第一掩模图案20P可分为真实掩模图案21P和伪掩模图案22P。也就是说，在第一掩模图案20P中，与感光膜图案50P重叠的第一掩模图案20P可归为真实掩模图案21P。相反，在第一掩模图案20P中，不与感光膜50重叠的第一掩模图案20P可归为伪掩模图案22P。

在第二区Ⅱ中，第一鳍式图案F可分为真实鳍式图案F和伪鳍式图案F。也就是说，在鳍式图案F中，与感光膜图案50P重叠的鳍式图案F可归为真实鳍式图案F。相反，在鳍式图案F中，不与感光膜50重叠的鳍式图案F可归为伪鳍式图案F。

参照图30，在第一区Ⅰ中可去除第一阻挡膜40的一部分、伪间隔件图案32S和伪掩模图案22P，并且可沿着第二区Ⅱ中的感光膜图案50P将第二阻挡膜150图案化。

根据对阻挡膜40被感光膜图案50P暴露的部分、鬼间隔件图案32S和伪掩模图案22P的去除，可形成第一沟槽T1。根据对暴露的第一阻挡膜40的部分、伪间隔件图案32S和伪掩模图案22P的去除，可蚀刻衬底10的一部分。结果，衬底10的上表面可稍降低。因此，与未去除第一阻挡膜40的部分相比，第一沟槽T1的底表面可降低了第一深度D1。

此时，可按次序或一次性地去除第一阻挡膜40、伪间隔件图案32S和伪掩模图案22P。也就是说，去除第一阻挡膜40、伪间隔件图案32S和伪掩模图案22P的方式不限于任何特定示例。

参照图31，利用第一掩模图案20P作为掩模对衬底10进行蚀刻，以在第一区Ⅰ中形成浅沟槽ST和第一深沟槽DT1，并且去除伪鳍式图案F以在第二区Ⅱ中形成第二深沟槽DT2。

根据第一区Ⅰ中的浅沟槽ST和第一深沟槽DT1的形成，也可形成第一鳍式图案F1和第二鳍式图案F2。向上凸的平滑图案SP3可形成在第一深沟槽DT1的底表面与第二鳍式图案F2之间。

平滑图案SP3可形成得比上述第二尖锐图案SP2更平滑。平滑图案SP3的上表面的斜率可为整体连续的。此外，第一凹进部分CP1和第二凹进部分CP2可分别形成在平滑图案SP3的相对的侧部上。

可通过形成浅沟槽ST和第一深沟槽DT1的处理去除间隔件图案30S的至少一部分。

在第二区Ⅱ中，第六浅沟槽ST6和第七浅沟槽ST7可与伪鳍式图案F一起被去除。第四浅沟槽ST4和第五浅沟槽ST5可被部分地去除。

第二区Ⅱ中的真实鳍式图案F可包括第七鳍式图案F7和第八鳍式图案F8。

第二区Ⅱ中的第二深沟槽DT2可形成得比第一区Ⅰ中的第一深沟槽DT1更深。第一区Ⅰ中的浅沟槽ST可与第二区Ⅱ中的第三浅沟槽ST3和第四浅沟槽ST4具有相同深度。本文所用的术语“相同”深度可指通过在彼此不同的时间点但按照彼此相同的方式执行的蚀刻处理形成的深度，并且可包括根据相同处理的一定深度的细微台阶部分。

尖锐图案SP4可形成在第二区Ⅱ中。尖锐图案SP4可形成在第二深沟槽DT2与第四浅沟槽ST4之间。尖锐图案SP4可形成在第二深沟槽DT2与第五浅沟槽ST5之间。

尖锐图案SP4的上表面可包括上表面的斜率不连续的点。也就是说，尖锐图案SP4可包括尖锐且抬升的部分。尖锐图案SP4的上表面可高于第一区Ⅰ中的平滑图案SP3的上表面。尖锐图案SP4的最上部分的高度可形成为比平滑图案SP3的最上部分高出预定高度S。

参照图32，器件隔离膜155可形成在第一区Ⅰ中，第二器件隔离膜145可形成在第二区Ⅱ中。

然后，可利用第一掩模图案20P和第二掩模图案120P作为蚀刻停止膜来执行平面化处理。因此，第一掩模图案20P、第二掩模图案120P、器件隔离膜155、第一器件隔离膜140P和/或第二器件隔离膜145的上表面可具有相同平面(即，可共面)。

参照图32，可去除第一掩模图案20P和第二掩模图案120P以暴露出第一鳍式图案F1和第二鳍式图案F2以及第七鳍式图案F7和第八鳍式图案F8的上部。然后，可在器件隔离膜155、第一器件隔离膜140P和第二器件隔离膜145上形成栅电极。

虽然已经参照本发明构思的示例实施例具体示出和描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可在其中做出各种形式和细节上的改变。因此，期望当前实施例在所有方面被看作是示出性而非限制性的，应该参照权利要求而非以上描述来指出本发明的范围。

Claims (25)

1.一种用于制造半导体器件的方法，该方法包括以下步骤：

在衬底上形成包括真实掩模图案和伪掩模图案的多个掩模图案；

去除伪掩模图案，在衬底中形成初始沟槽；以及

利用真实掩模图案作为掩模对衬底进行蚀刻，以形成第一沟槽、第二沟槽以及由第一沟槽和第二沟槽限定的鳍式图案；

其中，接触鳍式图案的第二沟槽包括平滑图案、位于第二沟槽的侧表面与平滑图案之间的第一凹进部分和位于平滑图案与第二沟槽的底表面之间的第二凹进部分，所述平滑图案凸出并且位于第二沟槽的底表面与侧表面之间。

2.根据权利要求1所述的方法，其中，第二沟槽的深度大于第一沟槽的深度。

3.根据权利要求1所述的方法，其中，平滑图案的上表面低于第一沟槽的底表面。

4.根据权利要求1所述的方法，其中，平滑图案的表面的斜率连续。

5.根据权利要求1所述的方法，其中，第一沟槽的宽度小于第二沟槽的宽度。

6.根据权利要求1所述的方法，其中，所述多个掩模图案彼此间隔开预定间距。

7.根据权利要求1所述的方法，其中，形成第一沟槽和第二沟槽的步骤包括：

对衬底进行第一蚀刻以形成预第一沟槽；以及

对预第一沟槽的底表面进行更深的第二蚀刻，以形成第一沟槽。

8.根据权利要求1所述的方法，还包括在鳍式图案上共形地形成包括多晶硅的第一衬垫。

9.根据权利要求8所述的方法，还包括，在形成第一衬垫之前，在鳍式图案的表面上共形地形成包括氧化物膜的第二衬垫。

10.根据权利要求1所述的方法，其中，同时形成第一沟槽和第二沟槽。

11.一种用于制造半导体器件的方法，所述方法包括以下步骤：

在衬底上形成具有预定间距的掩模图案，其中掩模图案包括真实掩模图案和伪掩模图案；

去除伪掩模图案以在衬底中形成预第二沟槽和在预第二沟槽与真实掩模图案之间突出的尖锐图案；以及

利用真实掩模图案作为掩模对衬底进行蚀刻，以形成第一沟槽、通过增大预第二沟槽的深度而形成的第二沟槽和通过增大尖锐图案的表面的平滑度而形成的平滑图案，其中，所述平滑图案凸出并且位于第二沟槽的底表面与侧表面之间。

12.根据权利要求11所述的方法，其中，尖锐图案的上表面的高度比平滑图案的上表面更高或与平滑图案的上表面相同。

13.根据权利要求11所述的方法，其中，同时执行蚀刻衬底以形成第一沟槽的步骤以及通过增大预第二沟槽的深度而形成第二沟槽的步骤。

14.根据权利要求11所述的方法，其中，形成第一沟槽和第二沟槽的步骤包括形成由第一沟槽和第二沟槽限定的鳍式图案，并且

所述方法还包括：形成填充第一沟槽的至少一部分和第二沟槽的至少一部分的器件隔离膜。

15.根据权利要求14所述的方法，其中，形成器件隔离膜的步骤包括：

形成完全填充第一沟槽和第二沟槽的器件隔离膜，以及

去除器件隔离膜的一部分以暴露出鳍式图案的上部。

16.根据权利要求15所述的方法，包括：在去除器件隔离膜的所述一部分之前，对器件隔离膜进行退火以使鳍式图案倾斜至一侧。

17.根据权利要求11所述的方法，其中，形成第一沟槽和第二沟槽的步骤包括：

形成由第一沟槽和第二沟槽限定的鳍式图案，并且

形成平滑图案的步骤包括：

形成鳍式图案与平滑图案之间的第一凹进部分以及第二沟槽的底部与平滑图案之间的第二凹进部分。

18.一种制造半导体器件的方法，所述方法包括以下步骤：

在衬底上形成掩模图案；

执行蚀刻处理，该蚀刻处理包括以下步骤：

选择性地去除掩模图案中的至少一个，以在不去除其余各个掩模图案之间的衬底的情况下在邻近所述其余各个掩模图案的衬底中限定初始沟槽，其中初始沟槽的边缘限定尖锐图案；以及

蚀刻所述其余各个掩模图案之间的衬底，以限定从衬底突出的鳍式图案和所述鳍式图案之间的浅沟槽，其中，蚀刻步骤使尖锐图案变钝并且增大初始沟槽的深度，以在邻近鳍式图案中的一个的衬底中限定深沟槽；以及

响应于执行所述蚀刻处理，在浅沟槽和深沟槽中形成器件隔离图案。

19.根据权利要求18所述的方法，其中，响应于执行所述蚀刻处理，鳍式图案中的所述一个的侧壁与深沟槽的底表面之间的衬底部分限定了凸出图案。

20.根据权利要求19所述的方法，其中，响应于执行所述蚀刻处理，鳍式图案中的所述一个的侧壁与凸出图案之间的衬底部分限定了第一凹进图案，并且其中，凸出图案与深沟槽的底表面之间的衬底部分限定了第二凹进图案。

21.根据权利要求20所述的方法，其中，蚀刻所述其余各个掩模图案之间的衬底的步骤包括：

执行第一蚀刻，以在所述其余各个掩模图案之间限定初始浅沟槽以及增大初始沟槽的深度以限定具有其边缘变钝的尖锐图案的初始深沟槽；以及

执行第二蚀刻，以增大初始浅沟槽和初始深沟槽的对应深度，以分别限定浅沟槽和深沟槽，从而使得深沟槽分别在衬底的各部分中包括第一凹进图案、凸出图案和第二凹进图案。

22.根据权利要求20所述的方法，其中，响应于执行所述蚀刻处理，鳍式图案之间的浅沟槽没有凸出图案。

23.根据权利要求19所述的方法，其中，掩模图案包括衬底的第一区上的第一掩模图案，其中，鳍式图案和浅沟槽分别包括第一鳍式图案和第一浅沟槽，并且在执行蚀刻处理之前还包括以下步骤：

在衬底的邻近第一区的第二区上形成第二掩模图案，其中，第一掩模图案和第二掩模图案间隔开，第一掩模图案与第二掩模图案之间的间距均匀；

利用第二掩模图案作为掩模选择性地蚀刻衬底的第二区，以在其中限定第二鳍式图案，第二鳍式图案之间具有第二浅沟槽；以及

在第二浅沟槽中形成第一器件隔离膜，

其中，第二浅沟槽的深度与第一浅沟槽的深度相同。

24.根据权利要求23所述的方法，其中，深沟槽包括衬底的第一区中的第一深沟槽，并且还包括：

在邻近第二鳍式图案中的一个的衬底的第二区中形成第二深沟槽，以使得第二鳍式图案中的所述一个的侧壁与第二深沟槽的底表面之间的衬底部分限定尖锐图案；以及

在第二深沟槽中的尖锐图案上形成第二器件隔离膜，

其中，第二深沟槽的深度大于第一深沟槽的深度，并且

其中，尖锐图案以远离第二深沟槽的底表面的方式突出，并且突出得超过凸出图案。

25.根据权利要求18所述的方法，其中，浅沟槽和深沟槽中的器件隔离图案包括相同的低k器件隔离膜的部分。

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