KR20040037460A - 반도체 소자의 얕은 트랜치 소자분리막(ｓｔｉ) 형성방법. - Google Patents
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Abstract
반도체 집적회로의 트랜지스터에서 발생하는 험프(hump) 현상을 개선하고, 덴트(dent) 및 피트(pit)와 같은 공정결함을 억제할 수 있는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법에 관해 개시한다. 이를 위해 본 발명은 트랜치 내부에 열산화막을 형성한 후, 폴리실리콘으로 된 라이너층을 증착함으로써, 트랜치를 소자분리막으로 채우고 난 후에 진행되는 후속공정에서 반도체 소자의 열화를 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 집적회로(IC)의 트랜지스터에서 얇은 접합을 갖는 트랜치 소자분리막(STI) 형성방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 반도체 장치의 제조 공정이 더욱 복잡해지고 있다. 또한, 단위 소자분리(Isolation) 방법에 있어서, 작은 면적에서의 우수한 전기적 특성을 갖는 소자 격리 기술의 개발이 절실히 요구되고 있다.
현재 사용되고 있는 소자 격리 기술(Isolation technique)은, 반도체 기판을 격리에 필요한 깊이만큼 식각하여 트랜치(trench)를 형성하고, 그 내부를 화학기상증착(CVD)에 의한 산화막으로 채운 후, 평탄화하여 소자격리를 구현하는 얕은 트랜치 격리(Shallow Trench Isolation, 이하 'STI') 기술이 적용되고 있다. 하지만, 후속 산화공정시 이미 스트레스(stress)가 가해져 있는 트랜치 내벽에 추가 산화가 발생되며, 상기 추가 산화에 의한 산화막에 의해 트랜치 내부에 부피팽창이 발생되며, 이러한 부피팽창은 반도체 기판에 있는 트랜지스터 특성을 열화시키는 스트레스(stress)로 작용한다.
이러한 스트레스는 트랜치 내벽의 실리콘격자 손상 또한 마이크로 결함(Micro defect)을 발생시키며, 이러한 손상 및 마이크로 결함은, 트랜치 격리의 절연특성의 열화로 이어지거나, 제품의 동작특성을 저하시키거나 혹은 수율 및 신뢰성을 떨어뜨리게 된다. 현재 이러한 문제점을 해결하기 위해, 트랜치 내벽에서 추가 산화를 방지하는 질화막 라이너층을 이용한 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법이 소개된 바 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(51) 위에 패드산화막(53) 및 마스크층(55)을적층하고, 포토레지스트 공정을 진행하여 반도체 기판(51)에 트랜치를 형성한다. 이어서, 트랜치 내부에 산화막(56)을 형성한다. 그 후, 상기 산화막(56) 위에 질화막으로 이루어진 라이너층(57)을 형성한다. 상기 라이너층(57)은 후속공정에서 트랜치 내부의 추가산화를 방지하는 막질이다. 이어서 소자분리막으로 사용되며 상기 트랜치 내부를 채우는 산화막(59)을 적층하고, 평탄화 공정을 진행한다.
도 2를 참조하면, 마스크층(55), 예컨대 질화막을 인산을 이용한 습식식각으로 제거한다. 이때 상기 인산용액은 마스크층(55)뿐만 아니라 질화막으로 이루어진 라이너층(57)까지 식각하기 때문에 활성영역과 소자분리막(59)의 경계 부위가 움푹 파이게 된다. 즉 라이너층(57)을 따라서 움푹하게 파인 부분이 형성된다.
도 3을 참조하면, 상기 반도체 기판(51)에서 산화막에 대한 에치백(etchbach) 공정을 진행하여 돌출된 소자분리막(59') 일부 및 패드산화막(52)을 제거한다. 그러나 상기 마스크층(55)을 습식으로 식각하는 과정에서 발생된 움푹하게 파인곳, 즉 라이너층(57')에 존재하는 덴트(Dent. 도면의 A)는 활성영역과 소자분리막(59')의 경계에서 지속적을 남게 된다.
이러한 덴트(A) 결함은 트랜지스터의 특성에 있어서 험프(hump)와 같은 소자의 특성을 저하시키는 결과를 가져오기 때문에 개선책이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 질화막 라이너 대신에 폴리실리콘으로 이루어진 라이너층을 형성하여 활성영역과 소자분리영역의 경계에서 덴트(dent)를 효과적으로 방지함으로써 트랜지스터의 특성저하를 억제할 수 있는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법을 제공하는데 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법을 설명하기 위해 도시한 단면도들이다.
도 4 내지 도 9는 본 발명에 의한 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법을 설명하기 위해 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 패드산화막,
104: 마스크층, 106: 트랜치(trench),
108: 트랜치 내부산화막, 110: 폴리실리콘 라이너층,
112: 소자분리막, 114: 산화된 라이너층.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 위의 패드산화막과 마스크층을 형성하는 공정과, 상기 마스크층을 이용하여 상기 반도체 기판을 식각하여 트랜치를 형성하는 공정과, 상기 트랜치 내벽에 산화막을 형성하는 공정과, 상기 트랜치 내벽의 산화막 위에 폴리실리콘으로 이루어진 라이너층(liner flm)을 형성하는 공정과, 상기 라이너층이 형성된 트랜치 내부를 소자분리막으로 채우는 공정과, 상기 패드산화막 및 마스크층을 제거하는 공정 및 상기 반도체 기판 위로 돌출된 소자분리막을 평탄화시키는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 폴리실리콘으로 된 라이너층은 후속공정에서 진행되는 산화에 보호될 수 있는 적정두께이고, 또한 후속되는 게이트 전극 형성공정에서 윗부분만 산화되어 밖으로 폴리실리콘으로 된 라이너층이 노출되지 않는 적정두께로서 30 ~ 200Å 범위인 것이 적합하며, 저압화학기상증착(LPCVD) 방식으로 형성되는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 마스크층은 습식식각 공정으로 제거하는 것이 적합하며, 마스크층과 라이너층의 식각선택비가 5~10 : 1이 되는 식각액을 사용하여 진행하는 것이 적합하며, 바람직하게는 인산인 것이 적합하다.
본 발명에 따르면, 폴리실리콘으로 된 라이너층을 트랜치 내벽의 산화막 위에 형성함으로써, 후속공정에서 트랜치 내벽에 추가 산화막이 형성되는 문제점을 해결하고, 활성영역과 소자분리 영역의 경계에서 덴트가 발생하는 것을 억제하여 트랜지스터의 특성 저하을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 4 내지 도 9는 본 발명에 의한 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법을 설명하기 위해 도시한 단면도들이다.
도 4를 참조하면, 반도체 기판(100) 위에 100~200Å 두께의 패드산화막(102)을 열산화(thermal oxidation) 방식으로 형성한다. 상기 패드산화막(102) 위에 500~1500Å 두께의 마스크층(104)을 질화막을 사용하여 형성한다. 상기 질화막으로 이루어진 마스크층(104)은 저압 화학 기상 증착(LPCVD: Low Pressure Chemical Vapor Deposition) 방식으로 형성하는 것이 바람직하다. 계속해서 상기 마스크층(104) 위에 포토레지스트를 도포(coating)하고 포토 리소그라피(photo lithography) 공정을 진행하여 상기 반도체 기판(100)을 0.2~0.35㎛ 깊이로 식각하여 트랜치(106)을 형성함으로써 활성영역과 소자분리영역을 정의한다. 이때, 상기 트랜치(106)를 형성하기 위한 식각은 이방성 식각에 의하여 수행하는 것이 바람직하다.
도 5를 참조하면, 상기 트랜치(106)를 형성하는 이방성 식각에서 발생된 반도체 기판(100) 내부의 실리콘 격자 결함 및 식각 손상(etching damage)을 치유하기 위해, 트랜치 내벽에 50~300Å 두께의 트랜치 내부 산화막(108)을 형성한다. 상기 트랜치 내부 산화막(108)은 열산화 방식으로 형성하는 것이 바람직하다. 상기 열산화에 의한 트랜치 내부 산화막(108)을 형성한 후에, 상기 트랜치 내부에서 추가 산화가 일어나는 것을 방지하기 위하여 상기 트랜치 내부 산화막(108) 위에 폴리실리콘으로 이루어진 라이너층(110)을 형성한다. 이때 상기 폴리실리콘으로 이루어진 라이너층(110)의 두께는, 후속되는 게이트 전극 형성공정에서는 윗부분만 산화되어 밖으로 폴리실리콘으로 된 라이너층이 노출되는 것을 방지하는 적정두께로서 30 ~ 200Å 범위인 것이 적합하다. 여기서 상기 라이너층(110)은 저압화학기상증착(LPCVD)으로 형성하는 것이 적합하다.
도 6을 참조하면, 상기 폴리실리콘으로 이루어진 라이너층(110)이 형성된 반도체 기판 위에 필링(filling) 특성이 우수한 화학기상증착(CVD)에 의한 산화막, 예컨대 소자분리막(112)을 5000~7000Å 두께로 증착한다. 이어서 상기 소자분리막(112)의 막질 밀도를 높이기 위한 열처리를 1050℃에서 약 1시간 동안 진행하고, 상기 마스크층을 연마저지층으로 하여 화학기계적 연마(CMP) 공정을 진행하여 반도체 기판(100) 전면을 평탄화시킨다.
도 7을 참조하면, 상기 활성영역 위에 있는 질화막 재질의 마스크층(104)를 습식식각 방식으로 제거한다. 이때 상기 마스크층(104)과 라이너층의 식각선택비는, 약 5~10 : 1로서 상기 마스크층(104)이 제거되는 동안, 상기 트랜치 윗 부분의라이너층(110)은 동시에 제거된다. 이어서 상기 마스크층(104) 밑에 있는 패드산화막(102)을 습식식각으로 제거한다.
도 8을 참조하면, 이온주입 버퍼막(implantation buffer layer)으로 사용되는 스크린 산화막(screen oxide) 형성시, 상기 라이너층(110)의 상부, 즉 활성영역과 소자분리영역의 경계에 있는 폴리실리콘의 윗부분이 산화되어 산화된 형태의 라이너층(114)으로 변화한다. 따라서 상기 산화된 라이너층(114)은 후속공정에서 폴리실리콘으로 된 라이너층이 게이트 형성공정에서 외부로 노출되는 것을 방지하고, 게이트 전극을 식각시 이 부분에 피트(pit)나 덴트(dent)와 같은 결함이 발생되는 것을 방지하는 역할을 한다. 따라서 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.
도 9를 참조하면, 상기 산화된 라이너층(114)이 형성된 반도체 기판에 소자분리막용 산화막(112)의 에치백 공정과, 게이트 산화막 형성전 세정공정을 진행하여 활성영역과 소자분리영역에 대한 평탄화를 수행한다. 이때, 본 발명에서는 질화막 대신에 폴리실리콘으로 된 라이너층(110)을 사용하였기 때문에 덴트가 없는 형태의 얕은 접합을 갖는 트랜치 소자분리막(STI)을 얻을 수 있다. 또한, 트랜치 내부에서 폴리실리콘으로 된 라이너층(110)은, 후속공정에서 산화에 대한 방어막(oxidation barrier) 역할을 수행하여 종래 기술과 같이 소자분리막(112)와 활성영역의 경계면에서 스트레스(stress)의 발생이 없어지게 된다. 따라서, 폴리실리콘으로 된 라이너층(110)을 이용하는 본 발명은, 기존의 질화막으로 된 라이너층을 사용하는 공정에서 장점을 취하고, 단점을 버릴 수 있는 방법이라고 할 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 폴리실리콘으로 된 라이너층을 트랜치 내부의 산화막 위에 형성함으로써, 후속공정에서 트랜치 내부에 추가 산화막 발생하는 문제점을 해결할 수 있다. 둘째, 소자분리 영역의 경계에서 덴트가 발생하는 것을 억제하여 트랜지스터의 특성 저하을 억제할 수 있다.
Claims (8)
- 반도체 기판 위의 패드산화막과 마스크층을 형성하는 공정;상기 마스크층을 이용하여 상기 반도체 기판을 식각하여 트랜치를 형성하는 공정;상기 트랜치 내벽에 산화막을 형성하는 공정;상기 트랜치 내벽의 산화막 위에 폴리실리콘으로 이루어진 라이너층(liner flm)을 형성하는 공정;상기 라이너층이 형성된 트랜치 내부를 소자분리막으로 채우는 공정;상기 패드산화막 및 마스크층을 제거하는 공정; 및상기 반도체 기판 위의 패드산화막 제거 및 상기 돌출된 소자분리막을 평탄화시키는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법.
- 제1항에 있어서,상기 폴리실리콘으로 된 라이너층은 후속으로 진행되는 산화 공정에 보호될 수 있는 적정두께인 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법.
- 제1항에 있어서,상기 폴리실리콘으로 된 라이너층은 후속으로 진행되는 게이트 전극 형성공정에서 윗부분만 산화되어 밖으로 폴리실리콘으로 된 라이너층이 노출되지 않는 적정두께인 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법.
- 제2항 또는 제3항에 있어서,상기 폴리실리콘으로 된 라이너층은 두께가 30 ~ 200Å 범위인 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법.
- 제1항에 있어서,상기 폴리실리콘으로 된 라이너층은 저압화학기상증착(LPCVD) 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법.
- 제1항에 있어서,상기 마스크층은, 습식식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법.
- 제6항에 있어서,상기 습식식각은 마스크층과 라이너층의 식각선택비가 5~10 : 1이 되는 식각액을 사용하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법.
- 제7항에 있어서,상기 식각액은 인산인 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막(STI) 형성방법.
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2002
- 2002-10-28 KR KR1020020065947A patent/KR20040037460A/ko not_active Application Discontinuation
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