KR100979345B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 라이너 질화막을 구비하는 STI 공정에서 트랜치 내부의 웰산화막을 두껍게 형성하되, 트랜치의 갭필을 방해하지 않도록 형성하였으므로, 고집적 소자의 트랜치 갭필을 효과적으로 수행하면서 트랜치 합의 산화막을 두껍게 형성하여 열전자에 의한 소자의 동작 특성 저하를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
도 1a 및 도 1b은 종래 기술에 따른 반도체소자의 제조공정도.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체기판 12, 32 : 패드산화막
14, 34 : 패드질화막 16, 36, 40 : 트랜치
18, 42, 44 : 웰 산화막 20, 46 : 라이너 질화막
22, 48 : 필드산화막 38 : 질화막
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 웰 산화막의 두께를 갭필에 영향을 주지 않고 효과적으로 증가시켜 라이너 질화막에 의한 pMOS의 열전자에 의한 펀치쓰루를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소 자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.
도 1a 내지 도 1b은 종래 기술에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체기판(10)상에 패드산화막(12)과 패드질화막(14)을 순차적으로 형성하고, 소자분리 마스크(도시되지 않음)를 이용한 사진식각 공정으로 상기 패드질화막(14)과 패드산화막(12)을 식각하여 패드질화막(14) 패턴과 패드산화막(12) 패턴을 형성한 후, 상기 패드질화막(14) 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(16)를 형성한다. (도 1a 참조).
그후, 상기 트랜치(16)의 내벽에 웰산화막(18)을 형성하고, 상기 구조의 전표면에 라이너 질화막(20)을 도포한 후, 상기 구조의 전표면에 필드산화막(22)을 도포한다. 여기서 상기 웰산화막(18)은 트랜치(16)를 메울 산화막과 기판간의 차지 트랩을 방지하고, 트랜치 바닥과 상부를 라운드하게 형성하기 위하여 열산화로 형성한다. (도 1b 참조).
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 라이너 질화막을 구비하는 STI를 채용하는 반도체소자는 소자의 신뢰성을 평가하기 위한 번-인 테스 트 과정에서 테스트 횟수가 증가할수록 일종의 누설전류로서 Vext와 Vss 사이로 흐르는 전류인 IDD 전류가 급격하게 증가하여 소자의 동작 특성을 떨어뜨리는 문제점이 있다.
이는 트랜치의 하부와 측벽에서 트랩된 전자에 의해 P+ 소자분리 열화와 pMOS의 열전자로 인한 펀치쓰루에 의한 것으로 추정되며, 이를 방지하기 위해서는 웰산화막을 두껍게 형성하는 것이 유리하나, 서브 마이크론 소자에서는 웰산화막의 두께를 증가시키면, 트랜치의 갭필에 영향을 미쳐 보이드 발생과 같은 불량의 원인이 될 수 있어, 이 방법 또한 소자의 성능 개선에 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 라이너 질화막을 구비하는 STI 공정에서 갭필에 영향을 미치지 않고 트랜치 하부의 웰산화막을 두껍게 형성하여 IDD 증가에 따른 소자의 불량 발생을 방지할 수 있는 반도체소자의 제조방법을 제공함에 있다.
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판 상에 적층되어있는 소자분리 마스크인 패드산화막과 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 깊이 식각하여 제1트랜치를 형성하는 공정과,
상기 제1트랜치의 측벽에 질화막 스페이서를 형성하는 공정과,
상기 질화막 패턴과 스페이서를 마스크로 제1트랜치 하부의 반도체기판을 식각하여 제2트랜치를 형성하는 공정과,
상기 제2트랜치의 내벽에 제1웰산화막을 형성하는 공정과,
상기 질화막 스페이서를 제거하는 공정과,
상기 제1트랜치의 측벽에 제2웰산화막을 형성하되, 제1웰산화막도 함께 성장하도록하는 공정과,
상기 구조의 전표면에 라이너 질화막과 필드산화막을 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 제1트랜치는 형성하고자하는 최종 트랜치 깊이의 10∼30% 깊이로, 500∼1000Å 깊이로 형성하며, 상기 질화막 스페이서는 질화막을 50∼200Å 두께로 형성하고 이를 전면식각하여 형성하며, 상기 제1 및 제2웰트랜치의 깊이의 합이 2000∼3000Å 이고, 상기 제1웰산화막은 100∼200Å 두께로 형성하며, 상기 제2웰산화막은 50∼100Å 두께로 형성한는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 30∼50Å 정도 두께의 패드산화막(32)과 200∼1500Å 정도 두께의 패드질화막(34)을 순차적으로 형성한 후, 소자분리 마스크(도시되지 않음)를 이용한 사진 식각 공정으로 상기 반도체기판(30) 에서 소자분리 영역으로 예정되어있는 부분상의 패드질화막(34)과 패드 산화막(32)을 식각하여, 패드질화막(34) 및 패드 산화막(32) 패턴을 형성한 후, 상기 패드질화막(34) 패턴에 의해 노출되어있는 반도체기판(30)을 식각하여 제1트랜치(36)를 형성한 후, 상기 구조의 전표면에 질화막(38)을 도포한다. 여기서 상기 제1트랜치(36)는 형성하고자하는 STI 깊이의 10∼30% 정도로 500∼1000Å 정도 깊이로 형성하며, 상기 질화막(38)은 50∼200Å 정도 두께로 CVD 방법으로 형성한다. (도 2a 참조).
그다음 상기 질화막(38)을 전면 식각하여 상기 제1트랜치(36)의 측벽에만 스패이서 형태로 남아 있는 질화막(38) 패턴을 형성하고, 다시 상기 패드질화막(34) 패턴과 질화막(38) 패턴을 마스크로 제1트랜치(36) 하부의 노출되어있는 반도체기판(30)을 예정된 깊이까지 식각하여 제2트랜치(40)를 형성한다. 여기서 상기 제2트랜치(40)는 제1트랜치(36)와 더해져 예정된 깊이, 예를 들어 2000∼3000Å 깊이의 트랜치가 된다. (도 2b 참조).
그후, 웰 산화를 실시하여 노출되어있는 반도체기판(30)의 표면에 제1웰산화막(42)을 100∼200Å 정도 두께로 형성한 후, (도 2c 참조), 상기 질화막(38) 패턴을 제거하고, 다시 노출되어 있는 반도체기판(30)을 웰산화시켜 제2웰산화막(44)을 50∼100Å 정도 두께로 형성한다. 이때 상기 제1웰산화막(42)도 두께가 증가한다. (도 2d 참조).
그다음 상기 구조의 전표면에 라이너 질화막(46)을 50∼100Å 정도 두께로 도포한 후, 상기 트랜치(36)를 메우는 필드산화막(48)을 전면에 도포한다. (도 2e 참조).
그다음 도시되어있지는 않으나, CMP 방법으로 상기 필드산화막(48)을 식각하여 평탄화한 후, 상기 패드질화막(34)과 패드산화막(32)을 제거하여 소자분리 공정을 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, STI 공정에서 트랜치 내부의 웰산화막을 두껍게 형성하되, 트랜치의 갭필을 방해하지 않도록 형성하였으므로, 고집적 소자의 트랜치 갭필을 효과적으로 수행하면서 트랜치 합의 산화막을 두껍게 형성하여 열전자에 의한 소자의 동작 특성 저하를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (7)

  1. 반도체기판 상에 적층되어있는 소자분리 마스크인 패드산화막과 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 제1트랜치를 형성하는 공정과,
    상기 제1트랜치의 측벽에 질화막 스페이서를 형성하는 공정과,
    상기 패드질화막 패턴과 상기 질화막 스페이서를 마스크로 제1트랜치 하부의 반도체기판을 식각하여 제2트랜치를 형성하는 공정과,
    상기 제2트랜치의 내벽에 제1웰산화막을 형성하는 공정과,
    상기 질화막 스페이서를 제거하는 공정과,
    상기 제1트랜치의 측벽에 제2웰산화막을 형성하되, 제1웰산화막도 함께 성장하도록하는 공정과,
    전표면에 라이너 질화막과 필드산화막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1트랜치는 형성하고자하는 최종 트랜치 깊이의 10∼30% 깊이로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 제1트랜치를 500∼1000Å 깊이로 형성하는 것을 특징 으로하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 질화막 스페이서는 질화막을 50∼200Å 두께로 형성하고 이를 전면식각하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 제1 및 제2트랜치의 깊이의 합이 2000∼3000Å 인 것을 특징으로하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 제1웰산화막은 100∼200Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 제2웰산화막은 50∼100Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR19990066239A (ko) * 1998-01-23 1999-08-16 윤종용 셜로우 트랜치 아이솔레이션을 구비한 반도체 소자 및 그 제조방법

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