KR100734254B1 - 웨이퍼 정렬키 신호 감도를 유지하면서 트렌치를 이용하여반도체 소자를 분리하는 방법 - Google Patents

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Abstract

고집적화에 따른 소자 분리막내에 형성되는 보이드를 억제하면서 웨이퍼 정렬 키 신호 감도의 감소를 방지하기 위해, 셀 영역에 제공된 트렌치는 상대적으로 얕게 하면서 웨이퍼 정렬 키 형성 영역에 제공된 트렌치는 상대적으로 두껍게 할 수 있는 기술이 개시된다.
얕은 트렌치, 웨이퍼 정렬 키, 보이드

Description

웨이퍼 정렬키 신호 감도를 유지하면서 트렌치를 이용하여 반도체 소자를 분리하는 방법{Trench isolation method with maintaining wafer align key}
도 1 내지 도 4는 본 발명에 따른 트렌치 소자 분리 방법을 나타내는 단면도들이다.
본 발명은 트렌치 소자 분리 방법에 관한 것으로, 특히 얕은 트렌치를 갖는 반도체 소자에 있어 감소될 수 있는 웨이퍼 정렬 키용 신호 감도를 유지시킬 수 있는 트렌치 소자 분리 방법에 관한 것이다.
반도체 집적회로의 집적도가 증가함에 따라 서로 이웃하는 모스 트랜지스터들 각각을 격리시키기 위한 소자 분리 기술이 점점 중요해지고 있다. 이에 따라 종래의 소자 분리 방법인 로코스(LOCOS;LOCcal Oxidation of Silicon)공정보다 소자 분리 영역의 폭을 좁게 형성할 수 있는 트렌치 소자 분리 방법이 고집적 반도체 소자의 제조에 널리 적용되고 있다. 특히 반도체 소자의 집적화가 진행됨에 따라 소자 분리용 트렌치의 종횡비가 증가하여 얕은 트렌치를 절연물로 채울 때 소자 분리 영역 내에 보이드가 발생하게된다. 따라서, 트렌치의 깊이를 0.2㎛까지 줄이는 기 술이 시도되고 있다.
그런데, 트렌치의 깊이가 약 0.2㎛(0.17 내지 0.23㎛)가 되면, 소자 분리막 형성 이후의 이온 주입 공정, 사진 식각 공정 등의 진행이 어렵게 된다. 구체적으로 살펴보면, 소자 분리막 형성 이후에, 소정 부분에 이온 주입 또는 사진 식각 공정을 실시하기 위해 웨이퍼는 정렬된다. 웨이퍼의 정렬은 정렬 키 신호의 인식에 의해 수행된다. 정렬키 인식은 트렌치의 깊이에 따른 감지 파장(633nm)의 신호 감지를 통해 이루어지는데, 이런 감지 파장의 신호 감도는 트렌치의 깊이에 따라 주기성을 가진다. 그러나, 017 내지 0.23㎛의 트렌치를 이용한 웨이퍼 정렬키의 신호 감도는 급격히 감소하게 되어, 결과적으로 웨이퍼의 정렬이 효과적으로 수행되지 않는다. 따라서, 트렌치 소자 분리막 형성 이후의 후속 공정이 전혀 실시되지 못하는 상황까지 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 얕은 트렌치 소자 분리막을 갖는 반도체 소자에 있어서 웨이퍼 정렬 키용 신호 감도의 감소를 방지할 수 있는 트렌치 소자 분리 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위해, 셀 영역과 웨이퍼 정렬 키 형성 영역을 포함하는 반도체 기판을 준비한다. 반도체 기판 즉 셀 영역과 웨이퍼 정렬 키 형성 영역 양쪽에 제 1 깊이를 갖으며, 절연물로 채워진 다수의 트렌치 소자 분리막들을 형성한다. 한편, 다수의 트렌치들 사이의 반도체 기판 상면 에는 패드 산화막과 실리콘 질화막이 순차적으로 형성되어 있다. 다음 웨이퍼 정렬 키 형성 영역에 형성된 트렌치 소자 분리막을 노출시키는 개구부를 갖는 마스크를, 트렌치 소자 분리막 및 실리콘 질화막을 포함한 반도체 기판 상에 형성한다. 이러한 마스크의 하나로 포토레지스트를 이용할 수 있다. 웨이퍼 정렬 키 형성 영역에 제공된 트렌치 소자 분리막을 채우는 절연물질을 2단계 건식 식각을 통해 제거하여 제 1 깊이를 갖는 제 1 트렌치를 형성한다. 마스크를 이용하여, 개구부에 의해 노출된 실리콘 질화막과 제 1 트렌치 하부의 기판을 동시에 식각 하여 재 2 깊이를 갖는 제 2 트렌치를 형성한다. 그리고, 제 2 트렌치 형성 단계 이후에, 마스크, 실리콘 질화막 및 패드산화막을 제거한다. 이로써, 셀 영역에 제공된 트렌치 소자 분리막은 제 1 깊이를 가지며 정렬 키 형성 영역에 제공된 트렌치는 제 1 깊이보다 깊은 제 2 깊이를 갖게 된다.
구체적인 예로, 실리콘 질화막은 500 내지 1000Å로 형성할 수 있으며, 제 2 깊이는 제 1 깊이보다 약 100 내지 1000Å 깊게 할 수 있다.
본 발명에 의하면, 셀 영역의 소자들을 분리하기 위한 트렌치 소자 분리막은 얕게 하면서, 유효한 정렬키 신호감도를 확보하기 위해, 웨이퍼 정렬 키 형성용 트렌치는 보다 깊게 하였으므로, 소자 분리막 형성 이후의 이온 공정, 사진 식각 공정 등이 원활하게 진행될 수 있다.
이하 첨부된 도면을 참조로 본 발명을 상세히 설명한다.
도 1에서, 반도체 기판(10) 상면에 100 내지 200Å의 패드 산화막(12)과 500 내지 1000Å의 실리콘 질화막(14)을 이용하여 증착한다. 패드 산화막(12)은 열산화 를 이용하여 형성하고 실리콘 질화막(14)은 저온화학기상증착법을 이용하여 형성한다. 다음, 사진 식각 공정을 이용하여 활성 영역을 한정하는 마스크(미도시)를 사용하여 소자 분리막이 형성될 영역의 기판을 식각하여 제 1 깊이를 갖는 트렌치를 형성한다. 제 1 깊이는 약 0.2㎛ 정도이다.
다음, 제 1 깊이를 갖는 트렌치 내벽을 따라 실리콘 질화물로 이루어진 라이너(16a, 16b)를 형성한다. 다음, 라이너가 형성된 반도체 기판 상에 충진 특성이 좋은 절연물 예를 들면 고밀도 플라즈마산화막을 플라즈마 화학기상증착법을 이용하여 약 5500Å로 형성한다. 그리고, 1000℃의 고온에서 약 1시간 어닐링공정을 진행한다. 이어, 실리콘 질화막(14)을 식각 저지층으로 이용하여 고밀도플라즈마 산화막을 CMP(Chemical Mechanical Polishing)하여 소자 분리막을 완성함과 동시에 기판을 평탄화한다. 미설명된 부호 18a와 18b는 트렌치 내부에 채워진 고밀도 플라즈마 산화막을 나타낸다.
도 2에서, 실리콘 질화막(14) 상에 웨이퍼 정렬 키 형성 영역을 오픈시키는 개구부를 갖는 마스크(20)를 형성한다. 마스크(20)는 포토레지스트로 이루어질 수 있다. 마스크(20)를 이용하여 웨이퍼 정렬 키 형성 영역에 형성되어 있던 고밀도 플라즈마 산화막을 제거하여 트렌치(22) 를 형성한다.
도 3에서, 트렌치(22)내벽을 따라 형성되어 있는 실리콘 질화물 라이너와 희생 산화막을 건식 식각으로 제거한 뒤, 마스크(20)를 이용하여 실리콘 질화막(14)과 트렌치(22) 하부의 반도체 기판을 소정 깊이 예를 들면 100 내지 1000Å 식각한다. 따라서, 셀 영역에는 제 1 깊이를 갖는 소자 분리막이 형성되어 있는 반면, 웨 이퍼 정렬 키 형성 영역에는 제 1 깊이보다 약 100 내지 1000Å 깊은 제 2 트렌치(22a)가 형성된다. 미설명된 부호 14a는 제 2 트렌치(22a) 형성 시 식각되는 실리콘 질화막을 나타낸다.
도 4에서, 마스크(20), 실리콘 질화막(14a) 및 패드 산화막(12)을 습식 식각으로 제거한다.
본 발명에 의하면, 셀 영역과 웨이퍼 정렬 키 형성 영역에는 각각 다른 깊이를 갖는 트렌치가 형성될 수 있으며, 특히 셀 영역에 제공된 트렌치는 상대적으로 얕게 할 수 있고, 웨이퍼 정렬 키 형성 영역에 제공된 트렌치는 상대적으로 두껍게 할 수 있다. 따라서, 고집적화에 따라 소자 분리막내에 형성되는 보이드를 억제하면서 웨이퍼 정렬 키 신호 감도의 감소를 방지할 수 있는 효과가 있다.
또한, 전술한 효과를 얻기 위해, 제 1 트렌치에서 소정 깊이 더 식각하는 공정만을 추가하여 보다 깊은 제 2 트렌치를 형성하므로, 종래의 소자 분리 공정에 적용하기 용이하다.

Claims (5)

  1. 셀 영역과 웨이퍼 정렬 키 형성 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 상면에 패드 산화막과 실리콘 질화막을 순차적으로 형성하는 단계;
    상기 실리콘 질화막, 상기 패드 산화막, 및 상기 반도체 기판의 일부 영역을 식각하여, 제 1 깊이를 가지는 다수의 제 1 트렌치를 형성하는 단계;
    상기 다수의 제 1 트렌치 내부를 절연물로 채워 다수의 트렌치 소자 분리막들을 형성하는 단계;
    상기 반도체 기판의 상기 트렌치 소자 분리막의 일부와 상기 패드 산화막 및 상기 실리콘 질화막의 일부 영역 상에, 상기 웨이퍼 정렬 키 형성 영역에 형성된 트렌치 소자 분리막을 노출시키는 개구부를 갖는 마스크를 형성하는 단계;
    상기 웨이퍼 정렬 키 형성 영역에 형성된 상기 트렌치 소자 분리막 내부를 채우는 절연물을 제거하는 단계; 및
    상기 마스크를 이용하여, 상기 개구부에 의해 노출된 실리콘 질화막, 상기 패드 산화막, 및 내부의 절연물이 제거된 상기 트렌치 하부를 동시에 식각하여, 제 2 깊이를 갖는 제 2 트렌치를 형성하는 단계를 포함하는 반도체 소자 분리 방법.
  2. 제 1 항에 있어서, 상기 제 2 트렌치 형성 단계 이후에, 상기 마스크, 상기 실리콘 질화막 및 상기 패드산화막을 제거하는 단계를 더 포함하는 반도체 소자 분리 방법.
  3. 제 1 항에 있어서, 상기 실리콘 질화막은 500 내지 1000Å인 반도체 소자 분리 방법.
  4. 제 1 항에 있어서, 상기 제 2 깊이는 상기 제 1 깊이보다 100 내지 1000Å 깊은 반도체 소자 분리 방법.
  5. 제 1 항에 있어서, 상기 마스크는 포토레지스트인 반도체 소자 분리 방법.
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