KR20040008874A - 반도체 장치의 소자 분리 방법 - Google Patents

반도체 장치의 소자 분리 방법 Download PDF

Info

Publication number
KR20040008874A
KR20040008874A KR1020020042599A KR20020042599A KR20040008874A KR 20040008874 A KR20040008874 A KR 20040008874A KR 1020020042599 A KR1020020042599 A KR 1020020042599A KR 20020042599 A KR20020042599 A KR 20020042599A KR 20040008874 A KR20040008874 A KR 20040008874A
Authority
KR
South Korea
Prior art keywords
trench
forming
oxide film
silicon substrate
film
Prior art date
Application number
KR1020020042599A
Other languages
English (en)
Inventor
조준규
박영욱
강만석
박종철
심우관
이웅
이금주
류정도
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020042599A priority Critical patent/KR20040008874A/ko
Publication of KR20040008874A publication Critical patent/KR20040008874A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

반도체 장치의 절연성을 증가시키는 소자 분리 방법이 개시되어 있다. 실리콘 기판 상에 형성된 마스크 패턴을 식각 마스크로 하여 상기 트렌치 개구부를 갖는 실리콘 기판을 형성한다. 상기 트렌치 개구부를 갖는 실리콘 기판 형성시 발생되는 상기 실리콘 기판의 손상을 큐어링하기 위해서 상기 실리콘 기판의 개구부 내에 균일한 두께를 갖는 제1 산화막을 형성한다. 상기 마스크 패턴 및 상기 제1 산화막이 형성된 실리콘 기판의 개구부 내에 균일한 두께를 갖는 실리콘 질화막을 형성한다. 상기 실리콘 질화막 표면을 산화시키는 산화 공정을 수행함으로서 상기 실리콘 질화막 표면에 기상 증착 산화막 보다 스텝 커버리지가 우수하고, 밀도가 높은 제2 산화막을 형성하고, 상기 결과물에 소자 분리 물질을 매몰시키는 단계를 갖는다. 그러므로, 상기 제1 산화막의 팽창을 방지하면서 후속공정의 결함을 최소화시킬 수 있다.

Description

반도체 장치의 소자 분리 방법{Method for forming of device isolation in a semiconductor device}
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로, 보다 상세하게는실리콘 기판에 형성된 트랜치(tranch) 개구부 내에 산화막 및 실리콘 질화막을 형성하는 소자 분리 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 반도체 장치의 집적도 향상을 위한 기술로서 상기 반도체 장치를 구성하는 소자들을 전기적으로 분리하는 영역을 형성하는 가공 기술이 중요하게 대두되고 있다. 상기 소자들을 전기적으로 분리하는 영역은 좁은 면적을 차지하면서 절연이 효과적으로 이루어져야 한다.
상기 가공 기술은 로코스(LOCOS) 기술 또는 트랜치 기술등이 있으며, 최근에는 좁은 면적을 차지하고, 깊이에 의해 절연 마진을 확보할 수 있는 트랜치 기술을 주로 사용한다. 상기 트랜치 기술을 사용한 소자 분리 영역의 형성 방법의 일 예가 미 합중국 특허 제 5,763,309호(issued by Chang; Yun et, al)에 개시되어 있다. 상기 트랜치 기술에 의한 소자 분리 영역의 형성 방법은 다음과 같다.
도 1a 내지 1e는 종래의 반도체 장치의 트랜치 기술에 의한 소자 분리 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 먼저, 실리콘 기판(10) 상에 제1 산화막(12), 질화막(14) 및 제2 산화막(16)을 순차적으로 형성한다.
그리고, 상기 제2 산화막(16) 상에 트렌치 형성 영역을 정의하여 포토레지스트 패턴(18)을 형성한다.
도 1b를 참조하면, 그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 실리콘 기판(10)의 상면이 노출될 때까지 상기 제2산화막(16), 질화막(14), 그리고 제1 산화막(12)을 순차적으로 식각하여 트렌치 마스크(20)를 형성한다. 상기 포토레지스트막 패턴을 제거한 후, 상기 트렌치 마스크(20)를 식각 마스크로 사용하여 상기 실리콘 기판(10)을 식각 하여 트렌치 개구부를 갖는 실리콘 기판(10a)을 형성한다.
도 1c 및 도 1d를 참조하면, 상기 트렌치 개구부를 갖는 실리콘 기판(10a)의 개구부 내벽(interior walls of trench) 상기 실리콘 기판의 손상 부위를 제거하기 위해 열산화막(24)을 형성한다.
그리고, 상기 열산화막(24)을 포함하는 상기 실리콘 기판의 트렌치(10a) 및 상기 트렌치 마스크 상에 이후공정에서 형성되는 상기 트렌치 격리막(28)의 스트레스(stress)를 완화시키기 위한 제3산화막(26)을 형성한다.
도 1e 및 도 1f를 참조하면, 이어서. 상기 결과물에 트렌치 격리물질을 매몰시켜 트렌치 격리막(28)을 형성한다. 이후에 상기 질화막 패턴(14a)의 상부 표면이 노출될 때까지 평탄화 식각 공정을 수행하여 도 1에 도시된 바와 같이, 상기 실리콘 기판에 소자 분리 영역을 형성한다.
그러나, 상술한 바와 같은 종래 소자 분리는 상기 실리콘 기판의 트렌치 개구부 내에 채워지는 트렌치 격리막(28)에 의해 상기 기판이 트렌치 내벽에 스트레스가 가해지게 되고, 또한, 게이트 산화막 형성 등의 후속 산화 공정시 실리콘 기판의 개구부 내벽에 스트레스가 가해지게 된다. 즉, 후속 산화 공정시 트렌치 구조를 갖는 실리콘 기판의 개구부 내벽이 산화되고, 이때 형성되는 산화막의 부피 팽창에 의한 스트레스가 발생된다.
상기와 같은 스트레스들은 실리콘 기판의 개구부 내벽에 실리콘 격자 손상 및 디스로케이션(dislocation) 등 마이크로 결함(micro defect)을 발생시킨다. 이에 따라, 접합 누설 및 소오스/드레인 턴 온이 항상 유지되는 등 트렌치 격리의 절연 특성이 열화 되는 문제점이 발생된다.
상기와 같은 문제점을 해결하기 위해서, 'SHALLOW TRENCH ISOLATION WITH THIN NITRIDE LINER를 형성하는 소자 분리 방법이 미국 특허 제5,447,884호(issued to Fahey et al) 개시되었다.
그러나, 상기 개시된 발명은 플라즈마 처리에 의해 질화막이 식각 되거나 손상되어 초기 목적인 트렌치 내벽의 산화 방지 기능을 제대로 수행하지 못하는 문제점이 발생하고, 이후 상기 질화막 상에 HTO 산화막을 형성할 때 스텝 커버리지가 낮아 반도체 장치의 제조에서 디펙(Defect)의 발생이 높은 문제점이 발생된다.
따라서, 본 발명의 목적은 트렌치 개구부를 갖는 실리콘 기판의 스트레스를 방지하고, 상기 실리콘 기판의 트렌치 내벽의 산화를 방지하기 위해 형성된 실리콘 질화막 상에 스텝 커버리지가 우수하고, 밀도 높은 산화막을 형성하는 소자 분리 방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래의 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
50 : 실리콘 기판 50a : 개구부를 갖는 실리콘 기판
52 : 제1 산화막 54 : 제1 질화막
56 : 제2 산화막 58 : 반사방지막
60 : 포토레지스트 막 62 : 마스크 패턴
64 : 제3 산화막 66 : 실리콘 질화막
68 : 제4 산화막 70 : 트렌치 격리막
상기 목적을 달성하기 위한 본 발명의 소자 분리 방법은,
실리콘 기판 상에 트렌치 영역을 노출시키는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 식각 마스크로 사용하여 식각함으로서 상기 실리콘 기판에 트렌치 개구부를 형성하는 단계;
상기 트렌치 개구부를 형성할 때 발생되는 상기 실리콘 기판의 손상을 큐어링하기 위해 상기 트렌치 개구부 내의 측벽 및 저면에 균일한 두께를 갖는 제1 산화막을 형성하는 단계;
상기 마스크 패턴 및 상기 제1 산화막이 형성된 트렌치 개구부 내의 측벽 및 저면에 균일한 두께를 갖는 실리콘 질화막을 형성하는 단계;
상기 실리콘 질화막 표면을 산화시키는 산화 공정을 수행함으로서 상기 실리콘 질화막 표면에 기상 증착 산화막보다 스텝 커버리지가 우수하고, 밀도가 높은 제2 산화막을 형성하는 단계; 및
상기 결과물에 소자 분리 물질을 매몰시키는 단계를 제공하는데 있다.
그러므로, 상기 실리콘 기판의 트렌치 개구부 내에 형성된 실리콘 질화막 표면을 산화시킴으로서, 이후 플라즈마 처리공정으로 인한 실리콘 질화막의 손상을 억제하고, 상기 트렌치 구조에 HDP 산화물질을 매몰시키는 공정시 우수한 성능을 갖는 버퍼 산화막을 얻을 수 있어 상기 트렌치 구조를 갖는 실리콘 기판을 효과적으로 절연시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2a 내지 2i는 본 발명의 일 실시예에 따른 소자 분리 영역의 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 실리콘 기판(50)상에 제1 산화막(52)을 형성한다. 상기 제1 산화막(52)은 상기 실리콘 기판 상에 약 50 내지 150Å의 두께를 갖도록 열산화(thermal oxidation) 방법 또는 화학 기상 증착 방법으로 형성할 수 있다.
이어서, 상기 제1 산화막(52) 상에 1200 내지 1600Å의 두께를 갖는 제1 질화막(54)을 형성한다. 그리고, 상기 제1 질화막(54) 상에 제2 산화막(56) 및 반사 방지막(58) 및 포토레지스트 막(60)을 순차적으로 증착한다.
여기서, 상기 제2 산화막(56)은 HTO(High Temperature Oxidation)산화막으로 약 400 내지 600Å 두께로 증착 되어, 이후 상기 실리콘 기판(50)에 트렌치를 형성하기 위한 하드 마스크(Hard mask)역할을 하고, 상기 반사 방지막(58)은 400 내지 600Å 두께로 형성되고, 포토레지스트 패턴 형성시 난 반사를 방지하기 위한 막질이다.
또한, 상기 반사 방지막(58)은 트렌치 형성 영역을 정의하는 마스크 패턴 형성시 CD(Critical Dimension)의 균일도 및 공정 조건이 확보될 수 있도록 한다. 그러나, 상기 제2 산화막(56) 및 반사 방지막(58)은 소자의 집적도에 따라 형성하지 않을 수도 있다.
도 2b를 참조하면, 상기 반사 방지막(58), 제2 산화막(56), 제1 질화막(54) 및 제1 산화막(52)을 포토레지스 패턴(60a)을 식각 마스크로 상용하여 노출된 부분을 순차적으로 식각하여 상기 실리콘 기판(50)의 트렌치 형성 영역을 정의하는 마스크 패턴(62)을 형성한다.
구체적으로 상기 반사 방지막(40) 상에 형성된 포토레지스트막을 통상의 사진 공정을 통해 패터닝하여 포토레지스트 패턴(60a)을 형성한다. 그리고, 이를 식각 마스크로 이용하여 식각 공정을 실시함으로서 실리콘 기판(50)의 트렌치 형성 영역을 정의할 수 있는 마스크 패턴(62)을 형성한다.
이때, 상기 식각 공정 동일 챔버 내에서 CF4, CHF3, Ar, 및 O2의 혼합 식각 가스를 사용하여 인시튜로 수행할 수 있다. 상기 식각 공정으로 형성된 마스크 패턴(62)은 반사 방지막 패턴(58a), 제2 산화막 패턴(56a), 제1 질화막 패턴(54a) 및 제1 산화막 패턴(52a)을 포함하고 있다.
도 2c 내지 도 2d를 참조하면, 상기 마스크 패턴(62) 상에 형성된 상기 포토레지스트 패턴(60a)에 애싱(ashing) 공정을 수행하여 제거한 후, 상기 마스크 패턴(62)을 식각 마스크로 사용하여 실리콘 기판(50)을 식각함으로서 트렌치 개구부를 갖는 실리콘 기판(50a)을 형성한다. 이때 상기 반사 방지막(58a)은 트렌치 개구부를 갖는 기판(50a)을 형성하는 식각공정 중에 제거된다.
상기 실리콘 기판에 형성된 트렌치 개구부(62)는 약 0.1 내지 1.5㎛ 깊이는 갖고, 0.25㎛의 얕은 깊이를 갖도록 형성하는 가장 바람직하다. 상기 트렌치 개구부를(62) 형성 동안에 상기 반사 방지막 패턴(58a)이 제거된다. 여기서 트렌치 개구부(62)는 실리콘 기판에 형성된 트렌치를 나타낸다.
그리고, 상기 트렌치 개구부를 갖는 기판(50a)을 형성하기 위한 식각 공정에서, 상기 실리콘 기판(50)에 형성된 트렌치(62) 상부의 에지 부분이 계단형의 프로파일을 갖도록 형성할 수 있다. 이것은 트렌치(62) 상부 에지 부분의 급경사가 완화되도록 하여 후속 게이트 전극의 게이트 산화막 형성시 게이트 산화막의 씨닝(thinning) 현상을 방지하기 위한 것이다. 즉, 게이트 산화막의 신뢰성을 확보하기 위한 것이다.
도 2e 내지 도 2f를 참조하면, 상기 트렌치 개구부를 갖는 실리콘 기판(50a)을 형성할 때 발생된 실리콘 격자 손상 등 누설 소오스(leakage source)로 작용하는 결함(defect)을 제거하기 위해 상기 트렌치 개구부(62) 내에 즉, 트렌치(61) 바닥 및 양측벽에 열산화 공정에 의해 형성되는 제3 산화막(64)을 100 내지 300Å의 두께를 갖도록 형성한다.
이어서, 상기 제3 산화막(64)이 형성된 트렌치 개구부와 상기 마스크 패턴(62) 상에 상기 트렌치 내벽의 산화를 방지하기 위한 실리콘 질화막(66)을 30 내지 200Å의 두께를 갖도록 LPCVD 방법으로 얇게 형성한다.
상기 실리콘 질화막(66)은 고유의 스트레스가 적은 실리콘 리치(Si-rich) 질화막이다. 상기 실리콘 질화막(66)은 후속의 트렌치 격리막 형성 공정 및 게이트 산화막 형성 등의 후속 산화 공정시 트렌치 내벽에 가해지는 스트레스를 완화시키는 버퍼층(buffer layer) 역할을 한다.
도 2g 및 도 2h를 참조하면, 상기 실리콘 질화막(66)이 형성된 트렌치 개구부(62) 내에 격리 산화물질인 HDP(high density plasma oxide)을 매립하여 트렌치 격리막(70)을 형성할 때 수행되는 플라즈마 처리공정에서 상기 실리콘 질화막(66)이 식각 되거나 손상되어 버퍼층 역할을 상실하지 않도록 상기 실리콘 질화막(66) 표면을 산화시켜 제4 산화막(68)을 형성한다.
본 발명의 제4 산화막(68) 형성 방법은 상기 결과물에 수소 및 산소 가스를 사용한 인-시튜 스팀 생성(In-Situ Steam Generation)을 이용한 산화 방법을 적용함으로서, 상기 실리콘 질화막(66) 표면을 산화시켜 종래의 기상 증착 방법으로 형성된 HTO(High Temperature Oxidation) 산화막보다 스텝 커버리지가 우수하고, 밀도가 높고, 결함이 적은 제4 산화막(68)을 형성할 수가 있다.
또한 본 발명의 제4 산화막(68)의 형성 방법의 다른 실시예로서 산소가스를 이용한 건식 산화 방법 및 습식 산화 방법을 적용하여 상기 제4 산화막(68)을 형성할 수 있다.
상기 플라즈마 처리 공정은 후속의 트렌치 격리막(70)이 균일한 두께로 증착 되도록 하는 기능을 갖는다. 상기 제4 산화막(68)이 형성된 트렌치 구조를 갖는 기판 및 개구부를 완전히 매몰시키도록 필링(filling)특성이 좋은 트렌치 격리막(70)은 USG(Undoped Silicate Glass)막 또는 HDP(high density plasma oxide)막 중 어느 하나를 선택하여 사용할 수 있고, 바람직하게는 트렌치 격리막(70)으로 HDP (high density plasma oxide)막을 사용하는 것이 더욱 바람직하다.
그리고, 상기 트렌치 격리막인 HDP막(70) 상에 상기 HDP막의 스트레스 특성을 상쇄시키는 특정막을 더 형성할 수 있다.
도 2i를 참조하면, 마지막으로, 후속 평탄화 식각 공정에서 트렌치 격리막(70)의 과도한 리세스(recess)를 방지하기 위해서 상기 트렌치 격리막인 HDP막(70)을 치밀화(densification) 시키는 어닐링 공정을 수행한다. 상기 어닐링 공정은 N2 분위기 또는 습식 분위기(H2 및 O2 분위기)조건으로 진행된다. 상기 습식 어닐링은, 850℃ 이하의 온도 예를 들어, 700℃에서도 수행될 수 있다.
이어서, 상기 트렌치 격리막인 HDP막과 제1질화막 패턴의 소정의 두께를 갖도록 CMP(Chemical Mechanical Polishing) 등의 평탄화 식각 공정을 수행하여 얕은 트렌치 격리막(70a)을 형성한다.
그리고, 후속 공정으로, 상기 트렌치 마스크로 사용된 제1 질화막 패턴 및 제1 산화막 패턴을 제거한 후, 게이트 산화막 및 게이트 전극을 포함하는 트랜지스터 형성 공정이 수행하여 게이트 전극을 형성할 수 있다.
본 발명에 의하면, 트렌치 개구부를 갖는 실리콘 기판의 개구부 내에 형성된 실리콘 질화막의 표면을 산소 및 수소를 이용한 인-시튜 스팀 생성 산화 방법을 통하여 산화시킴으로서 종래의 증착 산화막보다 스텝 커버리지가 우수하고, 밀도가 높은 산화막을 형성할 수 있다. 그럼으로, 플라즈마 처리 공정 내지 트렌치 격리막 형성 공정시 실리콘 질화막의 손상을 방지할 수 있고, 이후 제조 공정시 결함을 방지하여 생산성을 증가시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (2)

  1. 실리콘 기판 상에 트렌치 영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 식각함으로서 상기 실리콘 기판에 트렌치 개구부를 형성하는 단계;
    상기 트렌치 개구부를 형성할 때 발생되는 상기 실리콘 기판의 손상을 큐어링하기 위해 상기 트렌치 개구부 내의 측벽 및 저면에 균일한 두께를 갖는 제1 산화막을 형성하는 단계;
    상기 마스크 패턴 및 상기 제1 산화막이 형성된 트렌치 개구부 내의 측벽 및 저면에 균일한 두께를 갖는 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막 표면을 산화시키는 산화 공정을 수행함으로서 상기 실리콘 질화막 표면에 기상 증착 산화막 보다 스텝 커버리지가 우수하고, 밀도가 높은 제2 산화막을 형성하는 단계; 및
    상기 결과물에 소자 분리 물질을 매몰시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  2. 제1항에 있어서, 상기 산화 공정은 산소 및 수소가스를 사용하는 인-시튜 스팀 생성(In-Situ Steam Generation) 산화 방법, 산소가스를 사용하는 건식 산화 방법 및 습식 산화 방법 중 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
KR1020020042599A 2002-07-19 2002-07-19 반도체 장치의 소자 분리 방법 KR20040008874A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020042599A KR20040008874A (ko) 2002-07-19 2002-07-19 반도체 장치의 소자 분리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020042599A KR20040008874A (ko) 2002-07-19 2002-07-19 반도체 장치의 소자 분리 방법

Publications (1)

Publication Number Publication Date
KR20040008874A true KR20040008874A (ko) 2004-01-31

Family

ID=37317867

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020042599A KR20040008874A (ko) 2002-07-19 2002-07-19 반도체 장치의 소자 분리 방법

Country Status (1)

Country Link
KR (1) KR20040008874A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100770820B1 (ko) * 2006-03-27 2007-10-26 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100770820B1 (ko) * 2006-03-27 2007-10-26 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법

Similar Documents

Publication Publication Date Title
KR100532503B1 (ko) 쉘로우 트렌치 소자 분리막의 형성 방법
KR100253079B1 (ko) 반도체 장치의 트렌치 격리 형성 방법
US7160787B2 (en) Structure of trench isolation and a method of forming the same
US6683354B2 (en) Semiconductor device having trench isolation layer and a method of forming the same
US6326282B1 (en) Method of forming trench isolation in a semiconductor device and structure formed thereby
KR100280107B1 (ko) 트렌치 격리 형성 방법
KR20080095621A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100403627B1 (ko) 트랜치 소자분리 방법
KR100564550B1 (ko) 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
KR20010008579A (ko) 반도체장치의 ｓｔｉ형 소자분리막 형성방법
KR20040008874A (ko) 반도체 장치의 소자 분리 방법
KR100344765B1 (ko) 반도체장치의 소자격리방법
KR20010073704A (ko) 보이드 없는 반도체 소자의 트렌치 소자 분리 방법
KR20000015466A (ko) 트렌치 격리의 제조 방법
KR100653704B1 (ko) 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조
KR100486875B1 (ko) 반도체 소자의 소자 분리막 및 그 형성 방법
KR20030052663A (ko) 반도체소자의 분리 방법
KR100575616B1 (ko) 반도체소자의 무경계 콘택홀 형성방법
KR100439105B1 (ko) 반도체 소자의 소자분리막 제조방법
KR100826776B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20060109376A (ko) 트렌치 소자 분리 방법
KR100480625B1 (ko) 트렌치 소자분리막 형성방법 및 그 소자분리막을 구비하는반도체 소자
KR20040105980A (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20010019280A (ko) 얕은 트렌치 소자분리 방법
KR20080061515A (ko) 반도체 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination