KR100770820B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

적층된 절연막 사이의 박리나 크랙의 발생을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 반도체 장치(1)에서, 기판(10) 상에 배설된 퇴적형 절연막(121)과, 퇴적형 절연막(121)의 표면 상에 배설되고, 퇴적형 절연막(121)의 막 밀도에 비해 막 밀도가 낮은 도포형 절연막(123)과, 퇴적형 절연막(121)과 도포형 절연막(123) 사이에 배설되고, 퇴적형 절연막(121)의 막 밀도와 도포형 절연막(123)의 막 밀도의 중간의 막 밀도를 갖는 중간 절연막(122)을 구비한다. 중간 절연막(122)에는 OH 종단 처리가 행해진다. 도포형 절연막(123)에는 메가소닉 처리가 행해진다.
반도체, EEPROM, 절연 분리, 퇴적형 절연막, 막 밀도

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 주요부 단면도(도 3에 도시하는 F1-F1 절단선을 따라 자른 단면도).
도 2는 도 1에 도시하는 반도체 장치의 다른 주요부 단면도(도 3에 도시하는 F2-F2 절단선을 따라 자른 단면도).
도 3은 도 1 및 도 2에 도시하는 반도체 장치의 주요부 평면도.
도 4는 제1 공정 단면도.
도 5는 제2 공정 단면도.
도 6은 제3 공정 단면도.
도 7은 제4 공정 단면도.
도 8은 제5 공정 단면도.
도 9는 제6 공정 단면도.
도 10은 제7 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
10 : 기판
11 : 트렌치
12 : 충전재
121 : 퇴적형 절연막
122 : 중간 절연막
123 : 도포형 절연막
13 : 절연 분리 영역
20 : 채널 형성 영역
21 : 제1 게이트 절연막
22 : 전하 축적층
23 : 제2 게이트 절연막
24 : 제어 전극
24WL : 워드선
26 : 주전극 영역
27 : 층간 절연막
29DL : 데이터선
30 : 제조용 마스크
M : 불휘발성 기억 소자
[특허 문헌 1] 일본 특개 2005-243709호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 기판 상에 절연막을 갖는 반도체 장치 및 기판 상에 절연막을 형성하는 반도체 장치의 제조 방법에 관한 것이다. 또한, 본 발명은, 소자 사이의 절연 분리 영역을 갖는 반도체 장치 및 그 제조 방법, 특히 고집적화가 요구되고 있는 불휘발성 기억 소자 사이의 절연 분리 영역을 갖는 반도체 장치 및 그 제조 방법에 적용하기에 유효한 기술에 관한 것이다.
전기적 재기입이 가능한 불휘발성 기억 장치(EEPROM: Electronically Erasable and Programmable Read Only Memory)의 고집적화 그리고 대기억 용량화가 요구되고 있다. NAND형 EEPROM의 1비트의 기억 용량을 기억 가능한 불휘발성 기억 소자(메모리 셀)는, 전하 축적층(플로팅 게이트 전극)을 갖는 전계 효과 트랜지스터에 의해 구성되어 있다. 즉, 불휘발성 기억 소자는, 채널 형성 영역과, 채널 형성 영역 상에 게이트 절연막을 개재하여 형성된 전하 축적층과, 전하 축적층 상에 게이트 절연막을 개재하여 형성된 제어 전극(컨트롤 게이트 전극)과, 소스 영역 및 드레인 영역을 구비하고 있다.
불휘발성 기억 장치의 메모리 셀 어레이에서, 데이터선과 워드선은 서로 교차하여 배치되어 있다. 복수개, 예를 들면 8개의 불휘발성 기억 소자는, 서로 소스 영역과 드레인 영역을 공유하고(상호 전기적으로 접속하고), 데이터선의 연장 방향으로 배열되어 있다. 이 복수개의 불휘발성 기억 소자는 1바이트를 구축한다. 배열의 일단측의 불휘발성 기억 소자는 셀렉트 게이트를 통해 데이터선에 접속되고, 배열의 타단측의 불휘발성 기억 소자는 셀렉트 게이트를 통해 또는 직접 소스선에 접속되어 있다. 복수개의 각각의 제어 전극에는 각각 워드선이 접속되어 있다.
불휘발성 기억 소자에서는, 전하 축적층에 전하(전자)가 축적되는지의 여부에 따라 정보 「0」 또는 「1」이 기억되고, 이 기억된 정보에 의해 소스 영역과 드레인 영역 사이에 전류가 흐르는지의 여부가 결정되고 있다.
NAND형 EEPROM의 고집적화 및 대기억 용량화의 실현에는, 불휘발성 기억 소자의 미세화를 도모하는 것이 중요하지만, 서로 인접하는 불휘발성 기억 소자 사이의 절연 분리 영역(아이솔레이션 영역)의 점유 면적을 감소시키는 것이 불가결하다. 특허 문헌 1에는, 셸로우 트렌치 아이솔레이션(STI: Shallow Trench Isolation) 기술과 성막 기술을 조합하여 절연 분리 영역의 점유 면적을 감소시킬 수 있는 반도체 장치 및 그 제조 방법이 개시되어 있다.
즉, 이 반도체 장치 및 그 제조 방법에서는, 셸로우 트렌치 아이솔레이션 기술을 이용하여 반도체 기판에 트렌치가 형성되고, 이 트렌치 내부에 실리콘 산화막이 매설되어 있다. 실리콘 산화막에는, 고밀도 플라즈마-화학적 기상 퇴적(HDP-CVD: High Density Plasma-Chemical Vapor Deposition)법에 의해 성막된 실리콘 산화막과, 그것에 적층된 도포법(스핀 온 글래스법: Spin On Glass)에 의해 도포하여 전환된 실리콘 산화막이 채용되고 있다.
특허 문헌 1에 개시된 반도체 장치 및 그 제조 방법에서는, 불휘발성 기억 장치의 불휘발성 기억 소자 사이의 이격 거리를 트렌치에 의해 반도체 기판의 깊이 방향에서 확보할 수 있으므로, 절연 분리 영역의 점유 면적을 감소시킬 수 있다. 또한, HDP-CVD법에 의해 성막되는 실리콘 산화막은, 치밀한 막질을 갖고 있으므로, 내(耐)리크 전류 성능이 뛰어나고, 도포법에 의해 성막되는 실리콘 산화막은, 도포 시에 유동성을 갖고 있으므로, 트렌치의 개구 치수가 미세하게 되어도 충분히 그 내부에 충전할 수 있다. 특히, 전자의 실리콘 산화막은 트렌치의 내부에 매설됨과 함께 불휘발성 기억 소자의 전하 축적층의 표면을 덮도록 형성되어 있으므로, 전하 유지 특성을 향상시킬 수 있다. 그리고, 불휘발성 기억 장치의 제조 프로세스에서는, 불휘발성 기억 소자의 전하 축적층을 패터닝한 마스크를 이용하여 트렌치를 형성하고 있고, 마스크 표면으로부터 트렌치의 저면까지의 높이와 트렌치의 개구 치수의 애스펙트비가 크기 때문에, 후자의 실리콘 산화막은 트렌치의 내부를 확실하게 충전할 수 있다.
그러나, 전술한 반도체 장치 및 그 제조 방법에서는, 치밀한 막질을 갖는 HDP-CVD법에 의해 성막된 실리콘 산화막과 도포법에 의해 성막된 실리콘 산화막의 계면에서, 쌍방의 막 밀도에 기인하는 박리나 크랙의 발생에 대해서는 배려되어 있지 않았다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 적층된 절연막 사이의 박리나 크랙의 발생을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
또한, 본 발명의 목적은, 상기 목적을 달성함으로써, 고집적화 및 대기억 용량화를 실현할 수 있는 불휘발성 기억 기능을 구비한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 실시예에 따른 제1 특징은, 반도체 장치에서, 기판 상에 배설된 퇴적형 절연막과, 퇴적형 절연막의 표면 상에 배설되고, 퇴적형 절연막의 막 밀도에 비해 막 밀도가 낮은 도포형 절연막과, 퇴적형 절연막과 도포형 절연막 사이에 배설되고, 퇴적형 절연막의 막 밀도와 도포형 절연막의 막 밀도의 중간의 막 밀도를 갖는 중간 절연막을 구비한다.
본 발명의 실시예에 따른 제2 특징은, 반도체 장치에서, 기판 표면으로부터 그 깊이 방향을 향해 배설된 트렌치와, 트렌치의 내벽 표면 상에 배설된 퇴적형 절연막과, 퇴적형 절연막의 표면 상에 배설되고, 퇴적형 절연막의 막 밀도에 비해 막 밀도가 낮은 도포형 절연막과, 퇴적형 절연막과 도포형 절연막 사이에 배설되고, 퇴적형 절연막의 막 밀도와 도포형 절연막의 막 밀도의 중간의 막 밀도를 갖는 중간 절연막을 갖는 절연 분리 영역을 구비한다.
본 발명의 실시예에 따른 제3 특징은, 반도체 장치에서, 기판 표면부에 배설된 채널 형성 영역과, 채널 형성 영역 상에 배설된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 배설된 전하 축적층과, 전하 축적층 상에 배설된 제2 게이트 절연막과, 제2 게이트 절연막 상에 배설된 제어 전극을 갖는 불휘발성 기억 소자와, 기판 표면의 채널 형성 영역을 사이에 두는 대향 위치에 배설되고, 기판 표면 으로부터 그 깊이 방향을 향해 배설된 트렌치와, 트렌치의 내벽 표면 상에 배설된 퇴적형 절연막과, 퇴적형 절연막의 표면 상에 배설되고, 퇴적형 절연막의 막 밀도에 비해 막 밀도가 낮은 도포형 절연막과, 퇴적형 절연막과 도포형 절연막 사이에 배설되고, 퇴적형 절연막의 막 밀도와 도포형 절연막의 막 밀도의 중간의 막 밀도를 갖는 중간 절연막을 갖는 절연 분리 영역을 구비한다.
본 발명의 실시예에 따른 제4 특징은, 반도체 장치의 제조 방법에서, 기판 상에 절연막을 퇴적시키는 공정과, 절연막 상에 폴리실라잔을 용해한 절연막 재료를 도포하는 공정과, 절연막 재료에 열처리를 행하여, 실리콘 산화막을 형성하는 공정과, 실리콘 산화막에 메가소닉 처리를 행하여, 실리콘 산화막의 잔류 응력을 감소시키는 공정을 구비한다.
본 발명의 실시예에 따른 제5 특징은, 기판 상에 제1 절연막을 퇴적시키는 공정과, 제1 절연막 상에 제2 절연막을 형성하는 공정과, 제2 절연막 상에 폴리실라잔을 용해한 절연막 재료를 도포하는 공정과, 절연막 재료에 열처리를 행하여, 실리콘 산화막을 형성하는 공정을 구비하고, 제2 절연막은, 제1 절연막의 막 밀도와 실리콘 산화막의 막 밀도의 중간의 막 밀도를 갖는다.
본 발명의 실시예를 도면을 참조하여 상세하게 설명한다. 한편, 본 실시예는, 본 발명을 적용하기에 가장 효과적인 반도체 장치로서, NAND형 EEPROM에 적용한 예를 설명하는 것이다.
[반도체 장치, NAND형 EEPROM 및 절연 분리 영역의 구성]
도 1 내지 도 3에 도시하는 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치(1)는, 기판(10) 표면부에 배설된 채널 형성 영역(20)과, 채널 형성 영역(20) 상에 배설된 제1 게이트 절연막(21)과, 제1 게이트 절연막(21) 상에 배설된 전하 축적층(플로팅 게이트 전극)(22)과, 전하 축적층(22) 상에 배설된 제2 게이트 절연막(23)과, 제2 게이트 절연막(23) 상에 배설된 제어 전극(컨트롤 게이트 전극)(24)과, 소스 영역 및 드레인 영역으로서 사용되는 1쌍의 주전극 영역(26)을 갖는 불휘발성 기억 소자(메모리 셀)(M)를 갖는 NAND형 EEPROM을 구비하고 있다. 또한, 반도체 장치(1)는, 기판(10) 표면의 채널 형성 영역(20)을 사이에 두고 대향 위치에 배설되고, 기판(10) 표면으로부터 그 깊이 방향을 향해 배설된 트렌치(소자 사이 분리용 홈)(11)와, 트렌치(11)의 내벽 표면 상에 배설된 퇴적형 절연막(121)과, 퇴적형 절연막(121)의 표면 상에 배설되고, 퇴적형 절연막(121)의 막 밀도에 비해 막 밀도가 낮은 도포형 절연막(123)과, 퇴적형 절연막(121)과 도포형 절연막(123) 사이에 배설되고, 퇴적형 절연막(121)의 막 밀도와 도포형 절연막(123)의 막 밀도의 중간의 막 밀도를 갖는 중간 절연막(122)을 갖는 절연 분리 영역(소자 사이 분리 영역)(13)을 구비하고 있다.
기판(10)에는 본 실시예에서 단결정 실리콘 기판이 사용되고 있다. NAND형 EEPROM은, 기판(10)의 주면 부분, 혹은 기판(10)의 주면 부분에 배설된 웰 영역의 주면 부분에 탑재되어 있다. 또한, 기판(10)에는 단결정 실리콘 기판 상에 절연층을 개재하여 반도체 활성 영역을 배설한 SOI(silicon on insulator) 기판을 사용할 수 있고, SOI 기판에서는 그 반도체 활성 영역에 NAND형 EEPROM을 탑재할 수 있다. 또한, NAND형 EEPROM은, 단독 회로(혹은 유닛)로서 기판(10)에 탑재되어도 되고, 다른 논리 회로나 기억 회로와 함께 기판(10)에 탑재되어 있어도 된다.
NAND형 EEPROM의 불휘발성 기억 소자(M)는 1비트의 정보를 기억한다. 이 불휘발성 기억 소자(M)는, 도 3 중, 횡방향으로 연장하고 종방향으로 복수개 서로 이격되어 규칙적으로 배열된 워드선(24WL)과, 종방향으로 연장하고 횡방향으로 복수개 서로 이격되어 규칙적으로 배설된 데이터선(29DL)의 교차 부분에 배치되어 있다. 불휘발성 기억 소자(M)의 주전극 영역(26)은 종방향으로 인접하는 다른 불휘발성 기억 소자(M)의 주전극 영역(26)과 공용되어 전기적으로 접속되고, 이 복수개의 불휘발성 기억 소자(M)의 소자열을 구축한다. 이 소자열은, 예를 들면 1바이트의 정보를 기억한다. 소자열의 일단측은 도시하지 않은 셀렉트 소자를 통해 데이터선(29DL)에 접속되고, 소자열의 타단은 마찬가지로 도시하지 않은 셀렉트 소자를 통해 소스선에 접속되어 있다. 소자열의 각각 불휘발성 기억 소자(M)에는 워드선(24WL)이 접속되어 있다.
불휘발성 기억 소자(M)의 제1 게이트 절연막(21)은, 터널 절연막으로서도 사용되며, 예를 들면 실리콘 산화막에 의해 형성되어 있다. 전하 축적층(22)은, 불휘발성 기억 소자(M)에 흐르는 전류의 도통 혹은 비도통을 제어하는 임계치 전압을 결정하는 전하를 축적하는, 즉 정보 「0」 혹은 정보 「1」로 되는 전하를 축적한다. 이 전하 축적층(22)은, 예를 들면 다결정 실리콘막에 의해 형성되어 있다.
제2 게이트 절연막(21)에는, 본 실시예에서, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 각각을 순차적으로 적층한 복합막이 사용되고 있다. 제어 전극(24)에는, 본 실시예에서, 다결정 실리콘막(241)과 그 표면 상에 적층한 고융점 실리사이드막(242), 예를 들면 텅스텐 실리사이드막과의 적층막이 사용되고 있다.
도 2에 도시하는 바와 같이, 전하 축적층(22)의 측면, 제2 게이트 절연막(21)의 측면, 제어 전극(24)의 측면 및 이 제어 전극(24)의 상면에는 절연막(25)이 배설되어 있다. 이 절연막(25)에는, 예를 들면 플라즈마 CVD법에 의해 성막된, 치밀한 막질을 갖는 실리콘 질화막이 사용되고 있다. 이 절연막(25)은 전하 축적층(22)에 축적된 전하의 리크를 방지할 수 있어, 불휘발성 기억 소자(M)의 전하 유지 특성을 향상시킬 수 있다. 워드선(24WL)은 제어 전극(24)과 동일 도전층에 의해 형성되고, 제어 전극(24)과 일체적으로 형성되어 있다.
1쌍의 주전극 영역(26)은 본 실시예에서 n형 반도체 영역에 의해 형성되어 있다. 따라서, 불휘발성 기억 소자(M)는, 전하 축적층(22)을 갖는, n채널 도전형 전계 효과 트랜지스터에 의해 구축되어 있다. 한편, 주전극 영역(26)은, 본 실시예에서 싱글 확산 구조에 의해 형성되어 있지만, LDD(Lightly doped drain) 구조에 의해 구성하여도 된다.
데이터선(29DL)은, 불휘발성 기억 소자(M) 상에 층간 절연막(27)을 개재하여 배설되어 있고, 층간 절연막(27)에 형성된 접속 홀(도시하지 않음)을 통해 셀렉트 소자에 접속되어 있다. 데이터선(29DL)에는, 예를 들면 알루미늄 합금막의 단층이나, 또는 거기에 배리어 메탈막이나 반사 방지막을 적층한 복합막을 사용할 수 있다.
절연 분리 영역(13)의 트렌치(11)는, 불휘발성 기억 소자(M)의 채널 영역(20)의 채널 폭을 규정하도록, 도 3에서, 횡방향으로 서로 이격되어 배열되고, 종방향으로 연장하고 있다. 트렌치(11)의 측벽의 위치와 불휘발성 기억 소자(M)의 전하 축적층(22)의 측면의 위치는 실질적으로 일치하고 있어, 기판(10) 주면과 직교하는 바로 위에서 보았을 때, 쌍방의 위치는 한 개의 라인 상에 존재한다.
절연 분리 영역(13)의 트렌치(11)의 내부에는 퇴적형 절연막(121), 중간 절연막(122) 및 도포형 절연막(123)을 순차적으로 적층한 충전재(12)가 매설되어 있다. 충전재(12) 중, 퇴적형 절연막(121)은, 매우 치밀한 막질을 갖는, 예를 들면 HDP-CVD법에 의해 성막된 실리콘 산화막에 의해 형성되어 있다. 예를 들면 HDP-CVD법에 의해 성막된 실리콘 산화막은 2.3g/㎤ 내지 2.4g/㎤의 범위 내의 막 밀도를 갖는다. 이 퇴적형 절연막(121)은 기본적으로는 기초 표면의 단차 형상을 따라 비교적 균일한 막 두께로 형성할 수 있다. 본 실시예에 따른 트렌치(11)에서는, 4 이상의 큰 애스펙트비를 갖고 있으므로, 트렌치(11)의 측벽 상에 성막되는 퇴적형 절연막(121)의 막 두께는 저면 상에 성막되는 그 막 두께에 비해 얇아진다.
퇴적형 절연막(121)의 성막 조건과는 약간 상위하지만, 중간 절연막(122)은, 예를 들면 HDP-CVD법에 의해 성막된 실리콘 산화막에 의해 형성되어 있다. 본 실시예에서, 중간 절연막(122)은 실리콘계 퇴적형 절연막이다. 이 중간 절연막(122)에는 그 성막 후에 OH 종단 처리가 실시되어 있다. OH 종단 처리는, 중간 절연막(122)의 실리콘(Si)의 미결합수(dangling bond)에 산소(O) 또는 산소로의 전환을 용이하게 행할 수 있는 수소(H)를 결합하는 처리이다. 이 OH 종단 처리가 행해진 중간 절연막(122)은 그 상층에 형성되는 도포형 절연막(123)과의 사이의 밀착성을 향상시킬 수 있다.
도포형 절연막(123)은, 유기 용매에 폴리실라잔을 용해한 액체 재료를 회전 도포(Spin On Glass)법을 이용하여 도포한 후, 이 도포된 액체 재료를 건조함으로써 형성한다. 폴리실라잔에는, 구조식-[SiH2NH]n-(n는 자연수)으로 표기되는 퍼하이드로 폴리벨히드로실니잔을 실용적으로 사용할 수 있다. 또한, 폴리실라잔에는, 구조식-[SiR1R2-NR3]m-(m은 자연수)으로 표현되고, 측쇄 R1, R2 혹은 R3에 -CH3, -CH=CH2 혹은 -0CH3을 갖는 것을 사용할 수 있다. 유기 용매에는 방향족 화합물 또는 지방족 화합물을 사용할 수 있다. 구체적으로는, 벤젠, 톨루엔, 크실렌, 디에틸에테르, 디부틸에테르 등의 사용이 실용적이다. 반대로, 물이나 알코올류는 반응하기 때문에 유기 용매로서 바람직하지 않다. 또한, 케톤이나 에스테르류에 의해 용해된 물은 유기 용매로서 바람직하지 않다. 도포형 절연막(123)은, 액체 재료를 사용하고 있으므로, 특히 큰 애스펙트비를 갖는 트렌치(11)의 내부를 확실하게 매설하는 충전재로서 최적이며, 또한 도포형 절연막(123)의 표면을 평탄화할 수 있다. 도포형 절연막(123)은 1.5g/㎤ 내지 2.2g/㎤의 범위 내의 막 밀도를 갖는다.
또한, 도시하지 않았지만, 데이터선(29DL) 상에는 파이널 패시베이션막이 배설되어 있다.
[반도체 장치, NAND형 EEPROM 및 절연 분리 영역의 제조 방법]
전술한 반도체 장치(1)의 제조 방법 즉 NAND형 EEPROM 및 절연 분리 영역의 제조 방법을 설명한다.
우선 먼저, 기판(10)을 준비한다. 기판(10)에는 전술한 바와 같이 단결정 실리콘 기판을 실용적으로 사용할 수 있다.
다음으로, 기판(10) 주면 상의 NAND형 EEPROM의 형성 영역에서, 제1 게이트 절연막(21), 전하 축적층(22), 제조용 마스크(30)의 각각을 순차적으로 적층하여, 도 4에 도시하는 바와 같이 불휘발성 기억 소자(M)의 채널폭(또는 절연 분리 영역(13)의 치수)을 결정하는 패터닝을 행한다. 예를 들면, 제1 게이트 절연막(21)에는 열 산화법에 의해 형성된 실리콘 산화막이 사용되며, 이 실리콘 산화막은 8㎚ 내지 12㎚ 정도의 막 두께로 형성된다. 전하 축적층(22)에는 CVD법에 의해 성막된 다결정 실리콘막이 사용되며, 이 다결정 실리콘막은 80㎚ 내지 120㎚ 정도의 막 두께로 형성된다. 여기에서의 패터닝 공정에서는, 전하 축적층(22)의 채널폭 치수와 채널 길이 치수 중 전자의 채널폭 치수가 결정되며, 채널 길이 방향으로 인접하는 다른 불휘발성 기억 소자(M)의 전하 축적층(22)은 서로 연결된 상태에 있다. 제조용 마스크(30)는, 트렌치(11)를 형성하는 에칭 마스크, 트렌치(11) 내부에 충전재(12)를 충전할 때의 에칭 스토퍼 마스크나 에칭 마스크 등에 사용된다. 제조용 마스크(30)에는, 예를 들면 CVD법에 의해 성막된 실리콘 질화막(SiN막)이 사용되며, 이 실리콘 질화막은 50㎚ 내지 100㎚ 정도의 막 두께로 형성된다.
도 5에 도시하는 바와 같이, 제조용 마스크(30)를 사용하여, 그것으로부터 노출되는 기판(10)의 표면으로부터 깊이 방향을 향해 에칭을 행하여, 트렌치(11)를 형성한다. 트렌치(11)는, 예를 들면 채널폭 방향과 동일 방향에서 개구 치수를 80㎚ 내지 120㎚ 정도로 설정하고, 기판(10) 표면으로부터의 깊이를 200㎚ 내지 300 ㎚ 정도로 설정한다. 트렌치(11)의 형성에는, 예를 들면 RIE(Reactive Ion etching) 등의 이방성 에칭을 실용적으로 사용할 수 있다.
도 6에 도시하는 바와 같이, 기판(10) 주면 상의 전체면, 즉 제1 게이트 절연막(21)의 측면 상, 전하 축적층(22)의 측면 상, 제조용 마스크(30)의 상면 상 및 측면 상, 트렌치(11)의 내벽면 상 및 저면 상의 전부에 퇴적형 절연막(121)을 형성하고, 계속해서 퇴적형 절연막(121) 상에 중간 절연막(122), 도포형 절연막(123)의 각각을 순차적으로 형성한다.
퇴적형 절연막(121)에는 치밀한 막질을 갖는, 예를 들면 HDP-CVD법에 의해 성막된 실리콘 산화막을 실용적으로 사용할 수 있으며, 이 실리콘 산화막은 20㎚ 내지 30㎚ 정도의 막 두께로 형성된다. 퇴적형 절연막(121)의 막 두께는 트렌치(11)의 채널폭 방향과 동일 방향의 개구 치수의 2분의 1의 치수보다 얇게 설정되어 있어, 제조용 마스크(30)의 어깨 부분의 성막의 막 두께가 그 이외의 부분에 비해 두꺼워지는 오버행 현상에 수반하는, 트렌치(11) 내부의 소(巢)의 발생을 방지할 수 있다. HDP-CVD법에서는, 플라즈마 밀도가 높을수록, 성막 재료 가스의 분해 효율을 높일 수 있어, 퇴적형 절연막(121)의 막 내에 존재하는 Si-OH기나 H-OH기를 감소시킬 수 있다. 플라즈마 밀도는, 예를 들면 1010atoms/㎤ 내지 1012atoms/㎤ 정도의 범위 내로 설정한다.
중간 절연막(122)에는 퇴적형 절연막(121)과 마찬가지로 HDP-CVD법에 의해 성막된 실리콘 산화막을 실용적으로 사용할 수 있다. 이 실리콘 산화막은, 퇴적 절연막(121)의 성막에 계속하여, 동일 챔버 내에서 성막 조건을 바꾸는, 구체적으로는 플라즈마 밀도를 낮춤으로써 형성한다. 플라즈마 밀도를 낮추면, Si-OH기를 증가시킬 수 있어, 막 밀도를 낮출 수 있다. 환언하면, 플라즈마 밀도를 낮추는 것은, 중간 절연막(실리콘 산화막)(122)의 Si의 미결합수에 0나 H를 공급하는 OH 종단 처리를 실시한 것으로 된다. 실리콘 산화막은, 예를 들면 8㎚ 내지 12㎚ 정도의 막 두께로 형성된다.
도포형 절연막(123)은 유기 용매에, 예를 들면 폴리실라잔을 용해한 액체 재료를 회전 도포법에 의해 도포한다. 액체 재료는 트렌치(11)의 깊이, 제1 게이트 절연막(21)의 막 두께, 전하 축적층(20)의 막 두께 및 제조용 마스크(30)의 막 두께를 모두 가산한 치수의 단차 형상을 매립하고, 그 표면을 평탄화할 수 있을 정도의 막 두께로 도포된다. 특히, NAND형 EEPROM에서는, 불휘발성 기억 소자(M)와 채널폭 방향으로 인접하는 다른 불휘발성 기억 소자(M) 사이의 간격이 좁고, 또한 전하 축적층(21)의 막 두께분 및 제조용 마스크(30)의 막 두께분, 트렌치(11)의 깊이가 외관상 깊어지므로, 이러한 높은 애스펙트비를 갖는 홈을 확실히 충전할 수 있는 충전재로서 액체 재료는 최적이다. 도포된 액체 재료는, 핫 플레이트를 사용하여, 150℃의 온도를 3분간 가하는 프리베이크 처리를 행하고, 건조시킨 후, 열처리를 행하여, 산화막으로 전환한다. 이 후, H2O 분위기 내, O2 분위기 내 또는 N2 분위기 내에서 200℃ 내지 1000℃의 온도 범위 내의 열처리를 행하여, 폴리실라잔을 실리콘 산화막으로 전환함으로써, 도포형 절연막(123)을 형성한다.
계속해서, 도 7에 도시하는 바와 같이, 도포형 절연막(123)에 메가소닉 처리를 행한다. 메가소닉 처리는, 메가헤르츠 클래스의 초음파 진동을 이용하여 발생한 버블을 이용한 세정 처리로서, 폴리실라잔으로부터 실리콘 산화막으로 전환할 때의 막 수축에 의해 발생하는 실리콘 산화막 내의 인장 응력을 감소시킬 수 있어, 실리콘 산화막에 크랙이 발생하는 것을 방지할 수 있다.
도 8에 도시하는 바와 같이, 기판(10) 상의 전체면에 화학 기계 연마(CMP: chemical mechanical polishing) 처리를 행하여, 제조용 마스크(30)의 표면이 노출될 때까지, 제조용 마스크(30) 상의 도포형 절연막(123), 중간 절연막(122) 및 퇴적형 절연막(121)을 부분적으로 제거한다. 동시에, 트렌치(11) 내부 및 채널폭 방향으로 인접하는 전하 축적층(22) 사이에는 도포형 절연막(123), 중간 절연막(122) 및 퇴적형 절연막(121) 외의 잔부가 매설되고, 도포형 절연막(123) 표면의 높이와 제조용 마스크(30)의 표면의 높이가 일치하여, 이들 표면을 평탄화할 수 있다. 계속해서, N2 분위기 내에서 열처리가 행해져, 퇴적형 절연막(121), 중간 절연막(122) 및 도포형 절연막(123)이 소결된다.
다음으로, 제조용 마스크(30)를 에칭 마스크로서 사용하여, 트렌치(11)의 상부이며 전하 축적층(22) 사이에 매설되어 있는 퇴적형 절연막(121), 중간 절연막(122) 및 도포형 절연막(123)의 일부를 에칭에 의해 제거한다. 에칭 공정이 종료되면, 트렌치(11)와, 그 내부에 충전된 퇴적형 절연막(121), 중간 절연막(122) 및 도포형 절연막(123)을 포함하는 충전재(12)를 구비한 절연 분리 영역(13)을 완 성할 수 있다(도 9 참조). 에칭에는, 예를 들면 버퍼드 불산(buffered HF) 용액을 이용한 웨트 에칭이 사용되며, 에칭 깊이는 전하 축적층(22)의 막 두께 내에 그치게 된다. 즉, 에칭은 전하 축적층(22)의 측면의 일부가 노출되는 범위 내에 그치게 된다.
그리고, 도 9에 도시하는 바와 같이, 제조용 마스크(30)를 제거한다. 제조용 마스크(30)의 제거에는 인산 용액을 사용할 수 있다.
다음으로, 적어도 전하 축적층(22)의 표면(상면 및 측면) 상에 제2 게이트 절연막(23)을 형성한다. 전술한 바와 같이, 제2 게이트 절연막(23)에는, 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 각각을 순차적으로 적층한 복합막을 사용할 수 있다.
도 10에 도시하는 바와 같이, 전하 축적층(22) 상에 제2 게이트 절연막(23)을 개재하여 제어 전극(24)을 형성함과 함께, 제어 전극(24)과 일체적으로 접속되며 또한 동일한 게이트 배선층에 의해 워드선(24WL)을 형성한다. 제어 전극(24) 및 워드선(24WL)에는 실리콘 다결정막(241)과 그 상층에 적층된 텅스텐 실리사이드막의 복합막을 실용적으로 사용할 수 있다.
또한, 제어 전극(24) 및 워드선(24WL)의 패터닝을 행하면, 계속해서 거듭 절단되어 전하 축적층(22)의 채널 길이 치수가 결정된다(채널 길이 방향의 패터닝이 행해진다). 이 패터닝에는 RIE 등의 이방성 에칭을 실용적으로 사용할 수 있다.
기판(10)의 주면부의 절연 분리 영역(13) 및 제어 전극(24)에 주위를 둘러싼 영역 내에서, 전술한 도 2에 도시하는 바와 같이, 소스 영역 및 드레인 영역으로서 사용되는 1쌍의 주전극 영역(26)을 형성한다. 주전극 영역(26)은, 예를 들면 이온 주입법에 의해 n형 불순물을 기판(10)에 주입하고, 이 n형 불순물을 활성화함으로써 형성할 수 있다. 이 주전극 영역(26)을 형성함으로써, 불휘발성 기억 소자(M)를 완성할 수 있다(도 2 및 도 3 참조).
다음으로, 불휘발성 기억 소자(M) 상을 포함하는 기판(10)의 전체면 상에 층간 절연막(27)을 형성하고, 도시하지 않은 셀렉트 소자의 주전극(드레인 영역) 상의 층간 절연막(27)을 제거하여 접속 홀을 형성한다. 그리고, 접속 홀을 통해 셀렉트 소자의 주전극 영역에 접속하도록, 층간 절연막(27) 상에 데이터선(29DL)을 형성한다(도 1 내지 도 3 참조). 데이터선(29DL)에는, 예를 들면 스퍼터링법에 의해 성막된 알루미늄 합금막을 주체로 하는 복합막을 실용적으로 사용할 수 있다. 그리고, 도시하지 않은 패시베이션막을 형성하면, 전술한 도 1 내지 도 3에 도시하는 NAND형 EEPROM을 완성할 수 있어, 결과적으로 본 실시예에 따른 반도체 장치(1)를 완성할 수 있다.
이상 설명한 바와 같이, 본 실시예에 따른 반도체 장치(1) 및 그 제조 방법에서는, 퇴적형 절연막(121)과 도포형 절연막(123) 사이에 쌍방의 중간의 막 밀도를 갖는 중간 절연막(122)을 구비하였으므로, 퇴적형 절연막(121)과 도포형 절연막(123) 사이의 박리나 도포형 절연막(123)의 크랙의 발생을 방지할 수 있다.
또한, 중간 절연막(122)에는 OH 종단 처리를 행하였으므로, 중간 절연막(122)과 도포형 절연막(123) 사이의 밀착성을 향상시킬 수 있어, 퇴적형 절연막(121)과 도포형 절연막(123) 사이의 박리나 도포형 절연막(123)의 크랙의 발생을 한층 더 방지할 수 있다.
또한, 도포형 절연막(123)에 메가소닉 처리를 행하였으므로, 도포형 절연막(123)의 내부 응력을 감소시킬 수 있어, 퇴적형 절연막(121)과 도포형 절연막(123) 사이의 박리나 도포형 절연막(123)의 크랙의 발생을 한층 더 방지할 수 있다.
본 실시예에 따른 작용 효과는, 절연 분리 영역(13)의 충전재(12)의 높이 치수가, 트렌치(11)의 깊이 치수에 더하여 제1 게이트 절연막(21)의 막 두께, 전하 축적층(22)의 막 두께 및 제조용 마스크(30)의 막 두께만큼 커지는(충전재(13)의 충전 시의 애스펙트비가 큼), NAND형 EEPROM에 적용한 경우에 현저하다. 따라서, NAND형 EEPROM을 구비한 반도체 장치(1)에서는, 고집적화를 실현할 수 있고, 또한 대기억 용량화를 실현할 수 있다.
본 실시예에서는, 전술한 바와 같이, 퇴적형 절연막(121)을 형성한 후, 그 위에, 중간 절연막(122)을 개재시키지 않고, 도포형 절연막(123)을 형성하고, 이것에 메가소닉 처리를 행하는 것도 가능하다. 이 경우, 중간 절연막(122)을 개재시키지 않아, 퇴적형 절연막(121)과 도포형 절연막(123) 사이의 박리나 도포형 절연막(123)의 크랙의 발생을 방지할 수 있다.
(그 외의 실시예)
본 발명은, 전술한 일 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 변형이 가능하다. 예를 들면, 전술한 실시예는 NAND형 EEPROM을 구비한 반도체 장치에 본 발명을 적용한 예를 설명하였지만, 본 발명은, NAND형 EEPROM 이외의 기억 장치의 소자 사이를 분리하는 절연 분리 영역을 구비한 반도체 장치, 논리 소자 사이를 분리하는 절연 분리 영역을 구비한 반도체 장치 등에 적용할 수 있다.
본 발명에 따르면, 적층된 절역막 사이의 박리나 크랙의 발생을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 고집적화 및 대기억 용량화를 실현할 수 있는 불휘발성 기억 기능을 구비한 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (7)

  1. 기판 상에 배설된 퇴적형 절연막과,
    상기 퇴적형 절연막의 표면 상에 배설되고, 상기 퇴적형 절연막의 막 밀도에 비해 막 밀도가 낮은 도포형 절연막과,
    상기 퇴적형 절연막과 상기 도포형 절연막 사이에 배설되고, 상기 퇴적형 절연막의 막 밀도와 상기 도포형 절연막의 막 밀도의 중간의 막 밀도를 갖는 중간 절연막
    을 구비한 것을 특징으로 하는 반도체 장치.
  2. 기판 표면으로부터 그 깊이 방향을 향해 배설된 트렌치와,
    상기 트렌치의 내벽 표면 상에 배설된 퇴적형 절연막과,
    상기 퇴적형 절연막의 표면 상에 배설되고, 상기 퇴적형 절연막의 막 밀도에 비해 막 밀도가 낮은 도포형 절연막과,
    상기 퇴적형 절연막과 상기 도포형 절연막 사이에 배설되고, 상기 퇴적형 절연막의 막 밀도와 상기 도포형 절연막의 막 밀도의 중간의 막 밀도를 갖는 중간 절연막
    을 갖는 절연 분리 영역을 구비한 것을 특징으로 하는 반도체 장치.
  3. 기판 표면부에 배설된 채널 형성 영역과,
    상기 채널 형성 영역 상에 배설된 제1 게이트 절연막과,
    상기 제1 게이트 절연막 상에 배설된 전하 축적층과,
    상기 전하 축적층 상에 배설된 제2 게이트 절연막과,
    상기 제2 게이트 절연막 상에 배설된 제어 전극을 갖는 불휘발성 기억 소자와,
    상기 기판 표면의 상기 채널 형성 영역을 사이에 두는 대향 위치에 배설되고, 상기 기판 표면으로부터 그 깊이 방향을 향해 배설된 트렌치와,
    상기 트렌치의 내벽 표면 상에 배설된 퇴적형 절연막과,
    상기 퇴적형 절연막의 표면 상에 배설되고, 상기 퇴적형 절연막의 막 밀도에 비해 막 밀도가 낮은 도포형 절연막과,
    상기 퇴적형 절연막과 상기 도포형 절연막 사이에 배설되고, 상기 퇴적형 절연막의 막 밀도와 상기 도포형 절연막의 막 밀도의 중간의 막 밀도를 갖는 중간 절연막을 갖는 절연 분리 영역
    을 구비한 것을 특징으로 하는 반도체 장치.
  4. 기판 상에 절연막을 퇴적시키는 공정과,
    상기 절연막 상에 폴리실라잔을 용해한 절연막 재료를 도포하는 공정과,
    상기 절연막 재료에 열처리를 행하여, 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막에 메가소닉 처리를 행하여, 상기 실리콘 산화막의 잔류 응력을 감소시키는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 기판 상에 제1 절연막을 퇴적시키는 공정과,
    상기 제1 절연막 상에, 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에, 폴리실라잔을 용해한 절연막 재료를 도포하는 공정과,
    상기 절연막 재료에 열처리를 행하여, 실리콘 산화막을 형성하는 공정을 구비하고,
    상기 제2 절연막은, 상기 제1 절연막의 막 밀도와 상기 실리콘 산화막의 막 밀도의 중간의 막 밀도를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 절연막을 형성하는 공정은, 상기 제1 절연막 상에 실리콘계 절연막을 퇴적시키고, 이 실리콘계 절연막에 OH 종단 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 실리콘 산화막에 메가소닉 처리를 행하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
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