CN114038860A - 一种3d nand存储器件及其制造方法 - Google Patents
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Abstract
本申请提供一种3D NAND存储器件及其制造方法，多个存储区域通过伪存储区域进行分隔，刻蚀堆叠层以在伪存储区域中形成多个栅线隔离缝隙和伪沟道孔，通过在栅线隔离缝隙的侧壁形成绝缘层，以在栅线隔离缝隙中形成连接孔，在连接孔中填充金属，以在栅线隔离缝隙中形成接触插塞，最终通过多个接触插塞形成从3D NAND存储器件的一侧表面至相对的另一侧表面的电连接。由此可见，本申请通过在栅线隔离缝隙中形成接触插塞，能够在3D NAND存储器件中形成足够的接触插塞，并且能够避免降低存储区域占据存储器件的面积，提高存储器件的性能。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件及其制造方法。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。
但是当前的3D NAND存储器件存在存储性能不够优越的情况，不能满足高性能存储的需求。
发明内容
本申请提供一种3D NAND存储器件及其制造方法，能够在3D NAND存储器件中形成足够的接触插塞，提高存储器件的性能。
本申请实施例提供了一种3D NAND存储器件的制造方法，包括：
提供衬底，所述衬底上形成有牺牲层和介质层交替层叠的堆叠层；
刻蚀所述堆叠层，以在所述堆叠层中形成多个栅线隔离缝隙和多个伪沟道孔，所述栅线隔离缝隙和所述伪沟道孔贯穿所述堆叠层至所述衬底，相邻两个所述伪沟道孔之间形成有所述栅线隔离缝隙；所述多个栅线隔离缝隙和多个伪沟道孔形成在伪存储区域，所述伪存储区域将所述堆叠层分为多个存储区域；
在所述栅线隔离缝隙的侧壁形成绝缘层，以在所述栅线隔离缝隙中形成连接孔，所述连接孔贯穿所述绝缘层至所述衬底；进行所述连接孔的金属填充。
可选地，所述栅线隔离缝隙包括第一隔离缝隙和第二隔离缝隙，所述第一隔离缝隙靠近所述存储区域；
还包括：
从所述衬底进行刻蚀以形成贯穿所述衬底的接触孔；所述接触孔暴露所述第二隔离缝隙的连接孔内填充的金属；
进行所述接触孔的金属填充。
可选地，还包括：
从所述衬底进行刻蚀以形成贯穿所述衬底的第一隔离通孔；所述第一隔离通孔靠近所述存储区域并暴露所述第一隔离缝隙的连接孔内填充的金属；
进行所述第一隔离通孔的绝缘材料填充，形成第一深沟槽隔离层。
可选地，还包括：
从所述衬底进行刻蚀以形成贯穿所述衬底的第二隔离通孔；所述第二隔离通孔暴露所述伪沟道孔；
进行所述第二隔离通孔的绝缘材料填充，形成第二深沟槽隔离层。以在所述衬底中隔离所述相邻两个接触孔。
可选地，在进行所述接触孔的金属填充之前，还包括：
沉积绝缘材料；
去除所述接触孔底部的绝缘材料，保留所述接触孔侧壁的绝缘材料；
对所述接触孔湿法清洗。
可选地，所述存储区域的堆叠层中形成有沟道孔，所述沟道孔贯穿所述堆叠层至所述衬底，所述沟道孔内依次形成有存储功能层和沟道层；
在向所述栅线隔离缝隙中填充绝缘层之前，还包括：
利用所述栅线隔离缝隙去除所述牺牲层，形成开口；
在所述开口中形成栅极层。
可选地，在进行所述连接孔的金属填充之后，还包括：
在所述堆叠层上形成键合层，所述键合层包括金属键合层；
所述金属键合层与所述连接孔内的金属电连接。
本申请实施例提供了一种3D NAND存储器件，包括：
衬底，所述衬底上形成有牺牲层和介质层交替层叠的堆叠层；
所述堆叠层中形成有多个栅线隔离缝隙和多个伪沟道孔，所述栅线隔离缝隙和所述伪沟道孔贯穿所述堆叠层至所述衬底，相邻两个所述伪沟道孔之间形成有所述栅线隔离缝隙；所述多个栅线隔离缝隙和多个伪沟道孔形成在伪存储区域，所述伪存储区域将所述堆叠层分为多个存储区域；
所述栅线隔离缝隙中形成有绝缘层和连接孔；所述连接孔贯穿所述绝缘层至所述衬底；
所述连接孔内有金属填充。
可选地，还包括：
贯穿所述衬底以暴露所述连接孔内金属的接触孔以及贯穿所述衬底的第一隔离接触孔和第二隔离接触孔；
所述接触孔内有金属填充，所述第一隔离接触孔内形成有第一深沟槽隔离层，所述第二隔离接触孔内形成有第二深沟槽隔离层。
可选地，还包括：
所述堆叠层上形成有键合层，所述键合层包括金属键合层；
所述金属键合层与所述连接孔内的金属电连接。
本申请实施例提供的3D NAND存储器件及其制造方法，多个存储区域通过伪存储区域进行分隔，刻蚀堆叠层以在伪存储区域中形成多个栅线隔离缝隙和伪沟道孔，通过在栅线隔离缝隙的侧壁形成绝缘层，以在栅线隔离缝隙中形成连接孔，在连接孔中填充金属，以在栅线隔离缝隙中形成接触插塞，最终通过多个接触插塞形成从3D NAND存储器件的一侧表面至相对的另一侧表面的电连接。由此可见，本申请通过在栅线隔离缝隙中形成接触插塞，能够在3D NAND存储器件中形成足够的接触插塞，并且能够避免降低存储区域占据存储器件的面积，提高存储器件的性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例一种3D NAND存储器件的结构示意图；
图2示出了本申请实施例一种3D NAND存储器件的制造方法的流程图；
图3-图6示出了本申请实施例一种3D NAND存储器件的结构示意图；
图7示出了本申请实施例一种3D NAND存储器件的俯视结构图；
图8-图12示出了本申请实施例另一种3D NAND存储器件的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图1所示，3D NAND存储器件多个存储区域100之间仅仅通过栅线隔离结构210和面积较小的伪存储区域200进行隔离区分，这样能够提高存储区域在3D NAND存储器件中的比例，增大存储性能。但是这种结构的3DNAND存储器件，没有空余的区域形成足够的接触插塞，进而导致电信号无法从3D NAND存储器件的一侧表面传输到相对的另一侧表面，最终导致存储器件性能下降。
基于此，本申请实施例提供一种3D NAND存储器件及其制造方法，多个存储区域通过伪存储区域进行分隔，刻蚀堆叠层以在伪存储区域中形成多个栅线隔离缝隙和伪沟道孔，通过在栅线隔离缝隙的侧壁形成绝缘层，以在栅线隔离缝隙中形成连接孔，在连接孔中填充金属，以在栅线隔离缝隙中形成接触插塞，最终通过多个接触插塞形成从3D NAND存储器件的一侧表面至相对的另一侧表面的电连接。由此可见，本申请通过在栅线隔离缝隙中形成接触插塞，能够在3D NAND存储器件中形成足够的接触插塞，并且能够避免降低存储区域占据存储器件的面积，提高存储器件的性能。
为了更好地理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图2所示，为本申请实施例提供的一种3D NAND存储器件的制造方法，该方法可以包括：
S201，提供衬底100，所述衬底100上形成有牺牲层111和介质层112交替层叠的堆叠层110，参考图3所示。
在本申请的实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe衬底等，还可以为其他外延结构，例如SGOI(绝缘体上硅锗)等。在本实施例中，衬底100为硅衬底。
在本申请的实施例中，在衬底100上可以形成堆叠层110，参考图3所示。堆叠层110中的一部分用于在其中形成垂直于衬底方向的存储单元串，存储单元串具有存储功能，堆叠层130的层数由形成的3D NAND存储器件的存储单元的层数确定。堆叠层130的层数越多，形成的存储单元串中的包含的存储单元就越多，器件的集成度越高。
堆叠层110可以包括牺牲层111和介质层112，牺牲层111为后续形成栅极层占据位置，介质层112将牺牲层111隔离开，在后续将牺牲层111替换为栅极层之后，介质层112将栅极层隔离开，避免栅极层接触。其中，介质层112例如可以为氧化硅层，牺牲层111例如可以为氮化硅层。
堆叠层110可以由单个堆叠(single deck)来形成，例如可以通过交替层叠牺牲层111和介质层112形成，也可以由双堆叠(dual-deck)依次层叠形成，还可以由多个子堆叠(Multiple deck)依次层叠形成，例如可以通过先交替层叠部分牺牲层111和介质层112形成子堆叠。在具体的实施例中，可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积牺牲层111和介质层112，以形成堆叠层110。
S202，刻蚀所述堆叠层110，以在所述堆叠层110中形成多个栅线隔离缝隙121/122和多个伪沟道孔130，所述栅线隔离缝隙121/122和所述伪沟道孔130贯穿所述堆叠层110至所述衬底100，相邻两个所述伪沟道孔130之间形成有所述栅线隔离缝隙121/122；所述多个栅线隔离缝隙121/122和多个伪沟道孔130形成在伪存储区域1000，所述伪存储区域1000将所述堆叠层110分为多个存储区域2000，参考图4所示。
在本申请的实施例中，在衬底100上形成堆叠层110后，可以刻蚀堆叠层110，形成多个栅线隔离缝隙121/122和多个伪沟道孔130。多个栅线隔离缝隙121/122和多个伪沟道孔130所在的区域为伪存储区域1000。伪存储区域1000将堆叠层110分为多个存储区域2000，存储区域的堆叠层110用于形成存储单元。
在本申请的实施例中，可以通过刻蚀技术，例如可以采用反应离子刻蚀，进行堆叠层110的刻蚀，直至刻蚀至衬底100的表面，从而形成贯穿堆叠层110至衬底100的栅线隔离缝隙121/122和伪沟道孔130，参考图4所示。栅线隔离缝隙121/122和伪沟道孔130的形成工艺是可以同时进行的，以节约工艺流程，降低制造成本。
在本申请的实施例中，相邻两个伪沟道孔130之间形成有栅线隔离缝隙121/122，即栅线隔离缝隙121/122和伪沟道孔130是间隔设置的，伪沟道孔130用于后续填充绝缘材料之后起到支撑伪存储区域1000的作用。在存储区域2000和距离存储区域最近的伪沟道孔130之间形成有栅线隔离缝隙121/122，以便栅线隔离缝隙121/122隔离伪存储区域1000和存储区域2000。
S203，在所述栅线隔离缝隙121/122的侧壁形成绝缘层140，以在所述栅线隔离缝隙121/122中形成连接孔150，所述连接孔150贯穿绝缘层140至所述衬底100，参考图5所示。
在本申请的实施例中，在刻蚀堆叠层110形成多个栅线隔离缝隙121/122之后，为了能够通过栅线隔离缝隙121/122进行隔离，可以在栅线隔离缝隙121/122的侧壁沉积绝缘材料，以在栅线隔离缝隙121/122的侧壁形成绝缘层140，参考图5所示。绝缘层140可以是单层结构，例如可以是氮化硅、氧化硅、氮氧化硅等，也可以是多层结构，例如氮化硅、氧化硅、氮氧化硅等的叠层。绝缘层140的沉积方式可以是化学气相沉积(Chemical VaporDeposition，CVD)。在本实施例中，绝缘层140为氧化硅层。
在本申请的实施例中，在栅线隔离缝隙121/122的侧壁沉积绝缘材料之后，也同时会在栅线隔离缝隙121/122的底部沉积绝缘材料，可以利用刻蚀工艺去除栅线隔离缝隙121/122底部的绝缘材料，以便栅线隔离缝隙121/122底部的衬底100，保留栅线隔离缝隙121/122侧壁的绝缘材料，以在栅线隔离缝隙121/122的侧壁形成绝缘层140。具体的，可以利用干法刻蚀工艺去除栅线隔离缝隙121/122底部的绝缘材料。干法刻蚀工艺可以利用氯气或含氟气体，含氟气体可以是四氟化碳(CF4)。
在本申请的实施例中，栅线隔离缝隙121/122可以包括第一隔离缝隙121和第二隔离缝隙122。第一隔离缝隙121靠近存储区域2000，在第一隔离缝隙用于对后续在不同的存储区域形成的存储单元进行隔离。第二隔离缝隙122远离存储区域2000，用于后续在第二隔离缝隙122中形成连接孔，以增加3DNAND存储器件中接触插塞的数量，进而提高器件性能。
在本申请的实施例中，在栅线隔离缝隙121/122的侧壁沉积绝缘材料时，也可以在伪沟道孔130中填充绝缘材料，用于支撑伪存储区域1000，这样的工艺流程可以降低器件制造成本。
在本申请的实施例中，在多个栅线隔离缝隙121/122的侧壁沉积形成绝缘层140之后，以在栅线隔离缝隙121/122中形成连接孔150，连接孔150至衬底100，连接孔150用于后续形成接触插塞，为实现存储器件的第一表面和第二表面的电连接提供足够多的通道，第一表面和第二表面为存储器件相对的两个表面。
作为一种可能的实现方式，可以仅在第二隔离缝隙122的侧壁形成绝缘层140，从而在第二隔离缝隙122中形成连接孔150，第一隔离缝隙121则全部填充绝缘层，参考图5所示。
在实际应用中，第二隔离缝隙122在后续会形成接触插塞，因此可以在刻蚀堆叠层110形成第二隔离缝隙122和第一隔离缝隙121时，第二隔离缝隙122的尺寸稍大于第一隔离缝隙121的尺寸。
在本申请的实施例中，在栅线隔离缝隙中形成连接孔的方式还可以是向栅线隔离缝隙中填充绝缘层，刻蚀绝缘层，形成连接孔，连接孔贯穿绝缘层至衬底。但是这种方式会增加额外的刻蚀绝缘层形成连接孔的工艺，会增加制造成本。只在栅线隔离缝隙的侧壁形成绝缘层，是利用现有的工艺步骤，不会增加制造成本。
S204，进行所述连接孔150的金属填充。
在本申请的实施例中，在栅线隔离缝隙121/122的侧壁形成绝缘层140，得到连接孔150之后，可以继续进行连接孔150的填充，参考图6所示。由于连接孔150是为了形成接触插塞，以便实现存储器件的第一表面和第二表面的电连接，因此连接孔150中的填充层160为导电材料，例如铜、钨等金属材料。在本实施例中，填充层160的材料为金属钨。
参考图7所示，为本申请实施例提供的一种3D NAND存储器件的俯视结构图，图6所示的3D NAND存储器件的结构示意图是从图7中的AA方向进行截取获得。
从图7中可以看出，第一隔离缝隙121将伪存储区域1000和存储区域2000进行隔离，在伪存储区域内设置有多个第二隔离缝隙122，每个第二隔离缝隙122内形成有一个或多个连接孔150，多个连接孔150内填充有金属，以形成接触插塞。连接孔的形状本申请实施例不作具体限定，可以根据实际情况自行设置。当每个第二隔离缝隙122内形成有多个连接孔150时，连接孔150的数量和连接孔150之间的距离可以根据实际情况自行设置。不同的第二隔离缝隙122内的连接孔150在衬底上通过深沟槽隔离层进行隔离，以在衬底上隔离不同的第二隔离缝隙122的连接孔150内金属传输的信号。不同的第二隔离缝隙122内的连接孔144可以构成阵列排布。由此可见，本申请实施例提供的方法，多个存储区域通过伪存储区域进行分隔，刻蚀堆叠层以在伪存储区域中形成多个栅线隔离缝隙和伪沟道孔，通过在栅线隔离缝隙的侧壁形成绝缘层，以在栅线隔离缝隙中形成连接孔，在连接孔中填充金属，以在栅线隔离缝隙中形成接触插塞，最终通过多个接触插塞形成从3D NAND存储器件的一侧表面至相对的另一侧表面的电连接。由此可见，本申请通过在栅线隔离缝隙中形成接触插塞，能够在3D NAND存储器件中形成足够的接触插塞，并且没有利用单独的区域额外形成接触插塞，不会降低存储区域占据存储器件晶圆的面积，也就是说，本申请实施例的方法，既能够增加接触插塞的数量，也能够不降低存储区域占据存储器件晶圆的面积，从而提高存储器件的性能。
此外，在形成连接孔的过程中，只需要在栅线隔离缝隙的侧壁形成绝缘层，无需刻蚀堆叠层，降低工艺难度。
在本申请的实施例中，在堆叠层110的栅线隔离缝隙121/122内形成连接孔150，并对连接孔150进行金属填充之后，可以在堆叠层110上形成键合层，键合层的材料可以是介质材料，在键合层中形成有金属键合层，金属键合层与连接孔150内的金属电连接，用于后续与其他晶圆或器件进行键合时的电连接。
在本申请的实施例中，在第二隔离缝隙122中形成连接孔150，并在连接孔150中填充金属后，还可以对衬底100进行刻蚀，得到贯穿衬底100的接触孔170，并在接触孔170中填充金属，以形成接触孔170内的金属与连接孔150内的金属的电连接。
具体的，衬底100具有相对的第一表面和第二表面，在衬底100的第一表面上形成堆叠层110，后续形成连接孔150。从衬底100的第二表面进行刻蚀，以形成贯穿衬底100的接触孔170，接触孔170暴露第二隔离缝隙122的连接孔150内填充的金属，参考图8所示。
在形成接触孔170之后，还可以进行绝缘材料180的沉积，这样，可以在接触孔170的底部和侧壁覆盖绝缘材料180，参考图9所示。绝缘材料180可以形成单层结构，例如可以是氮化硅、氧化硅、氮氧化硅等，也可以形成多层结构，例如氮化硅、氧化硅、氮氧化硅等的叠层。在本实施例中，绝缘材料可以是氧化硅。绝缘材料的沉积方式可以是化学气相沉积(Chemical Vapor Deposition，CVD)。绝缘材料180用于后续在接触孔170形成的金属填充材料与衬底100之间的绝缘隔离，从而提高器件的可靠性和性能。
在本申请的实施例中，在沉积绝缘材料之后，可以利用刻蚀工艺去除接触孔170底部的绝缘材料，以便暴露第二隔离缝隙122的连接孔150内填充的金属，保留接触孔170侧壁的绝缘材料180，参考图10所示。具体的，可以利用干法刻蚀工艺去除接触孔170底部的绝缘材料。干法刻蚀工艺可以利用氯气或含氟气体，含氟气体可以是四氟化碳(CF4)。
在利用刻蚀工艺去除接触孔170底部的绝缘材料之后，还可以利用湿法清洗工艺对接触孔170进行清洗，以便清洗掉刻蚀后留下的残渣。在湿法清洗之后，在接触孔170内填充金属，以便形成接触190，用于后续的电引出，参考图11所示。在接触孔170内填充导电材料，例如铜、钨等金属材料。在本实施例中，填充的导电材料为金属钨。
在本申请的实施例中，第一隔离缝隙121靠近存储区域2000，在第一隔离缝隙中填充绝缘层140，刻蚀绝缘层140得到连接孔150，在连接孔150中填充金属之后，用于对后续在不同的存储区域形成的存储单元进行隔离。为了对不同的存储区域的衬底100进行隔离，可以从衬底100进行刻蚀以形成贯穿衬底100的第一隔离通孔200，第一隔离通孔200靠近存储区域2000并暴露第一隔离缝隙121的连接孔150内填充的金属，参考图8所示。
第一隔离通孔200可以是和接触孔170同时刻蚀得到的，也可以是不同时进行刻蚀得到的，本申请实施例不具体限定第一隔离通孔200和接触孔170进行刻蚀的顺序。
在本申请的实施例中，在经过刻蚀得到贯穿衬底100的第一隔离通孔200之后，可以在第一隔离通孔200中沉积和填充绝缘材料，以形成第一深沟槽隔离层210，第一深沟槽隔离层210用于对不同的存储区域的衬底100进行隔离，还用于在衬底中隔离存储区域2000和伪存储区域1000，参考图9所示。
在本申请的实施例中，在刻蚀堆叠层110得到伪沟道孔130之后，在伪沟道孔130中填充绝缘材料。为了在衬底100中对不同的接触孔170进行隔离，可以从衬底100进行刻蚀以形成贯穿衬底100的第二隔离通孔220，第二隔离通孔220暴露伪沟道孔130以及伪沟道孔130中的绝缘材料，参考图8所示。
第二隔离通孔220可以是和接触孔170同时刻蚀得到的，也可以是不同时进行刻蚀得到的，本申请实施例不具体限定第二隔离通孔220和接触孔170进行刻蚀的顺序。
在本申请的实施例中，在经过刻蚀得到贯穿衬底100的第二隔离通孔220之后，可以在第二隔离通孔220中沉积和填充绝缘材料，以形成第二深沟槽隔离层230，第二深沟槽隔离层230用于在衬底100中对相邻的两个接触孔170进行隔离，以便利用不同的接触孔和相对应的连接孔传输不同的信号，参考图9所示。
在实际应用中，第一隔离通孔200、第二隔离通孔220可以是和接触孔170同时刻蚀得到的，之后可以在第一隔离通孔200、第二隔离通孔220和接触孔170中同时沉积和填充绝缘材料，节约工艺流程，降低器件制造成本。
参考图12所示，利用伪存储区域1000对多个存储区域2000进行隔离，多个存储区域2000的堆叠层110中形成有沟道孔240，沟道孔240贯穿110堆叠层至衬底100，沟道孔240内依次形成有存储功能层241和沟道层242。
具体的，在衬底100上形成堆叠层110之后，可以刻蚀堆叠层110形成沟道孔240，沟道孔240用于后续形成存储单元串。
形成沟道孔240的方法可以为：在堆叠层110表面形成硬掩膜层，硬掩膜层例如可以为氧化硅、氮化硅层；而后在硬掩模层表面旋涂光刻胶层，通过曝光、显影等步骤形成图案化的光刻胶层，光刻胶的图案可以由3D NAND存储器制造工艺中用于形成沟道孔的掩膜板确定；将图案转移至硬掩膜层上；而后以硬掩膜层为遮蔽对堆叠层110进行刻蚀，形成贯穿堆叠层110的沟道孔240，该沟道孔240可以贯穿至衬底100中。在形成沟道孔240之后，可以去除硬掩模层以及光刻胶层。具体实施时，沟道孔240可以贯穿堆叠层110至衬底100中。
而后，在沟道孔240中依次形成存储功能层241以及沟道层242，存储功能层241可以包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层。在具体的实施例中，阻挡层、电荷存储层以及隧穿层可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层242可以为多晶硅层。
在本申请的实施例中，可以在沟道孔240中依次层叠阻挡层、电荷存储层以及隧穿层形成存储功能层241，而后在存储功能层241的侧壁形成沟道层242，可以在沟道层242之间形成绝缘材料的填充层，填充层可以为氧化硅层。在具体的实施例中，可以在存储单元串上方形成导电层，导电层用于形成存储单元串的上选通管器件，导电层还将形成互连结构，以进一步形成位线。而后，可以在堆叠层110上方形成介质层，该介质层用于保护形成的存储功能层以及导电层，介质层例如可以为氧化硅、氮化硅等。在具体的实施例中，可以在堆叠层110上方沉积介质层材料，而后进行平坦化工艺，从而在堆叠层上方形成厚度均匀的介质层，例如可以采用化学机械研磨进行介质层的平坦化。
在本申请的实施例中，可以在形成栅线隔离缝隙121/122之前，形成沟道孔240，以及在沟道孔240内形成存储功能层以及沟道层。
在本申请的实施例中，在栅线隔离缝隙121/122的侧壁形成绝缘层140之前，可以利用栅线隔离缝隙121/122刻蚀去除堆叠层110中的牺牲层111，形成开口，以便后续在开口中形成栅极层，具体是通过栅线隔离缝隙121/122在开口中形成栅极层，栅极层的材料为金属材料。
以上对本申请实施例的制造方法进行了详细的描述，此外，本申请实施例还提供了上述方法形成的3D NAND存储器件，参考图12所示，该存储器件包括：
本申请实施例提供了一种3D NAND存储器件，包括：
衬底，所述衬底上形成有牺牲层和介质层交替层叠的堆叠层；
所述堆叠层中形成有多个栅线隔离缝隙和多个伪沟道孔，所述栅线隔离缝隙和所述伪沟道孔贯穿所述堆叠层至所述衬底，相邻两个所述伪沟道孔之间形成有所述栅线隔离缝隙；所述多个栅线隔离缝隙和多个伪沟道孔形成在伪存储区域，所述伪存储区域将所述堆叠层分为多个存储区域；
所述栅线隔离缝隙中形成有绝缘层和连接孔；所述连接孔贯穿所述绝缘层至所述衬底；
所述连接孔内有金属填充。
可选地，还包括：
贯穿所述衬底以暴露所述连接孔内金属的接触孔以及贯穿所述衬底的第一隔离接触孔和第二隔离接触孔；
所述接触孔内有金属填充，所述第一隔离接触孔内形成有第一深沟槽隔离层，所述第二隔离接触孔内形成有第二深沟槽隔离层。
可选地，还包括：
所述堆叠层上形成有键合层，所述键合层包括金属键合层；
所述金属键合层与所述连接孔内的金属电连接。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。
Claims (10)
1.一种3D NAND存储器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有牺牲层和介质层交替层叠的堆叠层；
刻蚀所述堆叠层，以在所述堆叠层中形成多个栅线隔离缝隙和多个伪沟道孔，所述栅线隔离缝隙和所述伪沟道孔贯穿所述堆叠层至所述衬底，相邻两个所述伪沟道孔之间形成有所述栅线隔离缝隙；所述多个栅线隔离缝隙和多个伪沟道孔形成在伪存储区域，所述伪存储区域将所述堆叠层分为多个存储区域；
在所述栅线隔离缝隙的侧壁形成绝缘层，以在所述栅线隔离缝隙中形成连接孔，所述连接孔贯穿所述绝缘层至所述衬底；
进行所述连接孔的金属填充。
2.根据权利要求1所述的制造方法，其特征在于，所述栅线隔离缝隙包括第一隔离缝隙和第二隔离缝隙，所述第一隔离缝隙靠近所述存储区域；
还包括：
从所述衬底进行刻蚀以形成贯穿所述衬底的接触孔；所述接触孔暴露所述第二隔离缝隙的连接孔内填充的金属；
进行所述接触孔的金属填充。
3.根据权利要求2所述的制造方法，其特征在于，还包括：
从所述衬底进行刻蚀以形成贯穿所述衬底的第一隔离通孔；所述第一隔离通孔靠近所述存储区域并暴露所述第一隔离缝隙的连接孔内填充的金属；
进行所述第一隔离通孔的绝缘材料填充，形成第一深沟槽隔离层。
4.根据权利要求3所述的制造方法，其特征在于，还包括：
从所述衬底进行刻蚀以形成贯穿所述衬底的第二隔离通孔；所述第二隔离通孔暴露所述伪沟道孔；
进行所述第二隔离通孔的绝缘材料填充，形成第二深沟槽隔离层。以在所述衬底中隔离所述相邻两个接触孔。
5.根据权利要求2所述的制造方法，其特征在于，在进行所述接触孔的金属填充之前，还包括：
沉积绝缘材料；
去除所述接触孔底部的绝缘材料，保留所述接触孔侧壁的绝缘材料；
对所述接触孔湿法清洗。
6.根据权利要求1所述的制造方法，其特征在于，所述存储区域的堆叠层中形成有沟道孔，所述沟道孔贯穿所述堆叠层至所述衬底，所述沟道孔内依次形成有存储功能层和沟道层；
在向所述栅线隔离缝隙中填充绝缘层之前，还包括：
利用所述栅线隔离缝隙去除所述牺牲层，形成开口；
在所述开口中形成栅极层。
7.根据权利要求1所述的方法，其特征在于，在进行所述连接孔的金属填充之后，还包括：
在所述堆叠层上形成键合层，所述键合层包括金属键合层；
所述金属键合层与所述连接孔内的金属电连接。
8.一种3D NAND存储器件，其特征在于，包括：
衬底，所述衬底上形成有牺牲层和介质层交替层叠的堆叠层；
所述堆叠层中形成有多个栅线隔离缝隙和多个伪沟道孔，所述栅线隔离缝隙和所述伪沟道孔贯穿所述堆叠层至所述衬底，相邻两个所述伪沟道孔之间形成有所述栅线隔离缝隙；所述多个栅线隔离缝隙和多个伪沟道孔形成在伪存储区域，所述伪存储区域将所述堆叠层分为多个存储区域；
所述栅线隔离缝隙中形成有绝缘层和连接孔；所述连接孔至所述衬底；
所述连接孔内有金属填充。
9.根据权利要求8所述的器件，其特征在于，还包括：
贯穿所述衬底以暴露所述连接孔内金属的接触孔以及贯穿所述衬底的第一隔离接触孔和第二隔离接触孔；
所述接触孔内有金属填充，所述第一隔离接触孔内形成有第一深沟槽隔离层，所述第二隔离接触孔内形成有第二深沟槽隔离层。
10.根据权利要求8所述的器件，其特征在于，还包括：
所述堆叠层上形成有键合层，所述键合层包括金属键合层；
所述金属键合层与所述连接孔内的金属电连接。
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