CN110211966B - 一种3d nand存储器件及其制造方法 - Google Patents

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Abstract

本发明提供一种3D NAND存储器件及其制造方法，在衬底中形成阵列共源掺杂区之后，在阵列共源掺杂区上的衬底中先形成凹槽，并在凹槽中形成该阵列共源掺杂区的预埋电连线，而后再形成堆叠层，在刻蚀堆叠层形成栅线缝隙时，以该预埋电连线为停止层，并在栅线缝隙中填充介质材料。这样，在对堆叠层进行深刻蚀之前，就定义出了共源掺杂区底部的凹槽以及凹槽中的预埋电连线，可以通过其他方式引出该预埋电连线，栅线缝隙中无需全部填充应力大的导电材料，从而，避免晶圆由于应力而导致的弯曲，提高器件的性能。

Description

一种3D NAND存储器件及其制造方法
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件及其制造方法。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。
平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为阵列存储区、边缘区域为台阶结构，阵列存储区用于形成存储单元串，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触结构引出，从而实现堆叠式的3D NAND存储器件。而在形成存储单元串的共源极接触时，刻蚀堆叠层直至衬底后，填充金属材料，然而，深孔中进行金属材料填充会带来很大的应力，导致晶圆的弯曲。
发明内容
有鉴于此，本发明的目的在于提供一种3D NAND存储器件及其制造方法，避免晶圆由于应力而导致的弯曲，提高器件的性能。
为实现上述目的，本发明有如下技术方案：
一种3D NAND存储器件的制造方法，包括：
提供衬底，所述衬底包括阵列存储区；
在所述阵列存储区的衬底中形成阵列共源掺杂区，以及在所述衬底中、所述阵列共源掺杂区上形成凹槽；
在所述凹槽中形成所述阵列共源掺杂区的预埋电连线；
在所述阵列存储区上形成绝缘层和牺牲层交替层叠的堆叠层；
以所述预埋电连线为刻蚀停止层，进行所述堆叠层的刻蚀，以在所述预埋电连线上形成栅线缝隙；
利用所述栅线缝隙将所述牺牲层替换为栅极层，并在所述栅线缝隙中填充介质材料。
可选地，还包括：
从所述衬底的背面，在所述预埋电连线上形成接触。
可选地，还包括：
在所述栅线缝隙的介质材料中形成贯穿至所述预埋电连线的接触。
可选地，在所述阵列存储区的衬底中形成阵列共源掺杂区，以及在所述衬底中、所述阵列共源掺杂区上形成凹槽，包括：
在所述衬底上形成掩膜层；
以所述掩膜层为掩蔽，进行离子注入，以形成阵列共源掺杂区；
以所述掩膜层为掩蔽，进行所述阵列共源掺杂区的衬底进行刻蚀，以在所述阵列共源掺杂区上形成凹槽。
可选地，在所述阵列存储区的衬底中形成阵列共源掺杂区，以及在所述衬底中、所述阵列共源掺杂区上形成凹槽，包括：
在所述衬底上形成掩膜层；
以所述掩膜层为掩蔽，进行所述衬底的刻蚀，以形成凹槽；
以所述掩膜层为掩蔽，进行离子注入，以在所述凹槽下形成阵列共源掺杂区。
可选地，形成所述掩膜层时所采用的掩膜版与形成所述栅线缝隙时所采用的掩膜版相同。
可选地，在形成堆叠层之后、形成栅线缝隙之前，还包括：
在所述堆叠层中形成存储单元串，所述存储单元串包括贯穿所述堆叠层的沟道孔以及沟道孔中沿侧壁依次层叠的存储功能层和沟道层。
一种3D NAND存储器件，包括：
衬底，所述衬底包括阵列存储区；
所述阵列存储区的衬底中的阵列共源掺杂区；
所述衬底中位于所述阵列共源区上的凹槽，所述凹槽中形成有所述阵列共源掺杂区的预埋电连线；
所述阵列存储区上的堆叠层；
所述堆叠层中的存储单元串；
贯穿所述堆叠层且位于所述预埋电连线之上的栅线缝隙，所述栅线缝隙中至少侧壁上填充有介质材料。
可选地，所述栅线缝隙中填满介质材料，还包括：
从所述衬底背面贯穿至所述预埋电连线的接触。
可选地，所述接触贯穿衬底背面和所述阵列共源掺杂区。
可选地，所述栅线缝隙的侧壁上填充有介质材料，还包括：
形成于所述栅线缝隙的介质材料中且贯穿至所述预埋电连线的接触。
本发明实施例提供的3D NAND存储器件及其制造方法，在衬底中形成阵列共源掺杂区之后，在阵列共源掺杂区上的衬底中先形成凹槽，并在凹槽中形成该阵列共源掺杂区的预埋电连线，而后再形成堆叠层，在刻蚀堆叠层形成栅线缝隙时，以该预埋电连线为停止层，并在栅线缝隙中至少侧壁上填充介质材料。这样，在对堆叠层进行深刻蚀之前，就定义出了共源掺杂区底部的凹槽以及凹槽中的预埋电连线，可以通过其他方式引出该预埋电连线，栅线缝隙中无需全部填充应力大的导电材料，从而，避免晶圆由于应力而导致的弯曲，提高器件的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本发明实施例3D NAND存储器件的制造方法的流程示意图；
图2-10示出了根据本发明实施例的制造方法形成存储器件过程中的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在3D NAND存储器件制造过程中，在形成存储单元串的共源极接触时，刻蚀堆叠层直至衬底后，填充金属材料，然而，深孔中进行金属材料填充会带来很大的应力，导致晶圆的弯曲。
为此，本申请提出了一种3D NAND存储器件及其制造方法，在衬底中形成阵列共源掺杂区之后，在阵列共源掺杂区上的衬底中先形成凹槽，并在凹槽中形成该阵列共源掺杂区的预埋电连线，而后再形成堆叠层，在刻蚀堆叠层形成栅线缝隙时，以该预埋电连线为停止层。这样，在对堆叠层进行深刻蚀之前，就定义出了共源掺杂区底部的凹槽以及凹槽中的预埋电连线，并可以通过其他方式将该预埋电连线，栅线缝隙中无需填充应力大的导电材料，从而，避免晶圆由于应力而导致的弯曲，提高器件的性能。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图图1和附图2-8对具体的实施例进行详细的描述。
参考图1所示，在步骤S01，提供衬底100，所述衬底100包括阵列存储区，参考图2所示。
在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其它外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。
衬底100包括阵列存储区，阵列存储区用于形成阵列排布的存储单元串，这些存储单元串为垂直于衬底方向Z上形成的多个互连的存储单元，存储单元串在衬底平面内的列方向X和行方向Y上阵列排布，行方向Y可以为字线方向，列方向X可以为位线方向。阵列存储区的衬底100中可以已经形成有阱区(图未示出)，可以通过P型或N型重掺杂来形成，在本实施例中，该阱区为P型重掺杂阱区(HVPW)，在P型重掺杂阱区外围还形成有相反掺杂的外围阱区，N型重掺杂阱区(HVNW)，该外围阱区形成在阵列存储区之外的区域。
在步骤S02，在所述阵列存储区的衬底100中形成阵列共源掺杂区112，以及在所述衬底100中、所述阵列共源掺杂区112上形成凹槽110，参考图4所示。
阵列共源掺杂区(Array common source)112可以作为存储单元串的源极区，该掺杂区112可以沿字线方向延伸，且在位线方向上以预定间隔彼此间隔开。该阵列共源掺杂区112可以通过重掺杂来形成。凹槽110形成在掺杂区112上，与掺杂区112具有相同的延伸方向，也可以沿字线方向延伸。
在本申请一些实施例中，可以先在衬底100中形成凹槽110，参考图3中(A)所示，而后，进行掺杂工艺，在凹槽110下的衬底100中形成阵列共源掺杂区112，参考图4所示。
在另一些实施例中，可以先进行掺杂工艺，参考图3中(B)所示，在衬底100中形成阵列共源掺杂区112，而后，对阵列共源掺杂区112所在的衬底进行刻蚀，在阵列共源掺杂区112上形成凹槽110，参考图4所示。
在这些实施例中，在进行掺杂工艺以及凹槽刻蚀工艺中，可以在同一个掩膜层下进行，这样，可以减少工艺步骤，降低制造成本，提高工艺的集成度。
具体的，首先，在衬底100上形成掩膜层102。
该掩膜层102可以为硬掩膜或者光刻胶，硬掩膜的材料例如可以为氧化硅、氮化硅、氮氧化硅等或他们的组合，可以通过光刻工艺将掩膜版中的图案转移至光刻胶中，而后，利用刻蚀工艺将光刻胶中的图案转移至硬掩膜中。
在光刻工艺中采用的掩膜版可以是后续形成栅线缝隙时所采用的掩膜版，这样，无需新的掩膜版的设计，进一步降低制造成本，提高工艺集成度。
之后，以该掩膜层102为掩蔽，进行衬底100的刻蚀，以及进行离子注入，从而在衬底100中形成阵列共源掺杂区112，以及在阵列共源掺杂区112上形成凹槽110，参考图3和图4所示。而后，将该掩膜层102去除，参考图5所示。如前所述，在该步骤中，可以先进行衬底的刻蚀，而后，进行离子注入，也可以先进行离子注入，而后，进行衬底的刻蚀。
在步骤S03，在所述凹槽110中形成所述阵列共源掺杂区112的预埋电连线114，参考图5所示。
凹槽110将用于填充形成阵列共源掺杂区112的预埋电连线114，预埋电连线114将用于阵列共源掺杂区112的电引出，其将预留在衬底中。这样，就在形成堆叠层以及对堆叠层进行深刻蚀之前，之后，可以通过其他方式将预埋电连线114引出。
该预埋电连线114的材料为导电材料，例如可以为W等金属材料，具体的应用中，可以先进行导电材料的填充，而后，进行平坦化，平坦化工艺例如可以是化学机械研磨，从而，在凹槽110中形成所述阵列共源掺杂区112的预埋电连线114，参考图5所示，形成的预埋电连线114与凹槽110具有相同的延伸方向。
在步骤S04，在所述阵列存储区上形成绝缘层122和牺牲层124交替层叠的堆叠层120，参考图6所示。
堆叠层120用于在其中形成垂直于衬底方向的存储单元串，堆叠层120中可以包括由绝缘层隔离的栅极层或者栅极层的替代层，该栅极层用于对存储单元串中各层存储单元的栅极。在本申请实施例中，采用后栅工艺，参考图6所示，堆叠层120包括由绝缘层122和牺牲层124交替层叠的叠层，牺牲层124将在后续的步骤中被替换为栅极层。
堆叠层120可以由单个堆叠(Single deck)来形成，也可以由多个子堆叠(Multiple deck)依次层叠形成，堆叠层中的牺牲层或栅极层的层数越多，形成的存储单元串中包括的存储单元就越多，器件的集成度越高。堆叠层中的栅极层可以包括存储单元的栅极层以及选择栅的栅极层，选择栅可以包括源极选择栅(Source Selection Gate，SSG)和/或漏极选择栅(Drain Selection Gate,DSG)，其中，存储单元栅极层的层数例如可以为16层，32层，48层，64层，72层，96层，128层等。
可以通过交替沉积绝缘层122和牺牲层124来形成堆叠层120，在具体的实施例中，绝缘层可以为氧化硅，牺牲层124可以为氮化硅，堆叠层120的中部区域可以为阵列存储区，边缘区域可以为台阶区(图未示出)，台阶区将用于形成栅极层的接触，以将栅极层的电引出，在具体的应用中，可以在交替沉积形成堆叠层之后，在台阶区形成台阶结构。台阶结构可以为沿衬底所在平面内一个方向依次递增的单台阶结构，可以通过交替的光刻胶的修剪(Trim)及堆叠层刻蚀工艺在台阶区来形成；台阶结构还可以为分区台阶(StaircaseDivide Scheme，SDS)，分区台阶在沿衬底所在平面内两个正交的方向上都形成有台阶，分区台阶可以具有不同的分区，例如3分区、4分区或者更多分区等，例如可以采用不同的分区板，通过在两个正交方向上光刻胶的多次修剪，每一次修剪后紧跟一次堆叠层的刻蚀，从而形成分区台阶。
而后，可以在阵列存储区的堆叠层120中形成存储单元串130，参考图6所示。存储单元串130为沿垂直于衬底100方向Z上的依次连接的存储器件，每一层栅极层与存储单元串构成一个存储单元。其中，存储单元串130包括沟道孔132、依次形成于沟道孔132中的存储功能层136和沟道层138，沟道孔132贯穿堆叠层120至衬底100，沟道层138形成于存储功能层136的侧壁以及沟道孔的底部上，与外延结构132接触，沟道层138之间还可以形成有绝缘材料的填充层，存储功能层136可以包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层。在具体的实施例中，阻挡层、电荷存储层以及隧穿(Tunneling)层具体可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层，填充层可以为氧化硅层。
在本申请实施例中，沟道孔132的底部还形成有外延结构134，该外延结构134通过在衬底上外延生长半导体材料形成，作为存储单元串130的下选通管器件的沟道，堆叠层中的底层栅极层将作为下选通管器件的栅极。存储单元串130之上还形成有导电层139，该导电层139可以用于形成存储单元串130的上选通管器件，导电层139上还将形成互联结构，以进一步形成位线。
在步骤S05，以所述预埋电连线114为刻蚀停止层，进行所述堆叠层120的刻蚀，以在所述预埋电连线114上形成栅线缝隙140，参见图7所示。
栅线缝隙(Gate Line Seam)140设置于堆叠层120中，沿字线方向延伸并将堆叠层分割为多个存储区，在后栅工艺中，该栅线缝隙140用于将堆叠层120中的牺牲层124去除并替换为栅极层。
在现有技术中，该栅线缝隙140中还将用于形成衬底中的阵列共源掺杂区112的接触，作为共源接触，然而，接触的材料通常由金属材料形成，金属材料具有较大的应力，在填充之后，会导致晶圆的弯曲，弯曲的晶圆会导致后续工艺无法对准、键合失败以及裂片等问题。而在本申请实施例中，该栅线缝隙140不再完全用于形成阵列共源掺杂区112的接触，仅用于牺牲层的置换，而由于预埋了预埋电连线114，则可以通过其他方式将该预埋电连线114引出，无需在栅线缝隙140全部填充金属材料，避免了晶圆由于金属填充产生的应力而导致的弯曲，提高器件的性能。
在具体的实施例中，具体的，可以通过刻蚀技术，例如可以采用反应离子刻蚀，进行堆叠层120的刻蚀，直至贯通至衬底100中的预埋电连线114，从而形成栅线缝隙140，参考图7所示。
在步骤S06，利用所述栅线缝隙140将所述牺牲层124替换为栅极层125，并在所述栅线缝隙140中填充介质材料150，参考图7-图8所示。
可以采用酸法腐蚀去除堆叠层中的牺牲层124，在一个实施例的实现中，堆叠层由氮化硅和氧化硅交替层叠形成，可以选择对氮化硅和氧化硅的高选择比的酸液，实现去除氮化硅的同时，避免氧化硅的去除，例如可以采用磷酸(H3PO4)进行氮化硅层的去除。
在牺牲层124去除之后，堆叠层120为镂空结构，在绝缘层122之间为空缺层，继而，利用栅线缝隙140，向空缺层中填充栅极材料以形成栅极层125，参考图7所示，该栅极层125为存储单元的控制栅。在一个实施例中，栅极材料可以为金属材料，例如金属钨，金属钨可以采用物理气相沉积(PVD)形成。
而后，还可以对栅线缝隙140侧壁处的栅极层125进行过刻蚀，并形成绝缘层，该绝缘层用于隔离栅线缝隙中将要形成的接触。
之后，可以在栅线缝隙140中填充介质材料150，介质材料例如可以为氧化硅或其他应力小的介质材料。可以进行介质材料的沉积，而后，进行平坦化工艺，平坦化工艺例如可以为化学机械研磨，从而，在栅线缝隙140中填充介质材料150，参考图8所示。
在步骤S07，将所述预埋电连线114引出。
在一些实施例中，将所述预埋电连线114引出可以包括：从所述衬底100的背面，在所述预埋电连线114上形成接触170，参考图9所示。
由于在衬底100中预埋了阵列共源掺杂区112的预埋电连线114，可以从衬底100的背面将预埋电连线114电引出，这样，就无需在栅线缝隙150中填充金属材料，避免由于金属材料填充而导致的晶圆的变形。
在具体的应用中，可以在上述存储器件之上形成保护层，而后，可以先对衬底102的背面进行减薄，减薄的方式可以为化学机械研磨或酸法腐蚀或者二者的结合，而后，可以在衬底102的背面打开预埋电连线114的接触孔，该接触孔可以穿过衬底102背面以及阵列共源掺杂区112，并进行导电材料的填充，导电材料可以为金属材料，例如可以为W等，从而，在预埋电连线114上形成接触170，参考图9所示，接触170穿过衬底102背面以及阵列共源掺杂区112。在该实施例中，栅线缝隙中将全部填充介质材料150。由于衬底中预埋了共源掺杂区的预埋电连线114，可以从背面将该预埋电连线114，避免在栅线缝隙中大面积且高深度的填充应力大的导电材料，从而，避免晶圆由于应力而导致的弯曲，提高器件的性能。
在另一些实施例中，将所述预埋电连线114引出可以包括：在所述栅线缝隙的介质材料150中形成贯穿至所述预埋电连线114的接触170，参考图10所示。
在具体的应用中，可以在所述栅线缝隙的介质材料150中形成贯通至所述预埋电连线114的接触孔，并进行导电材料的填充，导电材料可以为金属材料，例如可以为W等，从而，在所述栅线缝隙的介质材料150中形成接触170，参考图10所示，在该实施例中，仅栅线缝隙的侧壁上填充有介质材料150，介质材料150之间为接触170。由于衬底中预埋了共源掺杂区的预埋电连线114，可以在栅线缝隙的介质材料150中形成预埋电连线114的接触170，这样，由介质材料包围接触170且大大减小了形成填充接触材料的面积，从而，避免晶圆由于应力而导致的弯曲，提高器件的性能。
至此，就形成了本申请实施例的3D NAND存储器件。
以上对本申请实施例的3D NAND存储器件的制造方法进行了详细的描述，此外，本申请还提供了由上述方法形成的3D NAND存储器件，参考图9所示，该存储器件包括：
衬底100，所述衬底100包括阵列存储区；
所述阵列存储区的衬底100中的阵列共源掺杂区112；
所述衬底100中位于所述阵列共源区112上的凹槽，所述凹槽中形成有所述阵列共源掺杂区112的预埋电连线114；
所述阵列存储区上的堆叠层120，所述堆叠层120包括交替层叠的绝缘层122和栅极层125；
所述堆叠层120中的存储单元串130；
贯穿所述堆叠层120且位于所述预埋电连线114之上的栅线缝隙，所述栅线缝隙114中至少侧壁上填充有介质材料150。
进一步地，还可以包括所述预埋电连线114的电引出结构。
在一些实施例中，所述栅线缝隙中填满介质材料，所述预埋电连线114的电引出结构包括：从所述衬底100背面贯穿至所述预埋电连线114的接触170，参考图9所示。
在另一些实施例中，所述栅线缝隙的侧壁上填充有介质材料，所述预埋电连线114的电引出结构包括：形成于所述栅线缝隙的介质材料150中且贯穿至所述预埋电连线114的接触170，参考图10所示。
进一步地，所述预埋电连线的材料为钨。
进一步地，所述存储单元串130包括：贯穿所述堆叠层的沟道孔132以及沟道孔132中沿侧壁依次层叠的存储功能层136和沟道层138。
进一步地，所述存储功能层136包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层。
在具体的实施例中，所述接触170可以贯穿衬底100背面和所述阵列共源掺杂区112。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于存储器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (7)

1.一种3D NAND存储器件的制造方法，其特征在于，包括：
提供衬底，所述衬底包括阵列存储区；
在所述阵列存储区的衬底中形成阵列共源掺杂区，以及在所述衬底中、所述阵列共源掺杂区上形成凹槽，所述凹槽的最大横向尺寸与所述阵列共源掺杂区的最大横向尺寸相同；
在所述凹槽中形成所述阵列共源掺杂区的预埋电连线，所述预埋电连线用于所述阵列共源掺杂区的电引出；
在所述阵列存储区上形成绝缘层和牺牲层交替层叠的堆叠层；
以所述预埋电连线为刻蚀停止层，进行所述堆叠层的刻蚀，以在所述预埋电连线上形成栅线缝隙；
利用所述栅线缝隙将所述牺牲层替换为栅极层，并在所述栅线缝隙中填充介质材料；
还包括：
从所述衬底的背面，在所述预埋电连线上形成接触。
2.根据权利要求1所述的制造方法，其特征在于，在所述阵列存储区的衬底中形成阵列共源掺杂区，以及在所述衬底中、所述阵列共源掺杂区上形成凹槽，包括：
在所述衬底上形成掩膜层；
以所述掩膜层为掩蔽，进行离子注入，以形成阵列共源掺杂区；
以所述掩膜层为掩蔽，进行所述阵列共源掺杂区的衬底进行刻蚀，以在所述阵列共源掺杂区上形成凹槽。
3.根据权利要求1所述的制造方法，其特征在于，在所述阵列存储区的衬底中形成阵列共源掺杂区，以及在所述衬底中、所述阵列共源掺杂区上形成凹槽，包括：
在所述衬底上形成掩膜层；
以所述掩膜层为掩蔽，进行所述衬底的刻蚀，以形成凹槽；
以所述掩膜层为掩蔽，进行离子注入，以在所述凹槽下形成阵列共源掺杂区。
4.根据权利要求2或3所述的制造方法，其特征在于，形成所述掩膜层时所采用的掩膜版与形成所述栅线缝隙时所采用的掩膜版相同。
5.根据权利要求1所述的制造方法，其特征在于，在形成堆叠层之后、形成栅线缝隙之前，还包括：
在所述堆叠层中形成存储单元串，所述存储单元串包括贯穿所述堆叠层的沟道孔以及沟道孔中沿侧壁依次层叠的存储功能层和沟道层。
6.一种3D NAND存储器件，其特征在于，包括：
衬底，所述衬底包括阵列存储区；
所述阵列存储区的衬底中的阵列共源掺杂区；
所述衬底中位于所述阵列共源区上的凹槽，所述凹槽中形成有所述阵列共源掺杂区的预埋电连线，所述凹槽的最大横向尺寸与所述阵列共源掺杂区的最大横向尺寸相同；
所述阵列存储区上的堆叠层；
所述堆叠层中的存储单元串；
贯穿所述堆叠层且位于所述预埋电连线之上的栅线缝隙，所述栅线缝隙中至少侧壁上填充有介质材料；
所述栅线缝隙中填满介质材料，还包括：
从所述衬底背面贯穿至所述预埋电连线的接触。
7.根据权利要求6所述的器件，其特征在于，所述接触贯穿衬底背面和所述阵列共源掺杂区。
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CN111162087A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 一种3d存储器件及其制作方法
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JP2021136412A (ja) * 2020-02-28 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
CN111403405B (zh) * 2020-03-09 2021-08-13 长江存储科技有限责任公司 一种3d nand存储结构及其制备方法
CN111430360B (zh) * 2020-04-08 2023-09-29 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
CN113540111B (zh) * 2020-07-21 2023-05-12 长江存储科技有限责任公司 一种三维存储器件及其制造方法
CN112466890B (zh) * 2020-11-30 2021-10-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN113437082B (zh) * 2021-06-21 2023-06-16 长江存储科技有限责任公司 一种三维存储器及其制造方法
CN116097919A (zh) * 2021-08-31 2023-05-09 长江存储科技有限责任公司 三维存储器的制备方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107731833B (zh) * 2017-08-31 2018-12-14 长江存储科技有限责任公司 一种阵列共源极填充结构及其制备方法
CN109148461B (zh) * 2018-08-17 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
CN208796999U (zh) * 2018-09-28 2019-04-26 长江存储科技有限责任公司 3d存储器件
CN109860197B (zh) * 2019-02-27 2020-04-21 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法

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