CN111430360B - 3d nand存储器件的制造方法及3d nand存储器件 - Google Patents

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Abstract

本发明提供一种3D NAND存储器件的制造方法及3D NAND存储器件，所述方法包括步骤：提供衬底；在衬底的正面上形成堆叠结构，并在堆叠结构中形成沟道孔；在沟道孔中形成导电沟道结构，导电沟道结构包括沟道层；对准沟道孔，从衬底的背面刻蚀衬底，得到通孔，且刻蚀停留在沟道层上；填充通孔，形成沟道层与衬底中阱区的电路回路。其中，在沟道孔中形成导电沟道结构后，从衬底的背面刻蚀并沉积以形成沟道层与衬底中阱区的电路回路，从而能有效避免从衬底的正面刻蚀时对导电沟道结构的损坏，提高了产品的电学性能和良率；不从衬底的正面刻蚀并沉积还能省掉牺牲硅层这一工序，对应的生产工序简单，生产效率提高且生产成本降低。

Description

3D NAND存储器件的制造方法及3D NAND存储器件
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种3D NAND存储器件的制造方法及3D NAND存储器件。
背景技术
在现有的3D NAND工艺中，随着堆叠层数的增加，采用双层堆栈技术(dual stack)进行堆叠设计，刻蚀形成沟道孔之后在沟道孔中先后沉积形成存储叠层和牺牲硅层，然后刻蚀打开存储叠层和牺牲硅层的底部，再去除牺牲硅层并沉积沟道硅层，形成沟道硅层和衬底中阱区的电路回路。
但是，由于应力等因素的影响，上层堆叠结构的沟道孔与下层堆叠结构的沟道孔并不能完全对准，存在一定偏移；当深孔刻蚀打开存储叠层和牺牲硅层的底部时，可能会刻蚀损坏上层堆叠结构与下层堆叠结构交界区域的存储叠层，进而降低了导电沟道结构的性能，甚至会使得导电沟道结构完全失效。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND存储器件的制造方法，用于解决上述技术问题。
为实现上述目的及其他相关目的，本发明提供一种3D NAND存储器件的制造方法，包括步骤：
提供衬底，所述衬底具有相对设置的正面和背面；
在所述衬底的正面上形成堆叠结构，并在所述堆叠结构中形成沟道孔；
在所述沟道孔中形成导电沟道结构，所述导电沟道结构包括沟道层；
对准所述沟道孔，从所述衬底的背面刻蚀所述衬底，得到贯穿所述衬底的通孔，且所述刻蚀停留在所述沟道层上；
填充所述通孔，形成所述沟道层与所述衬底中阱区的电路回路。
可选地，在所述衬底的正面上形成所述堆叠结构，并在所述堆叠结构中形成所述沟道孔的步骤包括：
在所述衬底的正面上形成第一堆叠结构，并在所述第一堆叠结构中刻蚀形成第一沟道孔；
沿着所述第一沟道孔的底部继续刻蚀，所述刻蚀停留在所述衬底中，形成凹槽；
在所述凹槽中形成外延结构；
填充所述第一沟道孔，得到第一中间结构；
在所述第一中间结构上形成第二堆叠结构，并在所述第二堆叠结构中刻蚀形成第二沟道孔，在所述第二堆叠结构的垂直方向上，所述第二沟道孔与所述第一沟道孔至少有一部分重叠；
沿着所述第二沟道孔的底部继续刻蚀，所述刻蚀停留在所述外延结构上，得到所述沟道孔。
可选地，所述3D NAND存储器件的制造方法还包括步骤：
在所述堆叠结构中形成栅线缝隙，所述栅线缝隙垂直贯穿所述堆叠结构。
可选地，在所述沟道孔中形成所述导电沟道结构的步骤包括：
在所述沟道孔的侧壁及底部，沿着所述沟道孔的侧壁至远离所述沟道孔的侧壁方向上，依次形成存储叠层和所述沟道层；
在形成所述存储叠层和所述沟道层之后，用绝缘介质填充所述沟道孔，形成所述导电沟道结构。
可选地，对准所述沟道孔，从所述衬底的背面刻蚀所述衬底的步骤包括：
对所述衬底的背面进行减薄；
沿着所述衬底的正面到所述衬底的背面的方向，在所述衬底的背面上依次形成硬掩膜层、抗反射层和光刻胶层；
对所述光刻胶层进行光刻，所述光刻的位置与所述沟道孔的位置对齐；
在所述光刻之后进行刻蚀，所述刻蚀停留在所述导电沟道结构的沟道层上，得到所述通孔；
去除所述硬掩膜层、所述抗反射层和所述光刻胶层。
可选地，填充所述通孔，形成所述沟道层与所述衬底中阱区的电路回路的步骤包括：
在所述衬底的背面上沉积掺杂多晶硅，且所述掺杂多晶硅填满所述通孔；
进行表面平坦化处理，去除所述衬底的背面上的所述掺杂多晶硅。
此外，为实现上述目的及其他相关目的，本发明还提供一种3D NAND存储器件，包括：
衬底，具有相对设置的正面和背面；
堆叠结构，设置在所述衬底的正面上；
导电沟道结构，设置在所述堆叠结构中且垂直于所述衬底的正面，所述导电沟道结构包括沟道层；
掺杂填充结构，从所述衬底的背面垂直贯穿所述衬底，与所述导电沟道结构对齐，且与所述沟道层连接。
可选地，所述堆叠结构包括交替层叠设置的绝缘层和栅极层。
可选地，所述堆叠结构中设有与所述衬底的正面相垂直的沟道孔，所述导电沟道结构设置在所述沟道孔中，所述导电沟道结构还包括存储叠层，所述存储叠层位于所述沟道孔的侧壁与所述沟道层之间，所述沟道层位于所述沟道孔底部的部分与所述掺杂填充结构连接。
可选地，所述掺杂填充结构包括掺杂多晶硅结构。
可选地，所述掺杂多晶硅结构包括N型掺杂多晶硅结构和P型掺杂多晶硅结构中的至少一种。
如上所述，本发明的3D NAND存储器件的制造方法，具有以下有益效果：
在沟道孔中形成导电沟道结构后，不是从衬底的正面刻蚀并沉积以形成沟道层与衬底中阱区的电路回路，而是从衬底的背面刻蚀并沉积以形成沟道层与衬底中阱区的电路回路，从而能有效避免从衬底的正面刻蚀时对导电沟道结构的损坏，提高了产品的性能和良率；不是从衬底的正面刻蚀并沉积，能省掉牺牲硅层这一工序，对应的工序简单，生产效率提高且生产成本降低。
附图说明
图1显示为一种3D NAND存储器件的结构示意图。
图2显示为图1中左侧沟道孔在其对应的第一沟道孔与第二沟道孔结点处的横截面示意图。
图3显示为图1中右侧沟道孔在其对应的第一沟道孔与第二沟道孔结点处的横截面示意图。
图4显示为本发明实施例中3D NAND存储器件的制造方法的工艺流程图。
图5-21显示为本发明实施例中3D NAND存储器件的制造方法各步骤所呈现的结构示意图。
附图标号说明
1 衬底
2、2′ 堆叠结构
21 第一堆叠结构
22 第二堆叠结构
3 导电沟道结构
31 存储叠层
32 沟道层
33 绝缘介质
4 硬掩膜层
5 抗反射层
6 光刻胶层
7 掺杂填充物
7′ 掺杂填充结构
10 外延结构
11 第一沟道孔
11′ 凹槽
12 第二沟道孔
13 第一沟道孔与第二沟道孔的结点
14 沟道孔
15 多晶硅
16 栅线缝隙
17 共源极
18 通孔
101 保护层
201 绝缘层
202 伪栅极层
203 栅极层
具体实施方式
采用双层堆栈技术(dual stack)进行3D NAND存储器件的堆叠设计，刻蚀形成沟道孔14(沟道孔14包括下层堆叠结构中的第一沟道孔11及上层堆叠结构中的第二沟道孔12)之后在沟道孔14中先后沉积形成存储叠层(ONO结构)和牺牲硅层(多晶硅)，然后刻蚀打开存储叠层和牺牲硅层的底部，如图1所示，再去除牺牲硅层并沉积沟道硅层(多晶硅)，形成沟道硅层和衬底中阱区的电路回路。
其中，理想情况下，如图1左侧及图2所示，下层堆叠结构中的第一沟道孔11与上层堆叠结构中的第二沟道孔12是对准的；但是，由于应力等因素的影响，下层堆叠结构中的第一沟道孔11与上层堆叠结构中的第二沟道孔12并不能完全对准，存在一定偏移。如图1右侧及图3所示，当刻蚀打开存储叠层和牺牲硅层的底部时，可能会刻蚀损坏第一沟道孔11与第二沟道孔12的结点(交界区域)13处的存储叠层，进而降低了导电沟道结构的电学性能，甚至会使得导电沟道结构完全失效。
基于此，本发明提出一种新的3D NAND存储器件的制造方法：在沟道孔中形成导电沟道结构后，从衬底的背面刻蚀并沉积形成沟道层与衬底中阱区的电路回路，以避免从衬底的正面刻蚀时对导电沟道结构的损坏，提高了产品的性能和良率，并省掉了牺牲硅层这一工序，对应工序简单，生产效率高且生产成本低。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图4至图21。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“正面”、“背面”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
如图4所示，并结合图5-21，本发明提供一种3D NAND存储器件的制造方法，包括步骤：
S1、提供衬底1，衬底1具有相对设置的正面和背面；
S2、在衬底1的正面上形成堆叠结构2，并在堆叠结构2中形成沟道孔14；
S3、在沟道孔14中形成导电沟道结构3，导电沟道结构3包括沟道层32；
S4、对准沟道孔14，从衬底1的背面刻蚀衬底1，得到贯穿衬底1的通孔16，且刻蚀停留在沟道层32上；
S5、填充通孔16，形成沟道层32与衬底1中阱区的电路回路。
详细地，在步骤S1中，衬底1可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI衬底或GOI衬底等，可依据器件的实际需求选择合适的半导体材料，在此不作限定。
详细地，在衬底1的正面上形成堆叠结构2，并在堆叠结构2中形成沟道孔14的步骤S2包括：
S21、在衬底1的正面上形成第一堆叠结构21，并在第一堆叠结构21中刻蚀形成第一沟道孔11；
S22、沿着第一沟道孔11的底部继续刻蚀，刻蚀停留在衬底1中，形成凹槽11′；
S23、在凹槽11′中形成外延结构10，并在外延结构10上形成保护层101；
S24、填充第一沟道孔11，得到第一中间结构；
S25、在第一中间结构上形成第二堆叠结构22，并在第二堆叠结构22中刻蚀形成第二沟道孔12，在第二堆叠结构22的垂直方向上，第二沟道孔12与第一沟道孔11至少有一部分重叠；
S26、沿着第二沟道孔12的底部继续刻蚀，刻蚀停留在外延结构10上，得到沟道孔14。
更详细地，在步骤S21中，如图5所示，在衬底1上形成多层交替层叠的绝缘层201和伪栅极层202，得到第一堆叠结构21；而后在第一堆叠结构21刻蚀形成多个第一沟道孔11，如图5所示，第一沟道孔11的刻蚀停留在最下层的绝缘层201上。
其中，介质层201和伪栅极层202的层数可视情况灵活选择设计；绝缘层201可以是氧化硅、氮氧化硅等材质，伪栅极层202可以是氮化硅等材质。
更详细地，在步骤S22中，如图6所示，在刻蚀形成第一沟道孔11之后，沿着第一沟道孔11的底部继续刻蚀，刻蚀去除最下层的绝缘层201以及衬底1的部分区域，刻蚀停留在衬底1中，形成凹槽11′。
更详细地，在步骤S23中，如图7所示，在凹槽11′中(通过选择性外延工艺)形成外延结构10，该外延结构10的上表面低于最下层的绝缘层201的上表面且高于衬底1的上表面；外延结构10的材料可以为硅、锗或硅锗等材料，在本实施例中，外延结构10的材料为硅。
同时，如图7所示，外延结构10上形成有保护层101，保护层101可以为氧化硅或者氮化对等材料，能在后续沟道刻蚀时保护下面的外延结构10不被刻蚀损坏。
更详细地，在步骤S24中，如图8所示，采用多晶硅15填充第一沟道孔11，得到第一中间结构。
更详细地，在步骤S25中，如图9所示，在第一中间结构上形成多层交替层叠的绝缘层201和伪栅极层202，得到第二堆叠结构22，并在第二堆叠结构22中刻蚀形成第二沟道孔12，如图10所示，在第二堆叠结构22的垂直方向上，第二沟道孔12与第一沟道孔11至少有一部分重叠。
更详细地，在步骤S26中，如图11所示，沿着第二沟道孔12的底部继续刻蚀，且刻蚀停留在外延结构10上，即刻蚀去除了第一沟道孔11中填充的多晶硅15和保护层101，再次打开第一沟道孔11，得到沟道孔14，即沟道孔14由第一沟道孔11和第二沟道孔12构成。
详细地，如图12所示，在沟道孔14中形成导电沟道结构3的步骤S3包括：
S31、在沟道孔14的侧壁及底部，沿着沟道孔14的侧壁至远离沟道孔14的侧壁方向上，依次形成存储叠层31和沟道层32；
S32、在形成存储叠层31和沟道层32之后，用绝缘介质33填充沟道孔14，形成导电沟道结构3。
更详细地，在步骤S31中，如图12所示，存储叠层31位于沟道孔14的侧壁与沟道层32之间；存储叠层31采用ONO结构，如氧化硅-氮化硅-氧化硅的三层层叠结构；沟道层32采用多晶硅形成。
更详细地，在步骤S32中，如图12所示，在形成存储叠层31和沟道层32之后，用绝缘介质33填充沟道孔14且沟道孔14的中间部分留有气隙。
详细地，如图13所示，所述3D NAND存储器件的制造方法还包括步骤：
在堆叠结构2中形成栅线缝隙16，栅线缝隙16垂直贯穿堆叠结构2，通过栅线缝隙16对堆叠结构2进行区划。
详细地，如图14所示，所述3D NAND存储器件的制造方法还包括步骤：
通过栅线缝隙16对堆叠结构2中的伪栅极层202进行替换，通过栅线缝隙16刻蚀去除伪栅极层202后在伪栅极层202所占据的位置处沉积导电金属材料如钨，将伪栅极层202替换成栅极层203，形成栅极结构，得到堆叠结构2′；
刻蚀清理栅线缝隙16，填充栅线缝隙16，形成共源极17。
详细地，对准沟道孔14，从衬底1的背面刻蚀衬底1的步骤S4包括：
S41、如图15所示，对衬底1的背面进行减薄；
S42、如图16所示，沿着衬底1的正面到衬底1的背面的方向，在衬底的背面1上依次形成硬掩膜层4、抗反射层5和光刻胶层6；
S43、如图17所示，对光刻胶层6进行光刻，光刻的位置与沟道孔14的位置对齐；
S44、如图18所示，在光刻之后进行刻蚀，刻蚀停留在导电沟道结构3的沟道层32上，得到通孔18；
S45、如图19所示，去除硬掩膜层4、抗反射层5和光刻胶层6。
详细地，填充通孔18，形成沟道层32与衬底1中阱区的电路回路的步骤S5包括：
S51、如图20所示，在衬底1的背面上沉积掺杂填充物7，且掺杂填充物7填满通孔18；
S52、如图21所示，进行表面平坦化处理，去除衬底1的背面上的掺杂填充物7。
更详细地，在步骤S51中，掺杂填充物7的掺杂离子不做限定，如掺杂注入形成P型阱的棚离子，或者掺杂形成N型阱的离子；同时，掺杂填充物7可以是掺杂多晶硅等掺杂填充物。
更详细地，在步骤S52中，对衬底1的背面进行抛光打磨，去除衬底1的背面上的掺杂填充物7，在通孔18中得到与导电沟道结构3中的沟道层32连接的掺杂填充结构7′。
最终，得到如图18所示的3D NAND存储器件，其包括：
衬底1，具有相对设置的正面和背面；
堆叠结构2′，设置在衬底1的正面上；
导电沟道结构3，设置在堆叠结构2中且垂直于衬底1的正面，包括沟道层32；
掺杂填充结构7′，从衬底1的背面垂直贯穿衬底1，与导电沟道结构3对齐，且与沟道层32连接。
其中，堆叠结构2′包括交替层叠设置的绝缘层201和栅极层203；栅极层203构成3DNAND存储器件的栅极结构，其替换形成在伪栅极层202处；沟道层32位于沟道孔14底部的部分与掺杂填充结构7′连接；掺杂填充结构7′包括掺杂多晶体结构，该掺杂多晶体结构包括N型掺杂多晶硅结构和P型掺杂多晶硅结构中的至少一种。
可以理解的是，本发明实施例中3D NAND存储器件的其它详细结构及后续制造工艺可参考现有技术，在此不再赘述。
综上所述，在本发明所提供的3D NAND存储器件的制造方法及3D NAND存储器件中，在沟道孔中形成导电沟道结构后，不从衬底的正面刻蚀并沉积以形成沟道层与衬底中阱区的电路回路，而是从衬底的背面刻蚀并沉积以形成沟道层与衬底中阱区的电路回路，从而能有效避免从衬底的正面刻蚀时对导电沟道结构的损坏，提高了产品的性能和良率；不从衬底的正面刻蚀并沉积还能省掉牺牲硅层这一工序，对应的生产工序简单，生产效率提高且生产成本降低。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种3D NAND存储器件的制造方法，其特征在于，包括步骤：
提供衬底，所述衬底具有相对设置的正面和背面；
在所述衬底的正面上形成堆叠结构，并在所述堆叠结构中形成沟道孔；
在所述沟道孔中形成导电沟道结构，所述导电沟道结构包括沟道层；
对准所述沟道孔，从所述衬底的背面刻蚀所述衬底，得到贯穿所述衬底的通孔，且所述刻蚀停留在所述沟道层上；
填充所述通孔，形成所述沟道层与所述衬底中阱区的电路回路；
其中，在所述衬底的正面上形成所述堆叠结构，并在所述堆叠结构中形成所述沟道孔的步骤包括：
在所述衬底的正面上形成第一堆叠结构，并在所述第一堆叠结构中刻蚀形成第一沟道孔；
沿着所述第一沟道孔的底部继续刻蚀，所述刻蚀停留在所述衬底中，形成凹槽；
在所述凹槽中形成外延结构；
填充所述第一沟道孔，得到第一中间结构；
在所述第一中间结构上形成第二堆叠结构，并在所述第二堆叠结构中刻蚀形成第二沟道孔，在所述第二堆叠结构的垂直方向上，所述第二沟道孔与所述第一沟道孔至少有一部分重叠；
沿着所述第二沟道孔的底部继续刻蚀，所述刻蚀停留在所述外延结构上，得到所述沟道孔。
2. 根据权利要求1所述的3D NAND存储器件的制造方法，其特征在于，在所述衬底的正面上形成堆叠结构，并在所述堆叠结构中形成沟道孔之后还包括步骤：
在所述堆叠结构中形成栅线缝隙，所述栅线缝隙垂直贯穿所述堆叠结构。
3. 根据权利要求1所述的3D NAND存储器件的制造方法，其特征在于，在所述沟道孔中形成所述导电沟道结构的步骤包括：
在所述沟道孔的侧壁及底部，沿着所述沟道孔的侧壁至远离所述沟道孔的侧壁方向上，依次形成存储叠层和所述沟道层；
在形成所述存储叠层和所述沟道层之后，用绝缘介质填充所述沟道孔，形成所述导电沟道结构。
4. 根据权利要求3所述的3D NAND存储器件的制造方法，其特征在于，对准所述沟道孔，从所述衬底的背面刻蚀所述衬底的步骤包括：
对所述衬底的背面进行减薄；
沿着所述衬底的正面到所述衬底的背面的方向，在所述衬底的背面上依次形成硬掩膜层、抗反射层和光刻胶层；
对所述光刻胶层进行光刻，所述光刻的位置与所述沟道孔的位置对齐；
在所述光刻之后进行刻蚀，所述刻蚀停留在所述导电沟道结构的沟道层上，得到所述通孔；
去除所述硬掩膜层、所述抗反射层和所述光刻胶层。
5. 根据权利要求4所述的3D NAND存储器件的制造方法，其特征在于，填充所述通孔，形成所述沟道层与所述衬底中阱区的电路回路的步骤包括：
在所述衬底的背面上沉积掺杂多晶硅，且所述掺杂多晶硅填满所述通孔；
进行表面平坦化处理，去除所述衬底的背面上的所述掺杂多晶硅。
6. 一种3D NAND存储器件，其特征在于，包括：
衬底，具有相对设置的正面和背面；
堆叠结构，设置在所述衬底的正面上，所述堆叠结构中设置有与所述衬底的正面相垂直的沟道孔；
导电沟道结构，设置在所述堆叠结构的所述沟道孔中且垂直于所述衬底的正面，所述导电沟道结构包括沟道层；
掺杂填充结构，从所述衬底的背面垂直贯穿所述衬底，与所述导电沟道结构对齐，且与所述沟道层连接；其中，形成所述沟道孔的步骤包括：
在所述衬底的正面上形成第一堆叠结构，并在所述第一堆叠结构中刻蚀形成第一沟道孔；
沿着所述第一沟道孔的底部继续刻蚀，所述刻蚀停留在所述衬底中，形成凹槽；
在所述凹槽中形成外延结构；
填充所述第一沟道孔，得到第一中间结构；
在所述第一中间结构上形成第二堆叠结构，并在所述第二堆叠结构中刻蚀形成第二沟道孔，在所述第二堆叠结构的垂直方向上，所述第二沟道孔与所述第一沟道孔至少有一部分重叠；
沿着所述第二沟道孔的底部继续刻蚀，所述刻蚀停留在所述外延结构上，得到所述沟道孔。
7. 根据权利要求6所述的3D NAND存储器件，其特征在于，所述堆叠结构包括交替层叠设置的绝缘层和栅极层。
8. 根据权利要求6或7所述的3D NAND存储器件，其特征在于，所述导电沟道结构还包括存储叠层，所述存储叠层位于所述沟道孔的侧壁与所述沟道层之间，所述沟道层位于所述沟道孔底部的部分与所述掺杂填充结构连接。
9. 根据权利要求8所述的3D NAND存储器件，其特征在于，所述掺杂填充结构包括掺杂多晶硅结构。
10. 根据权利要求9所述的3D NAND存储器件，其特征在于，所述掺杂多晶硅结构包括N型掺杂多晶硅结构和P型掺杂多晶硅结构中的至少一种。
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