CN110797343A - 三维存储器结构及其制备方法 - Google Patents
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Abstract
本发明提供一种三维存储器结构及其制备方法，制备方法包括如下步骤：提供半导体衬底，形成叠层结构，并于叠层结构中形成沟道孔，形成功能侧壁层，形成沟道层，形成栅极间隙，去除所述牺牲层形成牺牲间隙；于牺牲间隙内形成栅极层；以及于形成有栅极层的叠层结构上制备绝缘盖层，且绝缘盖层与栅极间隙形成间隙腔。通过上述方案，本发明在栅极间隙中制备间隙腔，进一步在间隙腔内壁制备包覆栅极层的漏电材料抑制层，从而可以有利于栅极漏电流的减小，并减小材料制备所带来的应力，进而减小整个器件结构的应力，采用背面刻蚀等工艺制备背面连接引出区，从背面连线实现与正面连线响应的功能。
Description
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种三维存储器结构及其制备方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器结构应运而生，三维存储器结构可以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。
在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND存储器，现有的3D NAND闪存的制备工艺主要包括：首先形成由牺牲层及栅间介质层交替叠置的叠层结构，然后再将所述牺牲层去除并填充形成栅极层以得到3D NAND闪存，随着工艺的发展，为了实现更高的存储密度，3D NAND闪存中堆叠的层数也需随之显著增加，如由32层发展到64层，再到96层甚至128层等，然而，随着3D NAND闪存中堆叠的层数的增加，其制程难度随着增大，孔的深宽比(AR)越来越大，刻蚀难度增大，孔内材料传统的注入沉积等工艺技术难度增大，栅极间隙的特征尺寸(CD)较大，沟道孔的中心与栅极间隙的距离减小，导致栅极层(GL)与源极线结构(ACS，ARRAY COMMEN SOURCELINE)之间的漏电流增大，即栅极层与栅极间隙填充结构之间的漏电流增大。
因此，如何提供一种三维存储器结构及制备方法，以解决现有技术上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及制备方法，用于解决现有技术中制程层数增加导致的栅极与源极线之间的漏电流增大等问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器结构的制备方法，所述制备方法包括如下步骤：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔，所述叠层结构包括交替叠置的牺牲层及绝缘介质层，所述沟道孔贯穿所述叠层结构；
于所述沟道孔的内壁上形成功能侧壁层，于所述功能侧壁层表面形成沟道层；
于所述叠层结构内形成栅极间隙，所述栅极间隙与所述沟道孔之间具有间距，
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；
于所述牺牲间隙内形成栅极层；以及
于形成有所述栅极层的所述叠层结构上制备绝缘盖层，且所述绝缘盖层与所述栅极间隙形成间隙腔。
可选地，于所述牺牲间隙内形成所述栅极层之后包括步骤：基于所述栅极间隙对其周围的所述栅极层进行回刻，以于所述栅极间隙外围形成若干个与所述栅极间隙连通的凹槽区域。
可选地，制备所述绝缘盖层之前还包括步骤：于所述栅极间隙的内壁上形成漏电流抑制层，其中，所述漏电流抑制层同时还形成于所述凹槽区域的内壁上。
可选地，所述漏电流抑制层包括高介电常数介质层。
可选地，采用物理气相沉积工艺制备所述绝缘盖层；所述绝缘盖层的材料包括氧化硅及氮化硅中的至少一种。
可选地，形成所述沟道孔之后还包括步骤：于所述沟道孔的内壁上形成高介电常数介质层，其中，所述功能侧壁层形成于所述高介电常数介质层表面，所述沟道层形成于所述功能侧壁层表面。
可选地，形成所述沟道层之后还包括步骤：形成所述沟道层之后还包括步骤：于所述沟道孔中形成填充绝缘层，并于所述填充绝缘层上制备连接块，且所述连接块的侧缘与所述沟道层相接触，所述绝缘盖层与所述连接块上表面、所述沟道层上表面、所述功能侧壁层上表面以及所述高介电常数介质层上表面相接触。
可选地，所述三维存储器结构的制备方法还包括于所述半导体衬底上制备底部叠层结构以及于所述沟道孔对应的所述半导体衬底中制备底部外延层的步骤，所述叠层结构形成于所述底部叠层结构上，所述底部外延层延伸至所述底部叠层结构中，所述三维存储器结构的制备方法还包括基于所述底部叠层结构于所述底部外延层的外壁上形成侧壁保护层的步骤。
可选地，所述沟道孔包括N个上下连通设置的子沟道孔，所述叠层结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子叠层结构，各所述子叠层结构与各所述子沟道孔一一对应，其中，N为大于等于2的整数，形成所述沟道孔及所述叠层结构的方法包括：
于所述半导体衬底上形成第一子叠层结构；
于所述第一子叠层结构中形成贯穿所述第一子叠层结构的第一子沟道孔；
于所述第一子栅极间隙中填充第一填孔牺牲层；
于形成有所述第一填孔牺牲层的所述第一子叠层结构上形成第二子叠层结构，并于所述第二子叠层结构中形成贯穿所述第二子叠层结构的第二子沟道孔；
于所述第二子栅极间隙中形成第二填孔牺牲层；
继续在所述半导体衬底上形成后续子叠层结构、子沟道孔及填孔牺牲层，直到形成第N子叠层结构、第N子沟道孔及第N-1填孔牺牲层，使得顶部的子沟道孔显露下层的子栅极间隙中的填孔牺牲层，其中，当所述栅极间隙包括两个所述子沟道孔时，所述第二栅极间隙中不进行填充；以及
基于顶部的子沟道孔去除各填孔牺牲层，得到所述沟道孔及所述叠层结构。
可选地，形成所述绝缘盖层之后还包括步骤：将形成有所述绝缘盖层的结构倒置，以于所述栅极间隙底部对应的所述半导体衬底中形成连接引出区。
可选地，形成所述连接引出区的步骤包括：于所述栅极间隙底部对应的所述半导体衬底中形成引出槽体，并于所述引出槽体的内壁上制备接触层，于所述接触层表面形成导电层，所述导电层填充所述引出槽体。
本发明还提供一种三维存储器结构，所述三维存储器结构优选采用本发明提供的所述三维存储器结构制备方法制备得到，所述三维存储器结构包括：
半导体衬底；以及
堆叠结构，形成于所述半导体衬底上，所述堆叠结构中形成有沟道孔及栅极间隙，所述堆叠结构包括交替叠置的栅极层及绝缘介质层，所述沟道孔及所述栅极间隙均贯穿所述堆叠结构，且所述沟道孔与所述栅极间隙之间具有间距；
功能侧壁层及沟道层，所述功能侧壁层形成于所述沟道孔内壁上，所述沟道层形成于所述功能侧壁层表面；以及
绝缘盖层，形成于所述堆叠结构上，且所述绝缘盖层与所述栅极间隙形成间隙腔。
可选地，所述三维存储器结构还包括若干个凹槽区域，所述凹槽区域至少位于相邻的所述绝缘介质层之间，所述凹槽区域与所述栅极层相接触且与所述栅极间隙相连通。
可选地，所述三维存储器结构还包括漏电流抑制层，所述漏电流抑制层形成于所述栅极间隙内壁上，且所述漏电流抑制层同时还形成于所述凹槽区域的内壁上。
可选地，所述漏电流抑制层包括高介电常数介质层。
可选地，所述三维存储器结构还包括高介电常数介质层，其中，述高介电常数介质层形成于所述沟道孔的内壁上，所述功能侧壁层形成于所述高介电常数介质层表面，所述沟道层形成于所述功能侧壁层表面。
可选地，所述三维存储器结构还包括填充绝缘层及连接块，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔中，所述连接块位于所述填充绝缘层上，所述连接块的侧缘与所述沟道层相接触，所述绝缘盖层与所述连接块上表面、所述沟道层上表面以及所述功能侧壁层上表面上表面相接触。
可选地，所述沟道孔包括N个上下连通设置的子沟道孔，所述叠层结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子叠层结构，各所述子叠层结构与各所述子沟道孔一一对应，N为大于等于2的整数。
可选地，所述三维存储器结构包括连接引出区，所述连接引出区形成于所述栅极间隙底部对应的所述半导体衬底中。
可选地，所述连接引出区包括接触层及导电层，其中，所述接触层位于形成于所述半导体衬底的引出槽体的内壁上，所述导电层位于所述接触层的表面，且填充所述引出槽体，所述引出槽体的底部与所述栅极间隙的底部相对设置。
如上所述，本发明的三维存储器结构及制备方法，本发明在栅极间隙中制备间隙腔，进一步在间隙腔内壁制备包覆栅极层的漏电材料抑制层，从而可以有利于栅极漏电流的减小，并减小材料制备所带来的应力，进而减小整个器件结构的应力，采用背面刻蚀等工艺制备背面连接引出区，从背面连线实现与正面连线相应的功能。
附图说明
图1显示为本发明三维存储器结构制备的工艺流程图。
图2显示为本发明三维存储器结构制备中提供半导体衬底的图示。
图3显示为本发明三维存储器结构制备中形成叠层结构的图示。
图4显示为本发明三维存储器结构制备中形成栅极间隙及沟道孔的图示。
图5显示为本发明三维存储器结构制备中形成栅极间隙及沟道孔的俯视图图示。
图6显示为本发明三维存储器结构制备中形成第一子沟道孔的图示。
图7显示为本发明三维存储器结构制备中形成第一填孔牺牲层的图示。
图8显示为本发明三维存储器结构制备中形成第二子叠层结构的图示。
图9显示为本发明三维存储器结构制备中形成第二子沟道孔的图示。
图10显示为本发明三维存储器结构制备中形成第二填孔牺牲层的图示。
图11显示为本发明三维存储器结构制备中于沟道孔中形成高介电常数介质层、功能侧壁层及沟道层的图示。
图12显示为本发明三维存储器结构制备中形成牺牲外延层的图示。
图13显示为本发明三维存储器结构制备中形成绝缘隔离层的图示。
图14显示为本发明三维存储器结构制备中去除牺牲外延层的图示。
图15显示为本发明三维存储器结构制备中形成侧壁保护层的图示。
图16显示为本发明三维存储器结构制备中形成牺牲间隙的图示。
图17显示为本发明三维存储器结构制备中形成栅极层的图示。
图18显示为本发明三维存储器结构制备中形成凹槽区域的图示。
图19显示为本发明三维存储器结构制备中形成绝缘盖层的图示。
图20显示为本发明三维存储器结构制备中形成漏电流抑制层的图示。
图21显示为本发明三维存储器结构制备中形成连接引出区的图示。。
元件标号说明
101 半导体衬底
102 叠层结构
102a 子叠层结构
103 绝缘介质层
104 牺牲层
105 底部叠层结构
105a 底部介质层
105b 底部牺牲层
106 沟道孔
106a 子沟道孔
107 栅极间隙
107a 子栅极间隙
108 填孔牺牲层
109 高介电常数介质层
110 功能侧壁层
111 沟道层
112 填充绝缘层
113 绝缘间隙
114 牺牲外延层
115 绝缘隔离层
116 侧壁保护层
117 底部牺牲间隙
118 栅极层
119 堆叠结构
119a 子堆叠结构
120 凹槽区域
121 连接块
122 绝缘盖层
123 间隙腔
124 漏电流抑制层
125 预留空间
126 连接引出区
127 导电层
128 接触层
129 底部外延层
S1～S7 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
实施例一：
如图1所示，本发明提供一种三维存储器结构的制备方法，包括如下步骤：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔，所述叠层结构包括交替叠置的牺牲层及绝缘介质层，所述沟道孔贯穿所述叠层结构；
于所述沟道孔的内壁上形成功能侧壁层，于所述功能侧壁层表面形成沟道层；
于所述叠层结构内形成栅极间隙，所述栅极间隙与所述沟道孔之间具有间距；
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；
于所述牺牲间隙内形成栅极层；以及
于形成有所述栅极层的所述叠层结构上制备绝缘盖层，且所述绝缘盖层与所述栅极间隙形成间隙腔。
下面结合将结合附图详细说明本发明中三维存储器结构的制备工艺。
如图1中的S1及图2所示，提供半导体衬底101。
具体的，所述半导体衬底101可以根据器件的实际需求进行选择，所述半导体衬底101可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底101还可以为叠层结构，例如硅/锗硅叠层等，本实施例中，所述半导体衬底101包括单晶硅衬底。另外，所述半导体衬底101可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述半导体衬底101中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，所述半导体衬底101中还可以具有外围电路。
如图1中的S2及图3-10所示，于所述半导体衬底101上形成叠层结构102，并于所述叠层结构102中形成沟道孔106，所述叠层结构102包括交替叠置的牺牲层104及绝缘介质层103，所述沟道孔106贯穿所述叠层结构102。
具体的，所述叠层结构102包括交替层叠的绝缘介质层103及牺牲层104，所述叠层结构102的所述绝缘介质层103包括但不限于二氧化硅层，所述叠层结构102的所述牺牲层104包括但不限于氮化硅层，所述绝缘介质层103与所述牺牲层在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在去除所述牺牲层时所述绝缘介质层103几乎不被去除。其中，可以采用如物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(ChemicalVapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)等工艺形成所述叠层结构。在一示例中，所述叠层结构可以包括由下至上依次交替叠置的所述绝缘介质层103及所述牺牲层，所述叠层结构的底层及顶层均为所述绝缘介质层103，位于顶层的所述绝缘介质层103的上表面即为所述叠层结构的上表面。所述叠层结构内所述绝缘介质层103及所述牺牲层104的层数可以包括32层、64层、96层或128层等等，具体的，所述叠层结构内所述绝缘介质层103及所述牺牲层104的层数可以根据实际需要进行设定，此处不做限定。
作为示例，所述沟道孔106包括N个上下连通设置的子沟道孔106a，所述叠层结构102包括在垂直于所述半导体衬底101表面的方向上依次堆叠的N个子叠层结构102a，各所述子叠层结构102a与各所述子沟道孔106a一一对应，
其中，形成所述沟道孔及所述叠层结构的方法包括：
于所述半导体衬底101上形成第一子叠层结构；
于所述第一子叠层结构中形成贯穿所述第一子叠层结构的第一子沟道孔；
于所述第一子栅极间隙中填充第一填孔牺牲层；
于形成有所述第一填孔牺牲层的所述第一子叠层结构上形成第二子叠层结构，并于所述第二子叠层结构中形成贯穿所述第二子叠层结构的第二子沟道孔；
于所述第二子栅极间隙中形成第二填孔牺牲层；
继续在所述半导体衬底101上形成后续子叠层结构102a、子沟道孔106a及填孔牺牲层108，直到形成第N子叠层结构、第N子沟道孔及第N-1填孔牺牲层，使得顶部的子沟道孔显露下层的子栅极间隙中的填孔牺牲层，其中，当所述栅极间隙包括两个所述子沟道孔时，所述第二栅极间隙中不进行填充；以及基于顶部的子沟道孔106a去除各填孔牺牲层108，得到所述沟道孔106及所述叠层结构102。
另外，于所述叠层结构102中形成所述沟道孔106，所述沟道孔106的数量及排布可以依据实际需求设置，在一可选示例中，所述沟道孔106还可以延伸至所述半导体衬底101中。在一示例中，如图4所示，提供一种沟道孔106及叠层结构102的制备示例，其中，图示中以两个子沟道孔106a为例进行示意，当然，其他示例中可以是三个及其以上，另外，需要说明的，多个子沟道孔106a可以自所述半导体衬底101向上依次称为第一子沟道孔、第二子沟道孔、第三子沟道孔，直至第N子沟道孔，同理，各个所述子叠层结构102a以及各个所述填孔牺牲层108的名称类似，并且第N子沟道孔、第N子叠层结构、第N填孔牺牲层一一对应，子沟道孔106a与子叠层结构102a对应是指形成在所述子沟道孔外围且与所述子沟道孔相接触的叠层结构的材料层的部分，子沟道孔与填孔牺牲层108对应是指填充在子沟道孔中的填孔牺牲层与该子栅极间隙一一对应。
在一示例中，如图6-10所示，图中以含有两个所述子沟道孔106a为例进行说明，其中，所绘制的截面图可以是图5中B-B位置的截面图。如图6所示，首先在所述半导体衬底101上形成所述子叠层结构102a，即所述第一子叠层结构，所述子叠层结构的形成方式与前文所述的叠层结构形成方式一致，包括交替叠置的所述牺牲层104及所述绝缘介质层103，各材料层的层数依据实际设置，优选地，所述子叠层结构102a的底部的材料层及顶部的材料层均设置为所述绝缘介质层103，接着，在形成的所述子叠层结构102a中形成所述子沟道孔106a，即所述第一子沟道孔，可以采用刻蚀工艺完成；接着，如图7所示，在形成的所述子沟道孔106a中填充填孔牺牲层108，即所述第一填孔牺牲层，可以采用沉积工艺，沉积填孔牺牲材料层于结构表面，再进行化学机械研磨的工艺将其顶部磨至与所述第一子叠层结构的上表面相平齐，从而得到所述第一填孔牺牲层，其中，各填孔牺牲层的材料可以选择为多晶硅，所述填孔牺牲层在后续工艺中被去除掉；接着，如图8所示，再在形成有所述第一填孔牺牲层的结构上继续交替沉积所述牺牲层104及所述绝缘介质层103，形成另外一层所述子叠层结构102a，即所述第二子叠层结构；继续，如图9所示，在后续形成的所述第二子叠层结构中形成所述第二子沟道孔，并使得所述第二子沟道孔与之前形成的所述第一子沟道孔上下一一对应设置，且上层的所述子沟道孔106a显露对应的下层的所述子沟道孔106a中填充的所述填孔牺牲层108；最后，基于上层形成的所述第二子沟道孔去除下层的所述第一填孔牺牲层，从而得到上下连通设置的第一子沟道孔及第二子沟道孔，得到最终需要的所述栅极间隙，其中，可以采用湿法刻蚀的方式去除各所述填孔牺牲层，还需要说明的是，在一可选示例中，当所述沟道孔106包括三个或者三个以上的连通设置的所述子沟道孔106a时，在制备过程中，第一层至倒数第二层形成的所述子沟道孔106a中填充有所述填孔牺牲层108，而最后一层，也就是最上层的所述子沟道孔106a中不进行所述填孔牺牲层的填充108，从而可以有利于各所述填孔牺牲层108的去除。
作为示例，如图10所示，继续在所述半导体衬底101上形成后续子叠层结构102a、子沟道孔106a及填孔牺牲层108的步骤还包括：于第N子沟道孔中填充形成第N填孔牺牲层。
具体的，该示例中，还包括在最顶层的所述子沟道孔106a中填充所述填孔牺牲层的步骤，即当所述沟道孔106包括N个子沟道孔106a时，在所述第N子沟道孔中填充第N填孔牺牲层，从而可以便于在所述沟道孔上形成辅助材料层，如光刻胶层，进而利于其他工艺的进行，如可以是将所述沟道孔遮挡，从而可以在所述叠层结构中进行其他工艺制程，从而可以避免该后续工艺制程对所述沟道孔106造成影响。
如图1中的S3及图11，于所述沟道孔106的内壁上形成功能侧壁层110，于所述功能侧壁层110表面形成沟道层111；
作为示例，还包括于所述沟道孔106内壁上制备高介电常数介质层109的步骤，所述功能侧壁层110形成于所述高介电常数介质层109表面。
具体的，在一示例中，如图11所示，还包括在所述沟道孔106中形成功能侧壁层110以及沟道层111的步骤，在另一可选示例中，在所述沟道孔106中形成所述高介电常数介质层109、功能侧壁层110以及沟道层111。具体的，于所述沟道孔106的内壁上形成高介电常数介质层109，即于所述沟道孔106的侧壁及底部表面形成高介电常数介质层109(高K介质层)，后续形成的栅极层与所述高介电常数介质层109相接触，其材料可以是氧化铝等，可以通过原子层沉积形成。所述功能侧壁层110形成于所述高介电常数介质层109表面，另外，在一可选示例中，所述功能侧壁层110自所述沟道孔106的侧壁至中心的方向依次包括阻挡层、存储层以及遂穿层(图中未示出)。
其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述阻挡层；优选地，本实施例中，采用原子层沉积工艺于所述沟道孔的侧壁表面形成所述阻挡层；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述存储层；优选地，本实施例中，采用原子层沉积工艺形成所述存储层；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述隧穿层；优选地，本实施例中，采用原子层沉积工艺形成所述隧穿层。在一示例中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层。
在一示例中，所述阻挡层包括氧化硅层，所述存储层包括氮化硅层，所述遂穿层包括氧化硅层，从而形成ONO结构的功能侧壁层。
具体的，还于所述功能侧壁层110表面形成沟道层111。其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述功能侧壁的表面形成所述沟道层111；优选地，本实施例中，采用原子层沉积工艺于所述功能侧壁的表面形成所述沟道层111，在一示例中，所述沟道层111的材料可以包括多晶硅。当然，在其他示例中，所述沟道层111的材料还可以为其他的半导体材料。
具体的，在一示例中，所述高介电常数介质层109、所述功能侧壁与所述沟道层111的厚度之和可以小于所述沟道孔106的宽度的一半，此时，形成所述沟道层111后所述沟道孔106内还保留有填充绝缘层的预留空间。其中，当保留所述预留空间时，还包括于所述沟道孔106内形成填充绝缘层112的步骤，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述沟道孔106内形成所述填充绝缘层112；优选地，本实施例中，采用原子层沉积工艺于所述沟道孔106内形成所述填充绝缘层112。所述填充绝缘层112的材料可以包括氧化介质层，譬如氧化硅等等，所述填充绝缘层可以填满所述沟道孔106。另外，在一示例中，还可以通过控制所述填充绝缘层112的沉积工艺参数于所述填充绝缘层112中形成所述绝缘间隙113。
如图1中的S4及图4-5所示，于所述叠层结构102内形成栅极间隙107，所述栅极间隙107与所述沟道孔106之间具有间距。
具体的，还包括于所述叠层结构102中制备栅极间隙107的步骤，以基于所述栅极间隙107去除所述牺牲层104，其中，参照图4及5所示，在一示例中，形成所述栅极间隙107的步骤包括：于所述叠层结构102的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述栅极间隙107的形状及位置的开口图形；基于所述图形化掩膜层刻蚀所述叠层结构102以形成所述栅极间隙107，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构102，优选地，本实施例中，采用干法刻蚀工艺刻蚀所述叠层结构102；去除所述图形化掩膜层。其中，所述栅极间隙107的位置及数量可以根据实际需要进行设定，此处不做限定，图5仅提供一种栅极间隙107的示例，在一可选示例中，所述栅极间隙107可以贯穿所述叠层结构102直至所述半导体衬底101的上表面；当然，所述栅极间隙107还可以贯穿所述叠层结构102并延伸至所述半导体衬底101内。
作为示例，所述三维存储器结构的制备中还包括于所述沟道孔106底部对应形成底部外延层129的步骤，其中，所述底部外延层129延伸至所述半导体衬底101中，且至少所述沟道层111与所述底部外延层129相接触。
作为示例，所述三维存储器结构的制备方法还包括于所述半导体衬底101上制备底部叠层结构105的步骤，且所述叠层结构102形成于所述底部叠层结构105上，其中，在一示例中，包括所述底部外延层129，所述底部外延层129的上表面低于所述底部叠层结构105的上表面，所述三维存储器结构的制备方法还包括基于所述底部叠层结构105于所述底部外延层129的外壁上形成侧壁保护层116的步骤。在一可选示例中，所述底部叠层结构105可以包括底部介质层105a及位于相邻所述底部介质层之间的底部牺牲层105b，其中，所述底部外延层129的上表面高于所述底部牺牲层105b的上表面。可选地，所述底部介质层可以包括但不仅限于氧化硅层，所述底部牺牲层可以包括但不仅限于氮化硅层。
具体的，如图12-15所示，于所述栅极间隙107的底部形成牺牲外延层114，如图12所示，在一示例中，所述牺牲外延层114的厚度大于所述底部牺牲层105b的上表面至所述栅极间隙107底表面的间距，具体的，可以采用但不仅限于选择性外延工艺(Selective Epi，SEG)形成所述牺牲外延层114；进一步，如图13所示，于所述栅极间隙107的侧壁形成绝缘隔离层115；具体的，可以首先于所述栅极间隙107的底部及侧壁形成所述绝缘隔离层115，然后去除位于所述栅极间隙107底部的所述绝缘隔离层115，所述绝缘隔离层115可以包括但不仅限于氧化硅层；接着，如图14所示，去除所述牺牲外延层114，可以采用但不仅限于湿法刻蚀工艺去除所述牺牲外延层114，并基于所述栅极间隙107去除所述底部牺牲层105b以形成底部牺牲间隙117，可以采用但不仅限于湿法刻蚀工艺形成所述底部牺牲间隙117，进一步，在一可选示例中，于所述底部外延层129的侧壁上形成所述侧壁保护层116，可以采用但不仅限于热氧化工艺形成氧化硅层作为所述侧壁保护层116；最后，如图15所示，去除所述绝缘隔离层115，可以采用但不仅限于湿法刻蚀工艺去除所述绝缘隔离层115。
如图1中的S5及图16所示，基于所述栅极间隙107去除所述牺牲层，以形成牺牲间隙。
具体的，可以采用湿法刻蚀工艺去除所述牺牲层104，可以采用对所述牺牲层104具有较高刻蚀去除速率，且对所述绝缘介质层103几乎不能去除的湿法腐蚀溶液进行湿法腐蚀以去除所述牺牲层；具体地，将所述湿法腐蚀溶液置于所述栅极间隙107内，所述湿法腐蚀溶液横向腐蚀所述牺牲层104以将所述牺牲层完全去除。
如图1中的S5及图16所示，于所述牺牲间隙内形成栅极层118。
具体的，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述牺牲间隙内形成所述栅极层118，所述栅极层118的材料可以包括金属(譬如，钨或钴等等)或硅，优选地，本实施例中，所述栅极层118的材料可以包括钨。其中，在一示例中，于所述牺牲间隙内形成所述栅极层118同时于所述底部牺牲间隙117内形成栅极层，此时即可得到包括所述底部介质层105a及位于所述底部介质层105a之间的所述栅极层的底部叠层结构105。另外，在一示例中，所述栅极间隙107中也会沉积形成所述栅极层材料，此时，还包括去除所述栅极间隙107中的所述栅极层材料的步骤。
作为示例，如图18所示，于所述牺牲间隙内形成所述栅极层118之后还包括步骤：基于所述栅极间隙107对其周围的所述栅极层118进行回刻，以于所述栅极间隙107外围形成若干个与所述栅极间隙107连通的凹槽区域120。
具体的，在填充形成栅极层118之后，还包括去除所述栅极间隙107中的材料层并对其周围的栅极层118进行横向腐蚀的过程，从而形成所述凹槽区域120，其中，可以采用湿法腐蚀的工艺对所述栅极层的材料进行腐蚀，所述凹槽区域120与所述栅极间隙107连通。
如图1中的S5及图19所示，于形成有所述栅极层的所述叠层结构102上制备绝缘盖层122，且所述绝缘盖层122与所述栅极间隙107形成间隙腔123。
作为示例，采用物理气相沉积工艺制备所述绝缘盖层122；
作为示例，所述绝缘盖层的材料包括氧化硅及氮化硅中的至少一种。
具体的，本发明还包括制备绝缘盖层122的步骤，所述绝缘盖层122覆盖所述栅极间隙107及所述凹槽区域120，从而形成所述间隙腔123，所述间隙腔的形成可以减小漏电流，另外，所述间隙腔的形成可以缓解制备材料层所带来的应力，缓解整个器件的应力。在一示例中，采用物理气相沉积工艺制备所述绝缘盖层122，在进一步可选示例中，可以采用氧化硅及氮化硅中的至少一种，填孔率低，从而有利于所述间隙腔的形成。
作为示例，如图20所示，制备所述绝缘盖层之前还包括步骤：于所述栅极间隙的内壁上形成漏电流抑制层124，所述漏电流抑制层124同时还形成于所述凹槽区域120的内壁上。
作为示例，于所述凹槽区域120的内壁上形成所述漏电流抑制层124时，所述凹槽区域120内保留与所述栅极间隙107连通的预留空间125。
具体的，在一示例中，还形成所述漏电流抑制层124，所述漏电流抑制层124形成在所述间隙腔123的内壁上，从而有利于漏电流的抑制，在一示例中，所述漏电流抑制层124选择为高介电常数介质层，如氧化铝层，有很好的抗F能力，有利于漏电抑制。
作为示例，参见图19所示，形成所述沟道层111之后还包括步骤：于所述沟道孔中填充填充绝缘层112，并于所述填充绝缘层112上制备连接块121，且所述连接块121的侧缘与所述沟道层111相接触，所述绝缘盖层122与所述连接块121上表面、所述沟道层111上表面、所述功能侧壁层110上表面相接触。
具体的，还包括在所述沟道孔106内材料层制备完成后制备连接块121的步骤，其中，在一示例中，在所述沟道孔106填充好之后，对所述填充绝缘层112进行回刻，并对应沉积导电材料，以形成所述连接块121，所述连接块121位于所述沟道孔106的顶部，且与所述功能侧壁及所述沟道层111相接触，实现电连接。进一步，所述绝缘盖层122可以覆盖在所述连接块121上，从而实现电绝缘，在一示例中，所述绝缘盖层122与所述连接块121上表面、所述沟道层111上表面、所述功能侧壁层110上表面相接触，另外，当所述沟道孔106中还形成有所述高介电常数介质层109时，所述绝缘盖层122还与所述高介电常数介质层的上表面相接触。
作为示例，形成所述绝缘盖层122之后还包括步骤：将形成有所述绝缘盖层的结构倒置，以于所述栅极间隙107底部对应的所述半导体衬底101中形成连接引出区126。
作为示例，形成所述连接引出区126的步骤包括：于所述栅极间隙107底部对应的所述半导体衬底101中形成引出槽体，并于所述引出槽体的内壁上制备接触层128，以及于所述接触层127表面形成导电层127，在一示例中，所述导电层填充满所述接触层形成的槽。
具体的，在一示例中，还包括将得到的半导体结构倒置制备所述连接引出区126的步骤，其中，即在半导体结构的背面制备电连接引出区域，在一示例中，先在所述半导体衬底101远离所述叠层结构102的一侧形成掩膜层，并对其图形化，以形成刻蚀所述连接引出区的窗口，基于所述掩膜层在所述半导体衬底中形成引出槽体，在一可选示例中，所述引出槽体刻蚀至所述栅极间隙底部的位置，即显示出所述栅极间隙内壁形成的漏电流抑制层，接着，在所述引出槽体中形成接触层128，在一示例中，所述接触层128与所述栅极间隙底部相接触，可选地，与所述漏电流抑制层相接触，当然，在另外的示例中，还可以是所述引出槽体形成在所述半导体衬底中，与所述栅极间隙底部具有间距，另外，所述接触层的材料可以是TISI或者NISI/COSI，从而可以降低接触电阻，最后，再在所述接触层128表面形成导电层127，在一示例中，所述导电层127填充满所述引出槽体，其中，增加的是背面的黄光蚀刻和导线互联工艺，过背面的连线设计把所述栅极间隙及填充物接出去，从背面连线实现与正面连线响应的功能。
实施例二：
如图21所示，参见图1-20，本发明提供一种三维存储器结构，包括：
半导体衬底101；以及
堆叠结构119，形成于所述半导体衬底101上，所述堆叠结构119中形成有沟道孔106及栅极间隙107，所述堆叠结构109包括交替叠置的栅极层118及绝缘介质层103，所述沟道孔106及所述栅极间隙107均贯穿所述堆叠结构119，且所述沟道孔106与所述栅极间隙107之间具有间距；
功能侧壁层110及沟道层111，所述功能侧壁层110形成于所述沟道孔内106壁上，所述沟道层111形成于所述功能侧壁层110表面；以及
绝缘盖层122，形成于所述堆叠结构119上，且所述绝缘盖层122与所述栅极间隙107形成间隙腔123。
具体的，所述半导体衬底101可以根据器件的实际需求进行选择，所述半导体衬底101可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底101还可以为叠层结构，例如硅/锗硅叠层等，本实施例中，所述半导体衬底101包括单晶硅衬底。另外，所述半导体衬底101可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述半导体衬底101中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，所述半导体衬底101中还可以具有外围电路。
具体的，所述堆叠结构119包括交替层叠的绝缘介质层103及牺牲层，所述堆叠结构的所述绝缘介质层103包括但不限于二氧化硅层，所述堆叠结构的所述牺牲层包括但不限于氮化硅层，所述绝缘介质层103与所述牺牲层104在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在去除所述牺牲层时所述绝缘介质层103几乎不被去除。在一示例中，所述堆叠结构可以包括由下至上依次交替叠置的所述绝缘介质层103及所述牺牲层104，所述堆叠结构的底层及顶层均为所述绝缘介质层103，位于顶层的所述绝缘介质层103的上表面即为所述堆叠结构的上表面。所述堆叠结构内所述绝缘介质层103及所述牺牲层104的层数可以包括32层、64层、96层或128层等等，具体的，所述堆叠结构内所述绝缘介质层103及所述牺牲层104的层数可以根据实际需要进行设定，此处不做限定。
作为示例，所述沟道孔106包括N个上下连通设置的子沟道孔106a，所述堆叠结构119包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子堆叠结构119a，各所述子堆叠结构119a与各所述子沟道孔106a一一对应。
具体的，于所述叠层结构102中形成所述沟道孔106，所述沟道孔106的数量及排布可以依据实际需求设置，在一可选示例中，所述沟道孔106还可以延伸至所述半导体衬底101中。在一示例中，如图4所示，图示中以两个子沟道孔106a为例进行示意，当然，其他示例中可以是三个及其以上，另外，需要说明的，多个子沟道孔106a可以自所述半导体衬底101向上依次称为第一子沟道孔、第二子沟道孔、第三子沟道孔，直至第N子沟道孔，同理，各个所述堆叠结构119a的名称类似，并且第N子沟道孔、第N子堆叠结构一一对应，子沟道孔106a与子堆叠结构119a对应是指形成在所述子沟道孔外围且与所述子沟道孔相接触的堆叠结构119的材料层的部分。
作为示例，所述三维存储器结构还包括高介电常数介质层109，高介电常数介质层109、功能侧壁层110以及沟道层111依次叠置，其中，所述高介电常数介质层109形成于所述沟道孔106的内壁上。
具体的，在一示例中，如图11所示，包括在所述沟道孔106中形成的功能侧壁层110以及沟道层111，在另一可选示例中，包括在所述沟道孔106中形成的所述高介电常数介质层109、功能侧壁层110以及沟道层111。具体的，于所述沟道孔106的内壁上形成高介电常数介质层109，即于所述沟道孔106的侧壁及底部表面形成高介电常数介质层109(高K介质层)，后续形成的栅极层与所述高介电常数介质层109相接触，其材料可以是氧化铝等，可以通过原子层沉积形成。所述功能侧壁层110形成于所述高介电常数介质层109表面，另外，在一可选示例中，所述功能侧壁层110自所述沟道孔106的侧壁至中心的方向依次包括阻挡层、存储层以及遂穿层(图中未示出)。在一示例中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层。在一示例中，所述阻挡层包括氧化硅层，所述存储层包括氮化硅层，所述遂穿层包括氧化硅层，从而形成ONO结构的功能侧壁层。
具体的，所述功能侧壁层110表面还形成有沟道层111。其中，所述沟道层111的材料可以包括多晶硅。在其他示例中，所述沟道层111的材料还可以为其他的半导体材料。
具体的，在一示例中，所述高介电常数介质层109、所述功能侧壁与所述沟道层111的厚度之和可以小于所述沟道孔106的宽度的一半，此时，形成所述沟道层111后所述沟道孔106内还保留有填充绝缘层的预留空间。其中，当保留所述预留空间时，还包括于所述沟道孔106内形成填充绝缘层112的步骤，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述沟道孔106内形成所述填充绝缘层112；优选地，本实施例中，采用原子层沉积工艺于所述沟道孔106内形成所述填充绝缘层112。所述填充绝缘层112的材料可以包括氧化介质层，譬如氧化硅等等，所述填充绝缘层可以填满所述沟道孔106。
另外，在一示例中，还可以通过控制所述填充绝缘层112的沉积工艺参数于所述填充绝缘层112中形成所述绝缘间隙113。
作为示例，所述三维存储器结构中还包括于所述沟道孔106底部对应形成的底部外延层，其中，所述底部外延层延伸至所述半导体衬底101中，且至少所述沟道层111与所述底部外延层129相接触。
作为示例，所述三维存储器结构还包括位于所述半导体衬底101上制备底部叠层结构105的步骤，且所述叠层结构102形成于所述底部叠层结构105上，其中，在一示例中，包括所述底部外延层129，所述底部外延层129的上表面低于所述底部叠层结构105的上表面，所述三维存储器结构的制备方法还包括基于所述底部叠层结构105于所述底部外延层129的外壁上形成侧壁保护层116的步骤。在一可选示例中，所述底部叠层结构105可以包括底部介质层105a及位于相邻所述底部介质层之间的底部牺牲层105b，其中，所述底部外延层129的上表面高于所述底部牺牲层105b的上表面。可选地，所述底部介质层可以包括但不仅限于氧化硅层，所述底部牺牲层可以包括但不仅限于氮化硅层。具体的，在一可选示例中，于所述底部外延层129的侧壁上形成所述侧壁保护层116，可以采用但不仅限于热氧化工艺形成氧化硅层作为所述侧壁保护层116；最后，如图15所示，去除所述绝缘隔离层115，可以采用但不仅限于湿法刻蚀工艺去除所述绝缘隔离层115。
作为示例，所述三维存储器结构还包括若干个凹槽区域120，所述凹槽区域120至少位于相邻的所述绝缘介质层103之间，所述凹槽区域120与所述栅极层118相接触且与所述栅极间隙107相连通。
具体的，在填充形成栅极层118之后，还包括去除所述栅极间隙107中的材料层并对其周围的栅极层118进行横向腐蚀的过程，从而形成所述凹槽区域120，其中，可以采用湿法腐蚀的工艺对所述栅极层的材料进行腐蚀，所述凹槽区域120与所述栅极间隙107连通，所述绝缘盖层122覆盖所述栅极间隙107及所述凹槽区域120，从而形成所述间隙腔123，所述间隙腔的形成可以减小漏电流。所述栅极层118的材料可以包括金属(譬如，钨或钴等等)或硅，优选地，本实施例中，所述栅极层118的材料可以包括钨，所述绝缘盖层122的材料可以采用氧化硅及氮化硅中的至少一种。
具体的，本发明还包括绝缘盖层122，所述绝缘盖层122覆盖所述栅极间隙107及所述凹槽区域120，从而形成所述间隙腔123，所述间隙腔的形成可以减小漏电流，另外，所述间隙腔的形成可以缓解制备材料层所带来的应力，缓解整个器件的应力。在一示例中，采用物理气相沉积工艺制备所述绝缘盖层122，在进一步可选示例中，可以采用氧化硅及氮化硅中的至少一种，填孔率低，从而有利于所述间隙腔的形成。
作为示例，所述三维存储器结构还包括漏电流抑制层124，所述漏电流抑制层形成于所述栅极间隙107内壁上，且所述漏电流抑制层同时还形成于所述凹槽区域120的内壁上。
作为示例，所述凹槽区域内保留与所述栅极间隙连通的预留空间125。
具体的，在一示例中，还形成所述漏电流抑制层124，在一示例中，所述漏电流抑制层124形成在所述间隙腔123的内壁上，从而有利于漏电流的抑制，在一示例中，所述漏电流抑制层124选择为高介电常数介质层，如氧化铝层，有很好的抗F能力，有利于漏电抑制。
作为示例，所述三维存储器结构还包括绝缘材料层112及连接块121，其中，所述绝缘材料层121形成于所述沟道层111表面，并填充于所述沟道孔106中，所述连接块121位于所述绝缘材料层121上，所述连接块121的侧缘与所述沟道层111相接触，所述绝缘盖层122与所述连接块121上表面、所述沟道层111上表面、所述功能侧壁层110上表面相接触。
具体的，在一示例中，对应的沟道孔106顶部形成有所述连接块121，所述连接块位于所述沟道孔106的顶部，且与所述功能侧壁及所述沟道层111相接触，实现电连接。进一步，所述绝缘盖层122可以覆盖在所述连接块121上，从而实现电绝缘，在一示例中，所述绝缘盖层122与所述连接块121上表面、所述沟道层111上表面、所述功能侧壁层110上表面相接触，另外，当所述沟道孔106中还形成有所述高介电常数介质层109时，所述绝缘盖层122还与所述高介电常数介质层的上表面相接触。
作为示例，所述三维存储器结构包括连接引出区126，所述连接引出区126形成于所述栅极间隙107底部对应的所述半导体衬底101中。
作为示例，所述连接引出区126包括接触层128及导电层127，其中，所述接触层128位于形成于所述半导体衬底101的引出槽体的内壁上，所述导电层127位于所述接触层128的表面，且所述引出槽体的底部与所述栅极间隙107的底部相对设置。
具体的，所述三维存储器结构还包括所述连接引出区126，即在半导体结构的背面制备的电连接引出区域，在一示例中，所述接触层128与所述栅极间隙底部相接触，可选地，与所述漏电流抑制层相接触，其中，所述接触层的材料可以是TISI或者NISI/COSI，从而可以降低接触电阻，最后，再在所述接触层128表面形成导电层127，在一示例中，所述导电层127填充满所述引出槽体，其中，增加的是背面的黄光蚀刻和导线互联工艺，过背面的连线设计把所述栅极间隙及填充物接出去，从背面连线实现与正面连线响应的功能。
综上所述，本发明提供一种三维存储器结构及其制备方法，制备方法包括如下步骤：提供半导体衬底；于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔，所述叠层结构包括交替叠置的牺牲层及绝缘介质层，所述沟道孔贯穿所述叠层结构；于所述沟道孔的内壁上形成功能侧壁层，于所述功能侧壁层表面形成沟道层；于所述叠层结构内形成栅极间隙，所述栅极间隙与所述沟道孔之间具有间距；基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；于所述牺牲间隙内形成栅极层；以及于形成有所述栅极层的所述叠层结构上制备绝缘盖层，且所述绝缘盖层与所述栅极间隙形成间隙腔。通过上述方案，本发明在栅极间隙中制备间隙腔，进一步在间隙腔内壁制备包覆栅极层的漏电材料抑制层，从而可以有利于栅极漏电流的减小，并减小材料制备所带来的应力，进而减小整个器件结构的应力，采用背面刻蚀等工艺制备背面连接引出区，从背面连线实现与正面连线响应的功能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (20)
1.一种三维存储器结构的制备方法，其特征在于，所述制备方法包括如下步骤：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔，所述叠层结构包括交替叠置的牺牲层及绝缘介质层，所述沟道孔贯穿所述叠层结构；
于所述沟道孔的内壁上形成功能侧壁层，于所述功能侧壁层表面形成沟道层；
于所述叠层结构内形成栅极间隙，所述栅极间隙与所述沟道孔之间具有间距；
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；
于所述牺牲间隙内形成栅极层；以及
于形成有所述栅极层的所述叠层结构上制备绝缘盖层，且所述绝缘盖层与所述栅极间隙形成间隙腔。
2.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，于所述牺牲间隙内形成所述栅极层之后还包括步骤：基于所述栅极间隙对其周围的所述栅极层进行回刻，以于所述栅极间隙外围形成若干个与所述栅极间隙连通的凹槽区域。
3.根据权利要求2所述的三维存储器结构的制备方法，其特征在于，制备所述绝缘盖层之前还包括步骤：于所述栅极间隙的内壁上形成漏电流抑制层，其中，所述漏电流抑制层同时还形成于所述凹槽区域的内壁上。
4.根据权利要求3所述的三维存储器结构的制备方法，其特征在于，所述漏电流抑制层包括高介电常数介质层。
5.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，采用物理气相沉积工艺制备所述绝缘盖层；所述绝缘盖层的材料包括氧化硅及氮化硅中的至少一种。
6.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，形成所述沟道孔之后还包括步骤：于所述沟道孔的内壁上形成高介电常数介质层，其中，所述功能侧壁层形成于所述高介电常数介质层表面，所述沟道层形成于所述功能侧壁层表面。
7.根据权利要求6所述的三维存储器结构的制备方法，其特征在于，形成所述沟道层之后还包括步骤：于所述沟道孔中形成填充绝缘层，并于所述填充绝缘层上制备连接块，且所述连接块的侧缘与所述沟道层相接触，所述绝缘盖层与所述连接块上表面、所述沟道层上表面、所述功能侧壁层上表面以及所述高介电常数介质层上表面相接触。
8.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，所述三维存储器结构的制备方法还包括于所述半导体衬底上制备底部叠层结构以及于所述沟道孔对应的所述半导体衬底中制备底部外延层的步骤，所述叠层结构形成于所述底部叠层结构上，所述底部外延层延伸至所述底部叠层结构中，其中，所述三维存储器结构的制备方法还包括基于所述底部叠层结构于所述底部外延层的外壁上形成侧壁保护层的步骤。
9.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，所述沟道孔包括N个上下连通设置的子沟道孔，所述叠层结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子叠层结构，各所述子叠层结构与各所述子沟道孔一一对应，其中，N为大于等于2的整数，形成所述沟道孔及所述叠层结构的方法包括：
于所述半导体衬底上形成第一子叠层结构；
于所述第一子叠层结构中形成贯穿所述第一子叠层结构的第一子沟道孔；
于所述第一子栅极间隙中填充第一填孔牺牲层；
继续在所述半导体衬底上形成后续子叠层结构、子沟道孔及填孔牺牲层，直到形成第N子叠层结构、第N子沟道孔及第N-1填孔牺牲层，使得顶部的子沟道孔显露下层的子栅极间隙中的填孔牺牲层；以及
基于所述第N子沟道孔去除各填孔牺牲层，得到所述沟道孔及所述叠层结构。
10.根据权利要求1-9中任意一项所述的三维存储器结构的制备方法，其特征在于，形成所述绝缘盖层之后还包括步骤：将形成有所述绝缘盖层的结构倒置，以于所述栅极间隙底部对应的所述半导体衬底中形成连接引出区。
11.根据权利要求10所述的三维存储器结构的制备方法，其特征在于，形成所述连接引出区的步骤包括：于所述栅极间隙底部对应的所述半导体衬底中形成引出槽体，并于所述引出槽体的内壁上制备接触层，以及于所述接触层表面形成导电层，所述导电层填充所述引出槽体。
12.一种三维存储器结构，其特征在于，所述三维存储器结构包括：
半导体衬底；以及
堆叠结构，形成于所述半导体衬底上，所述堆叠结构中形成有沟道孔及栅极间隙，所述堆叠结构包括交替叠置的栅极层及绝缘介质层，所述沟道孔及所述栅极间隙均贯穿所述堆叠结构，且所述沟道孔与所述栅极间隙之间具有间距；
功能侧壁层及沟道层，所述功能侧壁层形成于所述沟道孔内壁上，所述沟道层形成于所述功能侧壁层表面；以及
绝缘盖层，形成于所述堆叠结构上，且所述绝缘盖层与所述栅极间隙形成间隙腔。
13.根据权利要求12所述的三维存储器结构，其特征在于，所述三维存储器结构还包括若干个凹槽区域，所述凹槽区域至少位于相邻的所述绝缘介质层之间，所述凹槽区域与所述栅极层相接触且与所述栅极间隙相连通。
14.根据权利要求13所述的三维存储器结构，其特征在于，所述三维存储器结构还包括漏电流抑制层，所述漏电流抑制层形成于所述栅极间隙内壁上，且所述漏电流抑制层同时还形成于所述凹槽区域的内壁上。
15.根据权利要求14所述的三维存储器结构，其特征在于，所述漏电流抑制层包括高介电常数介质层。
16.根据权利要求12所述的三维存储器结构，其特征在于，所述三维存储器结构还包括高介电常数介质层，其中，述高介电常数介质层形成于所述沟道孔的内壁上，所述功能侧壁层形成于所述高介电常数介质层表面，所述沟道层形成于所述功能侧壁层表面。
17.根据权利要求16所述的三维存储器结构，其特征在于，所述三维存储器结构还包括填充绝缘层及连接块，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔中，所述连接块位于所述填充绝缘层上，所述连接块的侧缘与所述沟道层相接触，所述绝缘盖层与所述连接块上表面、所述沟道层上表面以及所述功能侧壁层上表面相接触。
18.根据权利要求12所述的三维存储器结构，其特征在于，所述沟道孔包括N个上下连通设置的子沟道孔，所述叠层结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子叠层结构，各所述子叠层结构与各所述子沟道孔一一对应，其中，N为大于等于2的整数。
19.根据权利要求12-18中任一项所述的三维存储器结构，其特征在于，所述三维存储器结构包括连接引出区，所述连接引出区形成于所述栅极间隙底部对应的所述半导体衬底中。
20.根据权利要求19所述的三维存储器结构，其特征在于，所述连接引出区包括接触层及导电层，其中，所述接触层位于形成于所述半导体衬底的引出槽体的内壁上，所述导电层位于所述接触层的表面，且填充所述引出槽体，所述引出槽体的底部与所述栅极间隙的底部相对设置。
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