CN208923087U - 半导体器件 - Google Patents

Abstract

本实用新型提供一种半导体器件，其半导体衬底中形成有U型鳍片，所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述U型鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述水平鳍片部中形成有第二源/漏区，所述竖直鳍片部的顶端部中形成有第一源/漏区；所述竖直鳍片部的侧壁上环绕有栅极，由此可以基于一个U型鳍片形成两个环栅晶体管，有利于增加栅极对沟道的控制力以及有效沟道长度，克服短沟道效应，进而有利于更小的特征尺寸和更高的集成度。

Description

半导体器件

技术领域

本实用新型涉及集成电路制造技术领域，尤其涉及一种半导体器件。

背景技术

在半导体尤其是存储器领域，增大器件集成度的方法包括减小器件特征尺寸和改善单元结构。但是随着特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应；故通过改善存储单元结构，在相同特征尺寸条件下减小存储单元所占面积是增大器件集成度的一条有效途径。具有埋入式位线的垂直鳍式场效晶体管因其精简化的中段工艺(MOL)而逐渐成为下一4F²世代的主流(F代表光刻技术的最小线宽)。然而，于此同时，其前段工艺(FEOL)却日益复杂。

此外，正因为半导体元件的尺寸不断微型化，造成动态随机存取存储器(DRAM)的存储单元彼此的间距也更为紧密，这往往会导致非常强的字线-字线耦合效应(word line-word line coupling)，这会影响元件效能及可靠度，甚至造成DRAM的数据存取错误。

因此，需要一种新的半导体器件方案，在相同特征尺寸条件下减小存储单元所占面积，简化工艺，并增强栅极对沟道的控制力，改善短沟道效应，提高器件的电学性能以及集成度。

实用新型内容

本实用新型的目的在于提供一种半导体器件，在相同特征尺寸条件下减小存储单元所占面积，并增强栅极对沟道的控制力，改善短沟道效应，提高器件的电学性能以及集成度。

为了实现上述目的，本实用新型提供一种半导体器件，包括：

半导体衬底，所述半导体衬底具有至少一个U型鳍片，所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述水平鳍片部中形成有第二源/漏区，每个所述竖直鳍片部的顶端部中形成有第一源/漏区；以及，

栅极，环绕在所述竖直鳍片部的侧壁上。

可选地，所述半导体衬底还具有第二沟槽，所述第二沟槽沿所述第二方向延伸并暴露出所述U型鳍片沿所述第二方向延伸的侧壁，所述第一沟槽沿着第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并且所述第一沟槽的底表面高于所述第二沟槽的底表面，以使包含所述第二源/漏区在内的所述水平鳍片部的侧壁暴露于所述第二沟槽中，所述第二沟槽中埋设有沿着第二方向延伸的埋入式导线，所述埋入式导线和所述第二源/漏区电连接。

可选地，所述U型鳍片的两个所述竖直鳍片部沿第一方向延伸且相背的侧壁外侧还有隔离沟槽，所述隔离沟槽的底表面与所述第一沟槽的底表面齐平，或者与所述第二沟槽的底表面齐平。

可选地，所述的半导体器件还包括导电接触结构，形成在所述第二沟槽中，并设置在所述埋入式导线和所述第二源/漏区之间，所述导电接触结构的一侧壁与所述第二源/漏区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面绝缘隔离。

可选地，所述的半导体器件还包括第一介质层，所述第一介质层填充在所述第二沟槽的底部上，所述埋入式导线位于所述第一介质层上，且所述埋入式导线通过所述第一介质层与所述半导体衬底绝缘隔离。

可选地，所述的半导体器件还包括第二介质层，所述第二介质层填充在所述埋入式导线上方的所述第二沟槽以及所述第二源/漏区上方的所述第一沟槽中，以将所述埋入式导线掩埋在内，且使得所述栅极分别和所述第二源/漏区、所述埋入式导线隔离。

可选地，所述半导体衬底还具有与所述第二源/漏区的导电类型相反的隔离区，所述隔离区沿所述第二方向延伸至整个所述U型鳍片底部的隔离区，且所述隔离区在所述第一沟槽底部延伸的部分位于所述第二源/漏区的下方，所述隔离区在所述第一沟槽两侧延伸的部分的顶表面低于所述第二源/漏区的顶表面。

可选地，所述的半导体器件还包括栅介质层和栅极隔离层，所述栅介质层位于所述栅极和所述U型鳍片之间，所述栅极隔离层填满所述栅极上方的第一沟槽，以将所述栅极掩埋在内。

可选地，所述半导体器件为存储器，包括沿所述第一方向和所述第二方向排列呈阵列的多个所述U型鳍片，其中，沿所述第一方向对齐排布在同一直线上的多个U型鳍片中的多个所述竖直鳍片部对齐设置，以使对应的多个所述栅极对齐设置并相互电性连接，以构成沿着所述第一方向延伸的字线；以及，沿所述第二方向对齐排布在同一直线上的多个所述U型鳍片中，多个所述第二源/漏区连接至同一所述埋入式导线，所述埋入式导线构成所述存储器的位线。

与现有技术相比，本实用新型的技术方案具有以下有益效果：

1、本实用新型的半导体器件，具有至少一个U型鳍片，所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述U型鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述水平鳍片部中形成有第二源/漏区，每个所述竖直鳍片部的顶端部中分别形成有第一源/漏区；每个所述第一源/漏区的下方的所述竖直鳍片部的侧壁上环绕有栅极，由此基于一个U型鳍片形成两个环栅晶体管，相对于平面晶体管，一方面环绕沟道的栅极可以提高对沟道的控制力，抑制短沟道效应，降低工作电压；另一方面，在占用相同衬底面积前提下，可以通过增大第一源/漏区和第二源/漏区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；此外，由于第二源/漏区位于形成的晶体管底部，埋入式导线掩埋在所述第二沟槽中，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。

2、本实用新型的半导体器件适用于半导体存储器，由于第二源/漏区位于晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下能减小存储单元面积，可以实现单元面积为4F²的六方密堆积存储阵列，提高器件集成度，大幅降低浅沟槽隔离制造的困难和工艺缺陷。

附图说明

图1是本实用新型一实施例的半导体器件的立体结构示意图。

图2A是沿图1中的AA’线的剖面结构示意图。

图2B是沿图1中的BB’线的剖面结构示意图。

图2C是沿图1中的CC’线的剖面结构示意图。

图3是本实用新型具体实施例的半导体器件的制备方法的流程图。

图4A至图4E是图3所示的半导体器件的制备方法中的器件俯视结构示意图。

图5A至图5E分别是本实用新型一实施例中对应图4A至图4E中的AA’线处的剖面结构示意图。

图6A至图6E分别是本实用新型一实施例中对应图4A至图4E中的BB’线处的剖面结构示意图。

图7A至图7E分别是本实用新型一实施例中对应图4A至图4E中的CC’线处的剖面结构示意图。

图8是图4E对应的立体结构示意图。

图9是本实用新型另一实施例中对应图4A中的AA’线处的剖面结构示意图。

图10是本实用新型一实施例的半导体器件的俯视结构示意图。

图11是本实用新型另一实施例的半导体器件的俯视结构示意图。

其中，附图标记如下：

100-半导体衬底；

101-U型鳍片；

1011-所述U型鳍片的竖直鳍片部(即第一沟槽100a侧壁的鳍)；

1012-所述U型鳍片的水平鳍片部(即第一沟槽100a底部的鳍片)；

100a-第一沟槽；

100b-第二沟槽；

100c-隔离沟槽；

101d-第二源/漏区；

101e-隔离区；

101s-第一源/漏区；

102-第一介质层

103-导电接触结构；

104--埋入式导线；

105-第二介质层；

106-栅介质层；

107-栅极；

108-栅极隔离层；

H-半导体衬底100的初始厚度；

H1-U型鳍片101中的第一沟槽100a的深度；

H2-第二沟槽100b的深度(包含第二沟槽100b与第一沟槽100a连通处的深度)；

H3-所述U型鳍片101的水平鳍片部1012的高度(即U型鳍片101中的第一沟槽100a的深度和所述第二沟槽100b的深度之间的深度差)。

具体实施方式

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的技术方案作详细的说明，然而，本实用新型可以用不同的形式实现，不应只是局限在所述的实施例。需要说明的是，本文中“所述第一沟槽两侧的半导体衬底”均是指所述第一沟槽不与所述第二沟槽相交的区域(即所述第一沟槽除去与所述第二沟槽相交处以外的区域)的两侧的半导体衬底；本文中“所述第一沟槽底部的半导体衬底”均是指所述第一沟槽不与所述第二沟槽相交的区域的底部的半导体衬底。此外，应当容易理解的是，本文中的“在…上”和“于…上”的含义应当采用最广义的方式来解释，使得“在…上”和“于…上”的意思不仅是没有中间特征或中间层的情况下“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思。

图1是本实用新型一实施例的半导体器件的立体结构示意图；图2A是沿图1中的AA’线的剖面结构示意图；图2B是沿图1中的BB’线的剖面结构示意图；图2C是沿图1中的CC’线的剖面结构示意图。其中，图1中为了清晰明了地显示半导体器件中的栅极、第二源/漏区、埋入式导线以及导电接触结构等被掩埋在内的结构，省略了第一介质层、第二介质层、栅极隔离层以及U型鳍片底部下方的半导体衬底等膜层结构，以将栅极、第二源/漏区、埋入式导线以及导电接触结构等显示在外，而图2A至图2C中的剖面结构中显示出了省略的第一介质层、第二介质层、栅极隔离层以及U型鳍片底部下方的半导体衬底等膜层结构。

请参考图1以及图2A至图2C，本实用新型一实施例提供一种半导体器件，包括具有U型鳍片101的半导体衬底100、第一源/漏区101s、第二源/漏区101d、埋入式导线104、导电接触结构103和栅极107。

其中，所述半导体衬底100的材质可以是本领域技术人员熟知任意合适材料，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等。所述半导体衬底100具有至少一个U型鳍片101，U型鳍片101具有沿第二方向延伸的水平鳍片部1012以及竖直设置在所述水平鳍片部1012的两端上的竖直鳍片部1011，两个所述竖直鳍片部1011之间界定出沿第一方向延伸的第一沟槽100a，所述水平鳍片部1012中形成有第二源/漏区101d，每个所述竖直鳍片部1011的顶端部中分别形成有第一源/漏区101s。

所述半导体衬底100还具有沿第二方向延伸的第二沟槽100b以及沿第一方向延伸的隔离沟槽100c，所述第二沟槽100b暴露所述U型鳍片101沿第二方向延伸的侧壁，所述隔离沟槽100c位于所述U型鳍片101的两个所述竖直鳍片部1011沿第一方向延伸且相背的侧壁外侧，并暴露出所述U型鳍片101沿第一方向延伸的侧壁，即所述U型鳍片101通过第二沟槽100b和隔离沟槽100c界定出来，所述第一沟槽100a和所述隔离沟槽100c沿着第一方向的端部均延伸至所述第二沟槽100b，以使所述第一沟槽100a和所述隔离沟槽100c分别和所述第二沟槽100b在所述第二沟槽100b的侧壁上连通，并且所述第一沟槽100a的底表面高于所述第二沟槽100b的底表面，以使所述U型鳍片101的水平鳍片部1012的侧壁暴露于所述第二沟槽100b中，所述隔离沟槽100c的底表面与所述第一沟槽100a的底表面齐平，或者与所述第二沟槽100b的底表面齐平。即所述第一沟槽100a和所述隔离沟槽100c分别与所述第二沟槽100b在相交处连通，所述第二沟槽100b包括所述相交处在内的所有区域的深度相同，即图6A中的H2，所述第一沟槽100a除去与第二沟槽100b相交处以外的区域的深度小于第二沟槽100b的深度，例如图5A中的H1。隔离沟槽100c除去与第二沟槽100b相交处以外的区域的深度为H1(如图9所示)或H2(如图5A所示)。

所述U型鳍片101用于形成共用第二源/漏区的两个环栅晶体管，第一源/漏区101s和第二源/漏区101d可以通过源漏离子注入工艺形成，第一源/漏区101s的顶表面就是所述竖直鳍片部1011的顶表面，第二源/漏区101d的顶表面就是所述U型鳍片101的水平鳍片部1012的顶表面(即第一沟槽100a的底表面)。此外，根据不同导电类型的晶体管结构，所述第一源/漏区101s、第二源/漏区101d中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述第一源/漏区101s、第二源/漏区101d中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述第一源/漏区101s、第二源/漏区101d中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF₂ ⁺)离子、镓(Ga)离子、铟(In)离子。本实施例中，第一源/漏区101s可以是源区，第二源/漏区101d可以是漏区。

所述埋入式导线104埋设在所述第二沟槽100b中并沿着第二方向延伸。埋入式导线104呈直线型，填充于所述第二沟槽100b的底部并沿所述第二方向延伸至整个所述第二沟槽100b的长度，所述埋入式导线104通过第一介质层102与所述半导体衬底100绝缘隔离，并通过导电接触结构103与所述第二源/漏区101d电连接。第一介质层102填充在所述第二沟槽100b和隔离沟槽100c的底部并具有一定厚度，以使得埋入式导线104的底表面不低于第二源/漏区101d的底表面，以与第二源/漏区101d下方的水平鳍片部1012隔离开。埋入式导线104的顶表面可以与第二源/漏区101d的顶表面齐平，也可以低于第二源/漏区101d的顶表面，在后续可以通过第二介质层105来补足这部分高度差。

此外，所述埋入式导线104可以采用蒸镀、电镀、化学气相沉积、原子层沉积等工艺形成，可以是单层结构，也可以是叠加结构，所述叠层结构例如包含钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的多种，但不限于此。所述第一介质层102的材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。导电接触结构103的材质可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的至少一种。

所述第二介质层105填充在第一沟槽100a、埋入式导线104上的第二沟槽100b以及隔离沟槽100c中，且所述第二介质层105填充在第一沟槽100a、第二沟槽100b以及隔离沟槽100c的部分的顶表面齐平，以为栅极107的形成提供平坦的工艺表面。所述第二介质层105一方面用于将埋入式导线104掩埋在内，另一方面用于实现栅极107和埋入式导线104以及第二源/漏区101d之间的隔离。所述第二介质层105填充在第一沟槽100a和隔离沟槽100c中的厚度可以决定栅极107的底面的高度，因此所述第二介质层105的沉积厚度可以根据栅极107的底面高度需求来设定。

所述栅极107环绕在竖直鳍片部1011的侧壁上，U型鳍片101的两个竖直鳍片部1011上分别环绕有栅极107，所述栅极107的顶表面低于所述U型鳍片101的竖直鳍片部1011的顶表面，且所述栅极107在高度上略低于第一源/漏区101s，也可以正好与边缘重合，由此U型鳍片101上的两个第一源/漏区101s、两个环绕式的栅极107以及一个第二源/漏区101d形成了两个共用第二源/漏区101d的环栅晶体管。所述栅极107和所述U型鳍片101之间还形成有栅介质层106，栅介质层106用于实现所述栅极107和所述U型鳍片101的竖直鳍片部1011之间的隔离。为了避免两个相邻的所述栅极107之间的漏电，所述半导体器件还包括栅极隔离层108，所述栅极隔离层108填满在第二介质层105上方的第一沟槽100a、隔离沟槽100c和第二沟槽100b中，并暴露出第一源/漏区101s的顶表面，由此将所述栅极107覆盖掩埋在内。优选地，所述栅极隔离层108的顶表面和所述U型鳍片101的竖直鳍片部1011的顶表面齐平，为后续工艺提供平坦的操作平台。其中，所述栅介质层106可以采用热氧化(干氧或湿氧)工艺、化学气相沉积、原子层沉积等工艺形成，所述栅极107对应的栅极膜层可以采用物理气相沉积或化学气相沉积形成，采用的栅极材料可以是多晶硅材料，也可以是金属栅极材料，所述栅极107的材质为多晶硅栅极材料时，所述栅介质层106的材质可以为二氧化硅；当所述栅极107的材料为金属栅极材料时，所述栅介质层106的材质可以为介电常数K大于7的高K介质，且所述栅极107为叠层结构，所述叠层结构包括依次层叠在栅介质层106的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)。所述栅极隔离层108可以采用化学气相沉积、原子层沉积等工艺形成，所述栅极隔离层108的材料包括但不限于氧化硅、氮化硅和氮氧化硅。

本实用新型的半导体器件，其U型鳍片101中的第一沟槽100a可以为圆角U形槽或者直角U形槽，从而在沿着电流的导通方向上(即，第一沟槽100a每侧的一个第一源/漏区101s至所述第二源/漏区101d的电流流通方向)可形成一个垂直导电沟道，相对于平面晶体管，垂直沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区101s和第二源/漏区101d之间的半导体柱(即鳍片)的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸。而且，由于栅极107环绕在竖直鳍片部1011上，可以对第一源/漏区101s和所述第二源/漏区101d之间的沟道进行四面控制，提高了沟道控制能力，从而可有效改善晶体管的短沟道效应。此外，由于一个U型鳍片可以形成两个共第二源/漏区的晶体管，由此可以在相同面积下提高器件密度。

进一步地，当本实用新型的半导体器件具有多个相邻的U型鳍片101时，为了实现相邻晶体管结构之间的隔离，所述U型鳍片101底部中还形成有与所述第二源/漏区101d的导电类型相反的隔离区101e，所述隔离区101e沿所述第二方向延伸至整个所述半导体衬底100，且所述隔离区101e在所述第一沟槽100a底部延伸的部分位于所第二源/漏区101d的下方，所述隔离区101e在所述第一沟槽100a两侧延伸的部分的顶表面低于所述第二源/漏区101d的顶表面，从而即可以实现PN结隔离，又可以保证所述第一源/漏区101s和所述第二源/漏区101d之间的沟道能够导通。隔离区101e和第二源/漏区101d可以形成PN结，即通过PN结隔离实现基于所述U型鳍片制造出的晶体管与外围相邻元件之间的隔离。其中，由于所述隔离区101e的掺杂类型由需形成的第二源/漏区101d中掺杂的离子的导电类型决定，所以，若所形成的第二源/漏区101d中的掺杂的离子为N型，则所述隔离区101e中掺杂的离子为P型。所述隔离区101e的掺杂深度需要可根据实际状况进行调整，必须满足以下条件：所述隔离区101e在所述第一沟槽100a底部延伸的部分需要位于所述第二源/漏区101d的下方。

此外，本实用新型的半导体器件可以为半导体存储器，请参考图10，此时，所述第一方向X即半导体存储器的字线方向/行方向，所述第二方向Y即半导体存储器的位线方向/列方向，第一方向X上排布的多个所述U型鳍片101排列成相应的单元行，第二方向Y上排布的多个所述U型鳍片101排列成相应的单元列，每个单元行上的所有所述U型鳍片101的第一沟槽100a一体成型，且每条所述第一沟槽100a两侧的所述栅极107分别连为一体，形成所述存储器的两条字线；每条第二沟槽100b中的所述埋入式导线104与第二沟槽100b一侧的所有所述U型鳍片101的第二源/漏区101d均电连接，形成所述存储器的一条位线。也就是说，有多个所述竖直鳍片部1011沿所述第一方向X对齐排布在同一直线上，且这些所述竖直鳍片部1011的侧壁上环绕的栅极107也相应的对齐设置并相互电性连接，从而构成存储器的字线(沿第一方向延伸)；有多个所述U型鳍片101沿所述第二方向Y对齐排布在同一直线上，这些所述U型鳍片101的所述第二源/漏区101d连接至同一所述埋入式导线104，所述埋入式导线104构成所述存储器的位线。本实施例中，所述第一方向X和所述第二方向Y垂直，U型鳍片101向半导体衬底100表面的投影为矩形，但本实用新型的技术方案并不仅仅限定于此，在本实用新型的其他实施例中，所述第一方向X和所述第二方向Y也可以呈5度～85度的夹角，如图11所示，此时U型鳍片101向半导体衬底100表面的投影为内角无直角的普通的平行四边形。

综上所述，本实用新型的半导体器件，具有至少一个U型鳍片，所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述U型鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述水平鳍片部中形成有第二源/漏区，每个所述竖直鳍片部的顶端部中分别形成有第一源/漏区；每个所述第一源/漏区的下方的所述竖直鳍片部的侧壁上环绕有栅极，由此基于一个U型鳍片形成两个环栅晶体管，相对于平面晶体管，一方面环绕沟道的栅极可以提高对沟道的控制力，抑制短沟道效应，降低工作电压；另一方面，在占用相同衬底面积前提下，可以通过增大第一源/漏区和第二源/漏区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；此外，由于第二源/漏区位于形成的晶体管底部，埋入式导线掩埋在第二沟槽中并与第二源/漏区电连接，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度，特别于更高存储密度的动态随机存储器等半导体存储器。

下面将以动态随机存储器半导体存储器的制造为例，并结合图3、图4A至图4E、图5A至图5E、图6A至图6E、图7A至图7E以及图8，来详细说明本实用新型的半导体器件的制备方法。请参考图10中的第一方向X即字线(WL)方向/行方向，第二方向Y即位线方向(BL)/列方向。

请参考图3，本实用新型一实施例提供一种半导体器件的制备方法，包括以下步骤：

S1，提供半导体衬底，并沿第一方向和第二方向分别刻蚀所述半导体衬底，以形成沿第二方向延伸的第二沟槽以及U型鳍片，所述第二沟槽暴露出所述U型鳍片沿第二方向延伸的侧壁，所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述U型鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，且所述第一沟槽沿着所述第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并且所述第一沟槽的底表面高于所述第二沟槽的底表面；

S2，形成第一源/漏区于所述竖直鳍片部的顶端部中，形成第二源/漏区于所述水平鳍片部中；

S3，形成埋入式导线于所述第二沟槽中，所述埋入式导线沿着第二方向延伸，并与所述水平鳍片部用于形成第二源/漏区的部分连接；以及，

S4，形成栅极环绕于所述竖直鳍片部的侧壁上。

图4A为本实用新型一实施例中的半导体器件的制备方法在执行步骤S1时的俯视结构示意图，图5A为在执行步骤S1过程中沿图4A中的AA’线的剖面结构示意图；图6A为在执行步骤S1过程中沿图4A中的BB’线的剖面结构示意图；图7A为在执行步骤S1过程中沿图4A中的CC’线的剖面结构示意图。

请参考图4A、图5A、图6A、图7A，在步骤S1中，首先，提供一表面平坦的半导体衬底100，半导体衬底100为后续工艺提供操作平台，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，其初始厚度为H，即半导体衬底100上、下表面之间的高度差。所述半导体衬底100例如绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等；然后，分别沿第一方向和第二方向刻蚀所述半导体衬底100，以在所述半导体衬底100中形成沿第二方向延伸的U型鳍片101以及第二沟槽100b，每个所述U型鳍片101中具有沿第一方向延伸的第一沟槽100a，所述U型鳍片101沿所述第一方向延伸的外侧壁外侧具有沿第一方向延伸的隔离沟槽100c(即隔离沟槽100c和第一沟槽100a平行)。由于本实施例中，隔离沟槽100c的深度与第二沟槽100b的深度相同，因此，可以先沿第二方向和第一方向刻蚀所述半导体衬底100来形成第二沟槽100b和隔离沟槽100c，相邻两条第二沟槽100b和相邻两条隔离沟槽100c之间定义出垂直鳍片，然后再沿所述第一方向刻蚀所述垂直鳍片，且刻蚀深度小于第二沟槽100b的深度，以形成具有沿第一方向延伸的第一沟槽100a的U型鳍片101，具体过程如下：

步骤一、在所述半导体衬底100上形成用于定义出多条平行的第二沟槽100b的第一硬掩模图案(未图示)，使得所述第一硬掩模图案可以覆盖保护包括U型鳍片101对应的半导体衬底100区域而暴露出第二沟槽100b对应的半导体衬底100区域，所述第一硬掩模图案可以是具有氧化物层(未图示)和氮化物层(未图示)的层叠结构。更具体地，可以先采用沉积工艺等在半导体衬底100上顺序地形成所述氧化物层和所述氮化物层；进一步可以用光致抗蚀剂(未图示)涂覆氮化物层的表面，并且可以执行曝光工艺和显影工艺以形成光致抗蚀剂图案(未示出)，光致抗蚀剂图案可以暴露出半导体衬底100上要形成第二沟槽100b的区域，且暴露的部分可以具有并排布置的线形，例如暴露的部分可以彼此平行；然后，可以通过利用所述光致抗蚀剂图案作为刻蚀掩模的刻蚀工艺来顺序地刻蚀氮化物层和氧化物层，以形成第一硬掩模图案。之后，去除所述光致抗蚀剂图案。

步骤二、通过利用所述第一硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100，以形成多条深度为H2的第二沟槽100b，两条相邻的第二沟槽100b之间的半导体衬底100即形成了一个完整鳍片，即所述第二沟槽100b暴露出所述完整鳍片沿第二方向延伸的侧壁。

步骤三、可以在整个结构之上形成牺牲层以填满所述第二沟槽100b，所述牺牲层的材质不同于半导体衬底100，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等；随后，可以采用化学机械平坦化工艺去除第一硬掩模图案及其上方的牺牲层，以为后续工艺提供平坦的工艺表面。

步骤四、可以在剩余的牺牲层和半导体衬底100上形成第二硬掩模图案(未图示)。第二硬掩模图案用于定义出多条沿第一方向延伸呈并排布置的线形的隔离沟槽100c，使得所述第二硬掩模图案可以暴露出100c对应的半导体衬底100和牺牲层区域而覆盖保护其他的区域，例如暴露的部分可以彼此平行，第二硬掩模图案的形成工艺可以参考所述第一硬掩模图案的形成工艺，在此不再赘述。

步骤五、通过利用所述第二硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100以及暴露出的牺牲层，刻蚀深度为H2，以形成多条具有深度为H2的隔离沟槽100c，所述隔离沟槽100c沿着第一方向的端部延伸至所述第二沟槽100b，以使所述隔离沟槽100c和所述第二沟槽100b在所述第二沟槽100b的侧壁上连通，并且所述隔离沟槽100c的底表面与所述第二沟槽100b的底表面齐平，即本步骤实质上是将相邻两条第二沟槽100b之间的所述完整鳍片进行切割，以定义出各个U型鳍片101对应的半导体衬底100区域。

步骤六、可以去除第二硬掩模图案，以暴露出半导体衬底100的表面，并在剩余的牺牲层和半导体衬底100上形成第三硬掩模图案(未图示)。第三硬掩模图案用于定义出多条沿第一方向延伸呈并排布置的线形的第一沟槽100a，使得所述第三硬掩模图案可以暴露出第一沟槽100a对应的半导体衬底100和牺牲层区域而覆盖保护其他的区域，例如暴露的部分可以彼此平行，第三硬掩模图案的形成工艺可以参考所述第一硬掩模图案的形成工艺，在此不再赘述。

步骤七、通过利用所述第三硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100以及暴露出的牺牲层，刻蚀深度为H1，以多个形成具有深度为H1的第一沟槽100a的U型鳍片101，每个U型鳍片101沿第二方向延伸，即所述第一沟槽100a沿着第一方向的端部延伸至所述第二沟槽100b，以使所述第一沟槽100a和所述第二沟槽100b在所述第二沟槽100b的侧壁上连通，并且所述第一沟槽100a的底表面高于所述第二沟槽100b的底表面。U型鳍片101具有沿第二方向延伸的水平鳍片部1012以及竖直设置在所述水平鳍片部1012的两端上的竖直鳍片部1011，两个所述竖直鳍片部1011之间界定出的沟槽即是沿第一方向延伸的第一沟槽100a，所述水平鳍片部1012用于形成第二源/漏区101d，所述竖直鳍片部1011用于后续形成第一源/漏区101s和栅极107。

步骤八、可以去除第三硬掩模图案以及剩余的牺牲层，以暴露出半导体衬底100的表面。去除牺牲层的工艺可以是干法刻蚀工艺或者湿法腐蚀工艺，去除第三硬掩模图案的工艺可以是化学机械平坦化工艺、干法刻蚀工艺或者湿法腐蚀工艺。

需要说明的是，上述步骤中先形成第二沟槽100b，再形成深度与第二沟槽100b相同的隔离沟槽100c，之后再形成深度小于第二沟槽100b的第一沟槽100a，但本实用新型的技术方案并不仅仅限定于此，第一沟槽100a、第二沟槽100b和隔离沟槽100c的形成顺序还可以适应性调整，例如先形成第一沟槽100a，再形成第二沟槽100b和隔离沟槽100c，具体方法与上述类似，在此不再赘述。

应当认识到，本实施例中隔离沟槽100c的深度与第一沟槽100a的深度不相同，因此需要沿第一方向进行两次深度不同的刻蚀，以分别形成隔离沟槽100c和第一沟槽100a，但是本实用新型的技术方案并不仅仅限定于此，在本实用新型的其他实施例中，请参考图9，隔离沟槽100c的深度还可以与第一沟槽100a的深度相同，由此可以沿第一方向进行一次深度相同的刻蚀，以同时形成隔离沟槽100c和第一沟槽100a，可以省去一张掩膜板，并简化工艺。具体方法与上述类似，在此不再赘述。

图4B为本实用新型一实施例中的半导体器件的制备方法在执行步骤S2时的俯视结构示意图，图5B为在执行步骤S2过程中沿图4B中的AA’线的剖面结构示意图；图6B为在执行步骤S2过程中沿图4B中的BB’线的剖面结构示意图；图7B为在执行步骤S2过程中沿图4B中的CC’线的剖面结构示意图。请参考图4B、图5B、图6B、图7B以及图8，在步骤S2中，首先，可以通过PN结隔离技术来对基于U型鳍片101制造出的两个环栅晶体管之间进行电学隔离，具体地，可以采用阱离子注入工艺，向所述第二沟槽100b两侧的半导体衬底100的底部注入与后续待形成的第二源/漏区101d导电类型相反的离子，以形成隔离区101e，隔离区101e和后续的第二源/漏区101d可以形成PN结，即通过PN结隔离实现半导体器件与外围相邻元件之间的隔离。其中，所述隔离区101e的掺杂类型由需形成的晶体管的第二源/漏区101d中掺杂的离子的导电类型决定，例如本实施例中，若所形成的第二源/漏区101d中的掺杂的离子为N型，则所述隔离区101e中掺杂的离子为P型。所述隔离区101e的掺杂深度需要可根据实际状况进行调整，必须满足以下条件：所述隔离区101e在所述U型鳍片101中的第一沟槽100a底部延伸的部分需要位于后续形成的所述第二源/漏区101d的下方。然后，可以采用源漏离子注入工艺对第一沟槽100a两侧的竖直鳍片部1011和第一沟槽100a底部的水平鳍片部1012进行源漏离子掺杂，以形成位于U型鳍片101的竖直鳍片部1011的顶端部中的第一源/漏区101s以及位于U型鳍片101的水平鳍片部1012的中的第二源/漏区101d。此外，根据不同导电类型的晶体管结构，所述第一源/漏区101s和第二源/漏区101d中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述第一源/漏区101s和第二源/漏区101d中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述第一源/漏区101s和第二源/漏区101d中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF₂ ⁺)离子、镓(Ga)离子、铟(In)离子。

图4C为本实用新型一实施例中的半导体器件的制备方法在执行步骤S3时的俯视结构示意图，图5C为在执行步骤S3过程中沿图4C中的AA’线的剖面结构示意图；图6C为在执行步骤S3过程中沿图4C中的BB’线的剖面结构示意图；图7C为在执行步骤S3过程中沿图4C中的CC’线的剖面结构示意图。请参考图4C、图5C、图6C、图7C、图8，在步骤S3中，形成埋入式导线104(即存储器的位线)和导电接触结构103于所述第二沟槽100b中，具体过程如下：

步骤一、可以采用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺等，在具有U型鳍片101、第一沟槽100a、隔离沟槽100c和第二沟槽100b的整个半导体衬底100结构之上形成第一介质层102，第一介质层102填充在第二沟槽100b底部上的厚度不大于H3，以使得后续形成的埋入式导线104的顶表面与第二源/漏区101d的顶表面齐平或者低于第二源/漏区101d的顶表面,还能够使得后续形成的埋入式导线104的底面高度至少到达第二源/漏区101d的底面高度，以保证埋入式导线104与第二源/漏区101s电连接，且保证埋入式导线104与第二源/漏区101d下方的水平鳍片部1012以及半导体衬底100之间隔离。所述第一介质层102的材质只要相对半导体衬底100有较高的刻蚀选择比即可，例如为氧化硅、氮化硅或氮氧化硅等。

步骤二、可以旋转涂布介质层(SOD)或化学气相沉积(CVD)等工艺，在具有第一介质层105的整个半导体衬底100结构之上沉积牺牲层(未图示)，以填满所述第一沟槽102、第二沟槽103和栅极沟槽104，所述牺牲层的材质不同于半导体衬底100和第一介质层105，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等。并可以进一步采用化学机械抛光工艺对第一牺牲层顶部进行平坦化。

步骤三、通过掩膜、光刻、刻蚀等一系列工艺打开第二沟槽103中用于制造导电接触结构103的接触孔(未图示)，所述接触孔暴露出第二源/漏区101d面向所述第二沟槽100b的部分侧壁，其中，当第一介质层102的顶表面高于水平鳍片部1012的顶表面时，所述接触孔还向第一介质层102中延伸一定深度，以使得所述接触孔的底表面介于所述水平鳍片部1012的顶表面和所述第二源/漏区101d的底表面之间，并通过电镀、溅射或化学气相沉积等工艺填充导电金属材料等于所述接触孔中，以形成填充于所述接触孔中的导电接触结构103。

步骤四、再通过掩膜、光刻、刻蚀等一系列工艺打开第二沟槽100b中用于制造埋入式导线104的导电沟槽(未图示)，所述导电沟槽的深度可以与所述导电接触结构103的底表面的深度(即接触孔的深度)相同，也可以略深于所述导电接触结构103的底表面的深度(即接触孔的深度)，还可以略浅于所述导电接触结构103的底表面的深度(即接触孔的深度)，所述导电沟槽的长度延伸至整个第二沟槽100b，且所述导电沟槽的一侧暴露出所述导电接触结构103背向所述第二源/漏区101d的侧壁，所述导电沟槽的另一侧未暴露出所述竖直鳍片部1011面向所述第二沟槽100b的侧壁，即此时导电沟槽和所述导电接触结构103所在的接触孔连通；通过电镀、溅射或化学气相沉积等工艺填导电金属材料等于所述导电沟槽中，以形成填充于所述导电沟槽中的埋入式导线104埋入式导线104和导电接触结构103优选为叠层结构，所述叠层结构可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的多种。可以进一步回刻蚀所述埋入式导线104和导电接触结构103，以使得所述埋入式导线104和导电接触结构103的顶表面低于第二源/漏区101d的顶表面(即不高于所述水平鳍片部1011的顶表面)，同时还可以去除形成埋入式导线104和导电接触结构103时在其他位置沉积的多余导电金属材料等。

步骤五、去除剩余的所述牺牲层。

上述这种先形成导电接触结构103再形成埋入式导线104的方法，可以增大制作导电接触结构103的操作窗口，保证导电接触结构103的性能，以避免埋入式导线104和第二源/漏区101d之间出现电连接不良的问题。

请参考图4D至4E、图5D至5E、图6D至6E以及图7D至7E。在步骤S4中，形成环绕在竖直鳍片部1011上的栅极107，具体过程如下：

步骤一，可以采用化学气相沉积工艺或原子层沉积工艺等，在具有埋入式导线104和导电接触结构103的在整个结构之上形成第二介质层105，所述第二介质层105在所述第一沟槽100a中的顶表面低于所述第一源/漏区101s的顶表面，以暴露出部分所述竖直鳍片部1011的侧壁，此时第二介质层105能够将埋入式导线104和导电接触结构103掩埋在内且能使得后续形成的栅极107的底部达到所需的高度。所述第二介质层105的材质只要相对半导体衬底100、埋入式导线104以及导电接触结构103有较高的刻蚀选择比即可，例如为氧化硅、氮化硅、氮化硅、无定形碳、有机介电材料(ODL)以及低K介质(介电常数K小于4)等。

步骤二，可以采用热氧化(湿氧化或者干氧化)工艺等，在具有第二介质层105的第一沟槽100a、第二沟槽100b以及隔离沟槽100c的侧壁上形成栅介质层106，厚度例如为3nm～30nm。即形成的栅介质层106覆盖在暴露出的竖直鳍片部1011的侧壁上。当后续形成的栅极107为多晶硅栅极时，栅介质层106的材质优选为二氧化硅；当后续形成的栅极107为金属栅极时，栅介质层106的材质优选为高K介质(K大于7)，可以采用原子层沉积工艺形成。

步骤三，通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在栅介质层106的表面上沉积用于制作栅极107的材料层，且沉积厚度至少要达到需要形成的栅极107所需的厚度，所述用于制作栅极107的材料层可以是单层结构，也可以是叠层结构，且所述用于制作栅极107的材料层的材质可以是用于制作多晶硅栅极的材料，例如是未掺杂的多晶硅、掺杂的多晶硅，也可以是用于制作金属栅极的材料，例如包括依次层叠在栅介质层106的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)；之后，可以通过回刻蚀工艺刻蚀去除第一沟槽100a和所述隔离沟槽100c中多余的用于制作栅极107的材料层，所述回刻蚀工艺可以是干法刻蚀工艺，从而形成了分别围绕在所述U型鳍片101的两个竖直鳍片部1011上的栅极107，且所述U型鳍片101的两个竖直鳍片部1011上的栅极107在第一沟槽100a处间隔开，所述栅极107的顶表面低于所述第一源/漏区101s的顶表面，可以低于或齐平于所述第一源/漏区101s的底表面。此外，由于制造的半导体器件是存储器，半导体衬底100上具有多条第二沟槽100b和多条隔离沟槽100c以及多个U型鳍片101，沿第一方向排列的同一排U型鳍片101的栅极107在第二沟槽100b处不间断，从而构成存储器的字线。

步骤四，可以采用化学气相沉积、原子层沉积等工艺，在被暴露出的栅介质层106和栅极107的表面上沉积栅极隔离层108，栅极隔离层108的材料包括但不限于氧化硅、氮化硅和氮氧化硅。之后，可以进一步地通过化学机械平坦化工艺去除第一源/漏区101s上方的多余的栅极隔离层108和栅介质层106，以将栅极107(即存储器的字线)埋设于第一沟槽100a和所述隔离沟槽100c中。

需要说明的是，上述实施例中，栅极107是通过沉积、刻蚀等工艺形成的，但本实用新型的技术方案并不限定于此，在本实用新型的其他实施例中，还可以在形成第二介质层105之后，通过向第一沟槽100a、第二沟槽100b以及隔离沟槽100c中再次填充牺牲层，并刻蚀所述牺牲层以形成环绕所述竖直鳍片部1011的栅极沟槽，然后，在所述栅极沟槽中填充栅极材料，之后去除所述牺牲层，以形成所述栅极107。当栅极107为金属栅极时，还可以先形成多晶硅栅极和栅极隔离层108，再通过替代栅极工艺将所述多晶硅栅极替代为金属栅极。

此外，应当认识到，上述各实施例中，均以形成埋入式位线104之前先形成第一源/漏区101s和第二源/漏区101d为例进行说明，但本实用新型的技术方案并不仅仅限定于此，在本实用新型的一实施例中，还可以在形成所述埋入式导线104之前，先形成第二源/漏区101d于所述水平鳍片部1012中，在形成栅极107之后或者形成栅极隔离层108之后再形成第一源/漏区101s于所述竖直鳍片部1011的顶端部中。在本实用新型的另一实施例中，还可以在形成所述栅极107之后，以所述栅极107为掩膜，形成第一源/漏区101s于所述竖直鳍片部1011的顶端部中，形成第二源/漏区101s于所述水平鳍片部1012中，形成的所述第二源/漏区101d与在前形成的所述埋入式导线104与电性连接。这些实施例中的埋入式位线104和第一源/漏区101s和第二源/漏区101d的具体形成工艺与上述实施例中类似，在此不再赘述。

进一步地应当认识到，上述各实施例中均以存储器的制造为例来说明，一个U型鳍片形成了两个存储晶体管，栅极107可以沿第一方向不间断地延伸至半导体衬底100用于制作存储阵列的整个区域沿第一方向延伸的长度，以作为控制存储器的存储阵列的一条字线，由此一个栅极107可以控制沿所述第一方向对齐排布在同一直线上的的所有晶体管，埋入式导线104可以沿第二方向不间断延伸至半导体衬底100用于制作存储阵列的的整个区域沿第二方向延伸的长度，如图10和图11中所示，沿所述第一方向X对齐排布在同一直线上的多个U型鳍片101中的多个所述竖直鳍片部1011对齐设置，以使对应的多个所述栅极107对齐设置并相互电性连接，以构成沿着所述第一方X向延伸的字线；以及，沿所述第二方向Y对齐排布在同一直线上的多个所述U型鳍片101中，多个所述第二源/漏区101d连接至同一所述埋入式导线104，所述埋入式导线104构成所述存储器的位线。

综上所述，本实用新型的半导体器件的制备方法，首先分别沿第一方向和第二方向刻蚀半导体衬底形成沿第二方向延伸的第二沟槽和U型鳍片，且所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述U型鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽；接着，形成埋入式导线于所述第二沟槽中，形成第一源/漏区于所述竖直鳍片部中，形成第二源/漏区于所述水平鳍片部中以及形成栅极环绕于所述竖直鳍片部上，所述埋入式导线与所述第二源/漏区电连接，由此基于一个U型鳍片形成两个环栅晶体管，工艺简单，在相同尺寸情况下能够减小器件面积，进而在给定的空间量中可以提供更高的器件集成度，有利于产品尺寸的进一步微缩以及器件性能的提高。

显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (9)

1.一种半导体器件，其特征在于，包括：

半导体衬底，所述半导体衬底具有至少一个U型鳍片，所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述U型鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述水平鳍片部中形成有第二源/漏区，每个所述竖直鳍片部的顶端部中形成有第一源/漏区；以及

栅极，环绕在所述竖直鳍片部的侧壁上。

2.如权利要求1所述的半导体器件，其特征在于，所述半导体衬底还具有第二沟槽，所述第二沟槽沿所述第二方向延伸并暴露出所述U型鳍片沿所述第二方向延伸的侧壁，所述第一沟槽沿着第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并且所述第一沟槽的底表面高于所述第二沟槽的底表面，以使包含所述第二源/漏区在内的所述水平鳍片部的侧壁暴露于所述第二沟槽中，所述第二沟槽中埋设有沿着第二方向延伸的埋入式导线，所述埋入式导线和所述第二源/漏区电连接。

3.如权利要求2所述的半导体器件，其特征在于，所述U型鳍片的两个所述竖直鳍片部沿第一方向延伸且相背的侧壁外侧还有隔离沟槽，所述隔离沟槽的底表面与所述第一沟槽的底表面齐平，或者与所述第二沟槽的底表面齐平。

4.如权利要求2所述的半导体器件，其特征在于，所述的半导体器件还包括导电接触结构，形成在所述第二沟槽中，并设置在所述埋入式导线和所述第二源/漏区之间，所述导电接触结构的一侧壁与所述第二源/漏区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面绝缘隔离。

5.如权利要求2所述的半导体器件，其特征在于，还包括第一介质层，所述第一介质层填充在所述第二沟槽的底部上，所述埋入式导线位于所述第一介质层上，且所述埋入式导线通过所述第一介质层与所述半导体衬底绝缘隔离。

6.如权利要求5所述的半导体器件，其特征在于，还包括第二介质层，所述第二介质层填充在所述埋入式导线上方的所述第二沟槽以及所述第二源/漏区上方的所述第一沟槽中，以将所述埋入式导线掩埋在内，且使得所述栅极分别和所述第二源/漏区、所述埋入式导线隔离。

7.如权利要求1所述的半导体器件，其特征在于，所述半导体衬底还具有与所述第二源/漏区的导电类型相反的隔离区，所述隔离区沿所述第二方向延伸至整个所述U型鳍片底部，且所述隔离区在所述第一沟槽底部延伸的部分位于所述第二源/漏区的下方，所述隔离区在所述第一沟槽两侧延伸的部分的顶面低于所述第二源/漏区的顶表面。

8.如权利要求1至7中任一项所述的半导体器件，其特征在于，还包括栅介质层和栅极隔离层，所述栅介质层位于所述栅极和所述U型鳍片之间，所述栅极隔离层填满所述栅极上方的第一沟槽，以将所述栅极掩埋在内。

9.如权利要求2所述的半导体器件，其特征在于，所述半导体器件为存储器，包括沿所述第一方向和所述第二方向排列呈阵列的多个所述U型鳍片，其中，沿所述第一方向对齐排布在同一直线上的多个所述竖直鳍片部的侧壁上环绕的所述栅极相互电性连接，构成所述存储器的字线；以及，沿所述第二方向对齐排布在同一直线上的多个所述U型鳍片的所述第二源/漏区连接至同一所述埋入式导线，所述埋入式导线构成所述存储器的位线。