KR20140086670A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 비휘발성 메모리 장치는, 소자 분리막에 의하여 정의된 활성 영역을 갖는 반도체 기판; 상기 활성 영역 상에 형성된 금속성 물질층; 상기 금속성 물질층에 접하는 파이프 접속 게이트 전극; 상기 파이프 접속 게이트 전극 내에 형성된 하나 이상의 파이프 채널층; 상기 파이프 채널층과 각각 연결되면서 상기 반도체 기판과 수직한 방향으로 연장되는 한 쌍의 메인 채널층; 및 상기 한 쌍의 메인 채널층 각각을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극을 포함할 수 있다. 본 기술에 따르면, 파이프 접속 게이트 전극을 활성 영역 상의 금속성 물질층에 접하도록 형성함으로써 파이프 접속 게이트 전극의 전기 저항을 크게 감소시킬 수 있으며, 이에 따라 메모리 셀들의 문턱 전압 분포가 개선되어 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치, 예컨대 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
한편, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다. 구체적으로 보면, 이러한 3차원 구조의 비휘발성 메모리 장치는 크게 일자형 채널층을 갖는 구조와 U자형 채널층을 갖는 구조로 구분된다.
도 1은 종래 기술에 따른 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, U자형 채널층을 갖는 3차원 구조의 비휘발성 메모리 장치는, 소자 분리막(20)에 의하여 정의된 활성 영역(10A)을 갖는 반도체 기판(10), 소자 분리막(20) 상부의 파이프 접속 게이트 전극(40), 소자 분리막(20)과 파이프 접속 게이트 전극(40) 사이에 개재되는 분리막(30), 파이프 접속 게이트 전극(40) 내에 형성된 파이프 채널층 및 상기 파이프 채널층과 연결되면서 반도체 기판(10)과 수직한 방향으로 연장되는 한 쌍의 메인 채널층으로 이루어진 채널층(80), 채널층(80)을 에워싸는 메모리막(70), 상기 메인 채널층을 따라 복수의 층간 절연막(50) 및 복수의 게이트 전극(60)이 교대로 적층된 구조물, 및 상기 구조물들 사이의 공간을 매립하는 절연막(90)을 포함할 수 있다.
이와 같이 U자형 채널층을 갖는 구조의 경우 메모리 셀 스트링을 연결하기 위해서는 파이프 접속 게이트 전극(40)이 필요하며, 파이프 접속 게이트 전극(40)은 금속과 같이 비저항이 낮은 물질로 형성할 수 있는 게이트 전극(60)과는 달리 공정상 폴리실리콘으로 형성된다. 이에 따라 상대적으로 비저항이 높은 파이프 접속 게이트 전극(40)으로 인해 프로그램(Program) 및 리드(Read) 동작 시간이 증가하게 되며, 이는 메모리 셀들의 문턱 전압 산포를 크게 하여 비휘발성 메모리 장치의 신뢰성을 저하시키는 요인이 되고 있다. 특히, 후속 공정상 파이프 접속 게이트 전극(40)의 전기 저항을 감소시키기 위해 그 높이 또는 도핑 농도를 증가시키는 데에는 한계가 있다.
본 발명의 일 실시예는, 파이프 접속 게이트 전극을 활성 영역 상의 금속성 물질층에 접하도록 형성하여 파이프 접속 게이트 전극의 전기 저항을 크게 감소시킴으로써 메모리 셀들의 문턱 전압 분포가 개선되고, 이에 따라 신뢰성이 향상된 비휘발성 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 소자 분리막에 의하여 정의된 활성 영역을 갖는 반도체 기판; 상기 활성 영역 상에 형성된 금속성 물질층; 상기 금속성 물질층에 접하는 파이프 접속 게이트 전극; 상기 파이프 접속 게이트 전극 내에 형성된 하나 이상의 파이프 채널층; 상기 파이프 채널층과 각각 연결되면서 상기 반도체 기판과 수직한 방향으로 연장되는 한 쌍의 메인 채널층; 및 상기 한 쌍의 메인 채널층 각각을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계; 상기 활성 영역 상에 금속성 물질층을 형성하는 단계; 상기 금속성 물질층 상에 희생막 패턴을 갖는 파이프 접속 게이트 전극을 형성하는 단계; 상기 파이프 접속 게이트 전극 상에 복수의 제1 물질막 및 복수의 제2 물질막을 교대로 적층하는 단계; 상기 복수의 제1 및 제2 물질막을 선택적으로 식각하여 상기 희생막 패턴을 노출시키는 한 쌍의 메인 채널홀을 형성하는 단계; 상기 희생막 패턴을 제거하여 상기 한 쌍의 메인 채널홀을 연결하는 파이프 채널홀을 형성하는 단계; 및 상기 한 쌍의 메인 채널홀 및 상기 파이프 채널홀 내에 채널층을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 파이프 접속 게이트 전극을 활성 영역 상의 금속성 물질층에 접하도록 형성함으로써 파이프 접속 게이트 전극의 전기 저항을 크게 감소시킬 수 있으며, 이에 따라 메모리 셀들의 문턱 전압 분포가 개선되어 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2a 내지 도 2o는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2o는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 2o는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이고, 도 2a 내지 도 2n은 도 2o의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.
도 2a를 참조하면, 반도체 기판(100)에 제1 불순물층(105)을 형성한 후, 제1 불순물층(105) 상부의 반도체 기판(100)에 제2 불순물층(110)을 형성한다. 반도체 기판(100)은 금속과 반응하여 화합물을 형성할 수 있는 실리콘(Si) 기판, 실리콘-게르마늄(SiGe) 기판 또는 SOI(Silicon-On-Insulator) 기판일 수 있다.
여기서, 제1 및 제2 불순물층(105, 110)은 이온 주입 공정 등을 통해 P형 또는 N형 불순물을 도핑하여 형성하되, 서로 다른 도전형의 불순물을 주입하여 형성한다. 예를 들어, 제1 불순물층(105)은 P형 불순물, 예컨대 붕소(B) 등을 주입하여 형성할 수 있으며, 제2 불순물층(110)은 N형 불순물, 예컨대 인(P) 또는 비소(As) 등을 주입하여 형성할 수 있다. 이때, 제1 불순물층(105)과 제2 불순물층(110)을 형성하는 순서는 서로 바뀔 수 있다.
특히, 제1 및 제2 불순물층(105, 110)은 PN-웰(Well)을 구성할 수 있으며, 반도체 기판(100)과 후술하는 파이프 접속 게이트 전극을 전기적으로 절연시키는 역할을 한다. 구체적으로 상기 파이프 접속 게이트 전극에 인가되는 바이어스(Bias)의 극성은 변하지 않으므로 PN 접합을 갖는 제1 및 제2 불순물층(105, 110)에 역 바이어스가 인가되도록 구성함으로써 전류를 차단할 수 있다. 예를 들어, 상기 파이프 접속 게이트 전극에 양(+)의 전압이 인가되는 경우, 제1 불순물층(105)은 P형으로, 제2 불순물층(110)은 N형으로 구성하면 상기 파이프 접속 게이트 전극에 인가된 바이어스가 반도체 기판(100)으로 전달되지 않는다.
도 2b를 참조하면, 제1 및 제2 불순물층(105, 110)이 형성된 반도체 기판(100)을 선택적으로 식각하여 제1 트렌치(T1)를 형성한 후, 제1 트렌치(T1)에 SOD(Spin On Dielectric), HARP(High Aspect Ratio Process), HDP(High Density Plasma) 중 어느 하나 이상의 방식으로 절연 물질을 매립하여 소자 분리막(115)을 형성한다. 본 공정 결과, 소자 분리막(115)에 의해 반도체 기판(100)에 활성 영역(100A)이 정의될 수 있다.
도 2c를 참조하면, 제2 불순물층(110) 및 소자 분리막(115) 상에 금속막(120)을 형성한다. 금속막(120)은 실리콘(Si)과 같은 반도체 물질과 반응하여 화합물을 형성할 수 있는 금속, 예컨대 코발트(Co), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 백금(Pt) 및 팔라듐(Pd)으로 이루어진 군으로부터 선택된 어느 하나 이상을 증착하여 형성할 수 있다.
도 2d를 참조하면, 금속막(120)이 형성된 반도체 기판(100)을 열처리한다. 이때, 상기 열처리 공정은 급속 열처리(Rapid Thermal Annealing; RTA) 또는 퍼니스(Furnace) 열처리 방식으로 수행될 수 있으며, 본 공정 결과 금속막(120)에 접하는 제2 불순물층(110)의 상부가 실리사이드화(Silicidation)되어 금속 실리사이드층(125)이 형성된다. 금속 실리사이드층(125)은 코발트 실리사이드(CoSix), 텅스텐 실리사이드(WSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix), 백금 실리사이드(PtSix) 또는 팔라듐 실리사이드(PdSix) 등을 포함할 수 있다.
도 2e를 참조하면, 상기 열처리 공정에서 반응하지 않고 남은 금속막(120)을 제거하는 스트립(Strip) 공정을 수행한다. 이때, 잔류하는 금속을 제거하기 위해 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액, 즉 SPM(Sulfuric acid and hydro-Peroxide Mixture)을 사용할 수 있다. 한편, 상기 스트립 공정 후에 추가로 열처리 공정을 수행할 수 있다.
이어서, 금속 실리사이드층(125) 및 소자 분리막(115) 상에 제1 게이트 도전층(130)을 형성한다. 제1 게이트 도전층(130)은 도핑된 폴리실리콘과 같은 도전 물질을 화학적 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 등의 방식으로 증착하여 형성할 수 있다.
도 2f를 참조하면, 제1 게이트 도전층(130) 상에 후술하는 희생막 패턴이 형성될 영역을 노출시키는 제1 하드마스크 패턴(135)을 형성한 후, 이를 식각마스크로 제1 게이트 도전층(130)을 일부 식각하여 홈(G)을 형성한다. 제1 하드마스크 패턴(135)은 산화막 계열의 물질, 질화막 계열의 물질, 폴리실리콘, 비정질 탄소층(Amorphous Carbon Layer; ACL) 또는 하부 반사 방지막(Bottom Anti-Reflective Coating; BARC) 중 어느 하나 이상을 포함할 수 있다.
도 2g를 참조하면, 제1 하드마스크 패턴(135)을 제거한 후, 홈(G)에 매립되는 희생막 패턴(140)을 형성한다. 희생막 패턴(140)은 후속 공정에서 제거되어 후술하는 파이프 채널홀이 형성될 공간을 제공하는 역할을 하며, 후술하는 제2 게이트 도전층, 제1 물질막, 제2 물질막 및 제1 게이트 도전층(130)과 식각률이 다른 물질로 형성할 수 있다. 또한, 희생막 패턴(140)은 본 단면 방향의 장축과 본 단면과 교차하는 방향의 단축을 갖는 섬(Island) 모양을 가질 수 있으며, 반도체 기판(100)과 평행한 평면상에서 볼 때 복수 개가 매트릭스(Matrix) 형태로 배열될 수 있다.
이어서, 제1 게이트 도전층(130) 및 희생막 패턴(140) 상에 제2 게이트 도전층(145)을 형성한다. 제2 게이트 도전층(145)은 도핑된 폴리실리콘과 같은 도전 물질을 화학적 기상 증착(CVD) 또는 원자층 증착(ALD) 등의 방식으로 증착하여 형성할 수 있다.
도 2h를 참조하면, 제2 게이트 도전층(145) 상에 후술하는 파이프 접속 게이트 전극이 형성될 영역을 덮는 제2 하드마스크 패턴(150)을 형성한 후, 이를 식각마스크로 제1 및 제2 게이트 도전층(130, 145)을 식각하여 제2 트렌치(T2)를 형성한다. 제2 하드마스크 패턴(150)은 산화막 계열의 물질, 질화막 계열의 물질, 폴리실리콘, 비정질 탄소층(ACL) 또는 하부 반사 방지막(BARC) 중 어느 하나 이상을 포함할 수 있으며, 제2 트렌치(T2)는 소자 분리막(115)을 노출시킬 수 있다.
여기서, 제2 트렌치(T2)에 의해 분리된 제1 게이트 도전층(130) 및 제2 게이트 도전층(145)을 각각 제1 게이트 도전층 패턴(130A) 및 제2 게이트 도전층 패턴(145A)이라 하며, 본 공정 결과 활성 영역(100A)의 상부에 제1 및 제2 게이트 도전층 패턴(130A, 145A)으로 이루어진 파이프 접속 게이트 전극이 형성된다. 특히, 상기 파이프 접속 게이트 전극을 활성 영역(100A)의 상부에 형성함에 따라 상기 파이프 접속 게이트 전극이 활성 영역(100A) 상의 금속 실리사이드층(125)에 접하게 되어 상기 파이프 접속 게이트 전극의 전기 저항이 크게 감소하게 된다. 한편, 상기 파이프 접속 게이트 전극은 제1 및 제2 게이트 도전층(130, 145)이 블록(Block) 단위로 분리된 것일 수 있다.
도 2i를 참조하면, 제2 하드마스크 패턴(150)을 제거한 후, 제2 트렌치(T2) 내에 제1 절연막(155)을 형성한다. 제1 절연막(155)은 산화막 또는 질화막 계열의 물질을 제2 트렌치(T2)를 매립하는 두께로 증착한 후, 제2 게이트 도전층 패턴(145A)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 2j를 참조하면, 제2 게이트 도전층 패턴(145A) 및 제1 절연막(155) 상에 복수의 제1 물질막(160) 및 복수의 제2 물질막(165)을 교대로 적층한다. 이하에서는 설명의 편의를 위하여 복수의 제1 물질막(160) 및 복수의 제2 물질막(165)이 교대로 적층된 구조물을 적층 구조물이라 하기로 한다. 한편, 적층 구조물의 최하부 및 최상부에는 제1 물질막(160)이 배치되도록 할 수 있으며, 본 단면도에는 예시적으로 9개의 제2 물질막(165)이 도시되어 있으나, 제2 물질막(165)의 개수는 그 이상 또는 그 이하일 수도 있다.
본 실시예에서, 제1 물질막(160)은 층간 절연막이고, 제2 물질막(165)은 후속 공정에서 제거되어 후술하는 게이트 전극이 형성될 공간을 제공하는 희생층일 수 있다. 이러한 경우, 제1 물질막(160)은 산화막 계열의 물질로, 제2 물질막(165)은 제1 물질막(160)과 식각률이 다른 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다.
그러나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 제1 물질막(160)이 층간 절연막이고, 제2 물질막(165)이 게이트 전극용 도전층일 수 있다. 이러한 경우, 제1 물질막(160)은 산화막 계열의 물질로, 제2 물질막(165)은 폴리실리콘으로 형성할 수 있다. 한편, 또 다른 실시예에서는 제1 물질막(160)이 층간 절연막이 형성될 공간을 제공하는 희생층이고, 제2 물질막(165)이 게이트 전극용 도전층일 수 있다. 이러한 경우, 제1 물질막(160)은 도핑되지 않은 폴리실리콘으로, 제2 물질막(165)은 도핑된 폴리실리콘으로 형성할 수 있다.
도 2k를 참조하면, 적층 구조물 및 제2 게이트 도전층 패턴(145A)을 선택적으로 식각하여 희생막 패턴(140)을 노출시키는 한 쌍의 메인 채널홀(H1)을 형성한다. 메인 채널홀(H1)은 반도체 기판(100)과 평행한 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 희생막 패턴(140)마다 한 쌍씩 배치되도록 할 수 있다.
이어서, 한 쌍의 메인 채널홀(H1)에 의해 노출된 희생막 패턴(140)을 제거한다. 이때, 희생막 패턴(140)을 제거하기 위해 상기 파이프 접속 게이트 전극 및 적층 구조물과의 식각률 차이를 이용한 습식 식각 공정을 수행할 수 있다. 본 공정 결과, 희생막 패턴(140)이 제거된 공간에 한 쌍의 메인 채널홀(H1)을 연결시키는 파이프 채널홀(H2)이 형성된다.
도 2l을 참조하면, 한 쌍의 메인 채널홀(H1) 및 파이프 채널홀(H2) 내벽을 따라 메모리막(170) 및 채널층(175)을 순차로 형성한다. 메모리막(170)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있다.
여기서, 터널 절연막은 전하 터널링을 위한 것으로서 예컨대 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 예컨대 질화막으로 이루어질 수 있으며, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 산화막으로 이루어질 수 있다. 즉, 메모리막(170)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
또한, 채널층(175)은 예컨대 폴리실리콘과 같은 반도체 물질을 증착하여 형성할 수 있으며, 메인 채널홀(H1) 내부의 메인 채널층과 파이프 채널홀(H2) 내부의 파이프 채널층으로 구분될 수 있다. 특히, 상기 메인 채널층은 메모리 셀 또는 선택 트랜지스터의 채널로, 상기 파이프 채널층은 파이프 접속 트랜지스터의 채널로 이용될 수 있다. 한편, 본 실시예에서는 채널층(175)이 메인 채널홀(H1) 및 파이프 채널홀(H2)을 완전히 매립하는 두께로 형성될 수 있으나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 채널층(175)이 메인 채널홀(H1) 및 파이프 채널홀(H2)을 완전히 매립하지 않는 얇은 두께로 형성될 수도 있다.
도 2m을 참조하면, 메인 채널홀(H1) 양측의 적층 구조물을 선택적으로 식각하여 제1 및 제2 물질막(160, 165)의 일부 또는 전부를 관통하는 슬릿(T3)을 형성한다. 슬릿(T3)은 본 단면과 교차하는 방향으로 연장될 수 있으며, 복수 개가 평행하게 배열될 수 있다. 한편, 본 공정 후에도 잔류하는 제1 물질막(160) 및 제2 물질막(165)을 각각 제1 물질막 패턴(160A) 및 제2 물질막 패턴(165A)이라 한다.
도 2n을 참조하면, 슬릿(T3)에 의해 노출된 제2 물질막 패턴(165A)을 제거한다. 이때, 제2 물질막 패턴(165A)은 제1 물질막 패턴(160A)과의 식각률 차이를 이용하여 딥아웃(Dip-out) 방식의 습식 식각 공정을 통해 제거할 수 있다. 한편, 본 단면도에는 도시되지 않았으나 일부 영역에서는 제2 물질막 패턴(165A)이 잔류하여 제1 물질막 패턴(160A)을 지지하는 역할을 한다.
도 2o를 참조하면, 제2 물질막 패턴(165A)이 제거된 공간에 게이트 전극(180)을 형성한다. 본 공정 결과 형성되는 복수의 게이트 전극(180) 중 최상부에 위치하는 게이트 전극(180)은 소스 선택 라인 또는 드레인 선택 라인으로 이용될 수 있으며, 이를 제외한 나머지 게이트 전극(180)은 워드 라인으로 이용될 수 있다. 한편, 게이트 전극(180)은 구체적으로 다음과 같은 과정에 의해 형성될 수 있다.
우선, 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 방식으로 도전 물질, 예컨대 금속 또는 금속 질화물 중 어느 하나 이상을 컨포멀(Conformal)하게 증착하여 제2 물질막 패턴(165A)이 제거된 공간을 매립하는 두께로 게이트 전극용 도전막(미도시됨)을 형성한다. 그 후에, 상기 게이트 전극용 도전막을 제1 물질막 패턴(160A)의 측면이 드러날 때까지 식각하여 층별로 분리시키면 제1 물질막 패턴(160A)들 사이에 게이트 전극(180)이 형성된다.
이어서, 슬릿(T3) 내에 제2 절연막(185)을 형성한다. 제2 절연막(185)은 산화막 또는 질화막 계열의 물질을 슬릿(T3)을 매립하는 두께로 증착한 후, 채널층(175)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 한편, 본 단면도에는 도시되지 않았으나, 후속 공정으로 한 쌍의 메인 채널층 중 어느 하나에 연결되는 소스 라인, 다른 하나에 연결되는 비트 라인을 순차로 형성할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 2o에 도시된 것과 같은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.
도 2o를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는, 소자 분리막(115)에 의하여 정의된 활성 영역(100A)을 갖는 반도체 기판(100), 활성 영역(100A)에 형성된 제1 불순물층(105), 제1 불순물층(105) 상부의 활성 영역(100A)에 형성된 제2 불순물층(110), 활성 영역(100A) 상에 형성된 금속 실리사이드층(125), 금속 실리사이드층(125)에 접하는 파이프 접속 게이트 전극, 상기 파이프 접속 게이트 전극 내에 형성된 하나 이상의 파이프 채널층 및 상기 파이프 채널층 각각과 연결되면서 반도체 기판(100)과 수직한 방향으로 연장되는 한 쌍의 메인 채널층으로 이루어진 채널층(175), 상기 한 쌍의 메인 채널층 각각을 따라 교대로 적층된 복수의 제1 물질막 패턴(160A) 및 복수의 게이트 전극(180), 및 상기 메인 채널층과 게이트 전극(180) 사이와 상기 파이프 채널층과 상기 파이프 접속 게이트 전극 사이에 개재되는 메모리막(170)을 포함할 수 있다.
여기서, 상기 파이프 접속 게이트 전극은 상기 파이프 채널층의 하면 및 측면에 접하는 제1 게이트 도전층 패턴(130A), 및 상기 파이프 채널층의 상면에 접하는 제2 게이트 도전층 패턴(145A)을 포함할 수 있으며, 제1 및 제2 게이트 도전층 패턴(130A, 145A)은 블록별로 분리된 것일 수 있다.
또한, 제1 물질막 패턴(160A)은 층간 절연막일 수 있으며, 제1 및 제2 불순물층(105, 110)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 불순물층(105)은 P형이고, 제2 불순물층(110)은 N형일 수 있다. 한편, 메모리막(170)은 U자 형태의 채널층(175)을 에워쌀 수 있으며, 게이트 전극(180)은 상기 메인 채널층의 측면을 둘러싸면서 일 방향으로 연장될 수 있다.
도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 3g는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이고, 도 3a 내지 도 3f는 도 3g의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 2a 및 도 2b의 공정을 수행한 후, 도 3a의 공정을 수행한다.
도 3a를 참조하면, 활성 영역(100A)이 소자 분리막(115)에 비해 리세스(Recess)되도록 제2 불순물층(110)을 일부 식각한다. 이때, 제2 불순물층(110)은 소자 분리막(115)과의 식각률 차이를 이용하여 선택적으로 식각할 수 있다.
도 3b를 참조하면, 제2 불순물층(110) 상에 금속성 물질층(200)을 형성한다. 금속성 물질층(200)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 금속 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN) 등의 금속 질화물로 형성할 수 있다. 구체적으로 보면, 금속성 물질층(200)은 금속 질화물 또는 금속 중 어느 하나 이상을 활성 영역(100A)이 리세스된 공간을 매립하는 두께로 증착한 후, 소자 분리막(115)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 3c를 참조하면, 금속성 물질층(200) 및 소자 분리막(115) 상에 제1 게이트 도전층(130)을 형성한 후, 제1 게이트 도전층(130)을 선택적으로 식각하여 홈을 형성한다. 제1 게이트 도전층(130)은 도핑된 폴리실리콘과 같은 도전 물질로 형성할 수 있으며, 상기 홈은 반도체 기판(100)과 평행한 평면상에서 볼 때 복수 개가 매트릭스 형태로 배열될 수 있다.
이어서, 상기 홈에 매립되는 희생막 패턴(140)을 형성한 후, 제1 게이트 도전층(130) 및 희생막 패턴(140) 상에 제2 게이트 도전층(145)을 형성한다. 희생막 패턴(140)은 후술하는 제1 및 제2 물질막, 제1 게이트 도전층(130) 및 제2 게이트 도전층(145)과 식각률이 다른 물질로 형성할 수 있으며, 제2 게이트 도전층(145)은 도핑된 폴리실리콘과 같은 도전 물질로 형성할 수 있다.
도 3d를 참조하면, 제1 및 제2 게이트 도전층(130, 145)을 선택적으로 식각하여 활성 영역(100A)의 상부에 제1 및 제2 게이트 도전층 패턴(130A, 145A)으로 이루어진 파이프 접속 게이트 전극을 형성한 후, 상기 파이프 접속 게이트 전극들 사이의 공간을 제1 절연막(155)으로 매립한다. 제1 절연막(155)은 산화막 또는 질화막 계열의 물질로 형성할 수 있으며, 특히 상기 파이프 접속 게이트 전극을 활성 영역(100A)의 상부에 형성함에 따라 상기 파이프 접속 게이트 전극이 활성 영역(100A) 상의 금속성 물질층(200)에 접하게 되어 상기 파이프 접속 게이트 전극의 전기 저항이 크게 감소하게 된다.
이어서, 제2 게이트 도전층 패턴(145A) 및 제1 절연막(155) 상에 복수의 제1 물질막(160) 및 복수의 제2 물질막(165)을 교대로 적층한다. 이하에서는 설명의 편의를 위하여 복수의 제1 물질막(160) 및 복수의 제2 물질막(165)이 교대로 적층된 구조물을 적층 구조물이라 하기로 한다. 본 실시예에서, 제1 물질막(160)은 층간 절연막이고, 제2 물질막(165)은 후속 공정에서 제거되어 후술하는 게이트 전극이 형성될 공간을 제공하는 희생층일 수 있다. 이러한 경우, 제1 물질막(160)은 산화막 계열의 물질로, 제2 물질막(165)은 제1 물질막(160)과 식각률이 다른 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다.
그러나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 제1 물질막(160)이 층간 절연막이고, 제2 물질막(165)이 게이트 전극용 도전층일 수 있다. 이러한 경우, 제1 물질막(160)은 산화막 계열의 물질로, 제2 물질막(165)은 폴리실리콘으로 형성할 수 있다. 한편, 또 다른 실시예에서는 제1 물질막(160)이 층간 절연막이 형성될 공간을 제공하는 희생층이고, 제2 물질막(165)이 게이트 전극용 도전층일 수 있다. 이러한 경우, 제1 물질막(160)은 도핑되지 않은 폴리실리콘으로, 제2 물질막(165)은 도핑된 폴리실리콘으로 형성할 수 있다.
도 3e를 참조하면, 적층 구조물 및 제2 게이트 도전층 패턴(145A)을 선택적으로 식각하여 희생막 패턴(140)을 노출시키는 한 쌍의 메인 채널홀(H1)을 형성한 후, 한 쌍의 메인 채널홀(H1)에 의해 노출된 희생막 패턴(140)을 제거한다. 이때, 희생막 패턴(140)을 제거하기 위해 상기 파이프 접속 게이트 전극 및 적층 구조물과의 식각률 차이를 이용한 습식 식각 공정을 수행할 수 있다. 본 공정 결과, 희생막 패턴(140)이 제거된 공간에 한 쌍의 메인 채널홀(H1)을 연결시키는 파이프 채널홀(H2)이 형성된다.
이어서, 한 쌍의 메인 채널홀(H1) 및 파이프 채널홀(H2) 내벽을 따라 메모리막(170) 및 채널층(175)을 순차로 형성한다. 메모리막(170)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있으며, ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다. 또한, 채널층(175)은 예컨대 폴리실리콘과 같은 반도체 물질을 증착하여 형성할 수 있으며, 메인 채널홀(H1) 내부의 메인 채널층과 파이프 채널홀(H2) 내부의 파이프 채널층으로 구분될 수 있다.
도 3f를 참조하면, 메인 채널홀(H1) 양측의 적층 구조물을 선택적으로 식각하여 제1 및 제2 물질막(160, 165)의 일부 또는 전부를 관통하는 슬릿(T3)을 형성한 후, 슬릿(T3)에 의해 노출된 제2 물질막(165)을 제거한다. 이때, 제2 물질막(165)은 제1 물질막(160)과의 식각률 차이를 이용하여 딥아웃 방식의 습식 식각 공정을 통해 제거할 수 있으며, 본 공정 후에도 잔류하는 제1 물질막(160)을 제1 물질막 패턴(160A)이라 한다.
도 3g를 참조하면, 제2 물질막(165)이 제거된 공간에 게이트 전극(180)을 형성한 후, 슬릿(T3)을 제2 절연막(185)으로 매립한다. 게이트 전극(180)은 금속 또는 금속 질화물과 같은 도전 물질을 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 방식으로 증착하여 형성할 수 있으며, 제2 절연막(185)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
이상의 제2 실시예에서는 파이프 접속 게이트 전극의 하부에 금속 실리사이드층 대신 금속 질화물 또는 금속 등을 포함하는 금속성 물질층(200)을 형성한다는 점에서 제1 실시예와 차이가 있다.
이상에서 설명한 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 파이프 접속 게이트 전극을 활성 영역 상의 금속성 물질층에 접하도록 형성함으로써 파이프 접속 게이트 전극의 전기 저항을 크게 감소시킬 수 있다. 이에 따라 프로그램(Program) 및 리드(Read) 동작 시간을 줄여 메모리 셀들의 문턱 전압 분포를 개선시킬 수 있으며, 이로써 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 기판 100A : 활성 영역
105 : 제1 불순물층 110 : 제2 불순물층
115 : 소자 분리막 120 : 금속막
125 : 금속 실리사이드층 130A : 제1 게이트 도전층 패턴
135 : 제1 하드마스크 패턴 140 : 희생막 패턴
145A : 제2 게이트 도전층 패턴 150 : 제2 하드마스크 패턴
155 : 제1 절연막 160A : 제1 물질막 패턴
165A : 제2 물질막 패턴 170 : 메모리막
175 : 채널층 180 : 게이트 전극
185 : 제2 절연막 200 : 금속성 물질층
G : 홈 H1 : 메인 채널홀
H2 : 파이프 채널홀 T1 : 제1 트렌치
T2 : 제2 트렌치 T3 : 슬릿

Claims (20)

  1. 소자 분리막에 의하여 정의된 활성 영역을 갖는 반도체 기판;
    상기 활성 영역 상에 형성된 금속성 물질층;
    상기 금속성 물질층에 접하는 파이프 접속 게이트 전극;
    상기 파이프 접속 게이트 전극 내에 형성된 하나 이상의 파이프 채널층;
    상기 파이프 채널층과 각각 연결되면서 상기 반도체 기판과 수직한 방향으로 연장되는 한 쌍의 메인 채널층; 및
    상기 한 쌍의 메인 채널층 각각을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극을 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 활성 영역에 형성된 제1 불순물층; 및
    상기 제1 불순물층 상부의 상기 활성 영역에 형성된 제2 불순물층을 더 포함하는
    비휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 및 제2 불순물층은, 서로 다른 도전형을 갖는
    비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 불순물층은, P형이고,
    상기 제2 불순물층은, N형인
    비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 금속성 물질층은, 금속 실리사이드, 금속 질화물 또는 금속 중 어느 하나 이상을 포함하는
    비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 파이프 접속 게이트 전극은, 블록별로 분리된
    비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 파이프 접속 게이트 전극은,
    상기 파이프 채널층의 하면 및 측면에 접하는 제1 게이트 도전층; 및
    상기 파이프 채널층의 상면에 접하는 제2 게이트 도전층을 포함하는
    비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 메인 채널층과 상기 게이트 전극 사이에 개재되는 메모리막을 더 포함하는
    비휘발성 메모리 장치.
  9. 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
    상기 활성 영역 상에 금속성 물질층을 형성하는 단계;
    상기 금속성 물질층 상에 희생막 패턴을 갖는 파이프 접속 게이트 전극을 형성하는 단계;
    상기 파이프 접속 게이트 전극 상에 복수의 제1 물질막 및 복수의 제2 물질막을 교대로 적층하는 단계;
    상기 복수의 제1 및 제2 물질막을 선택적으로 식각하여 상기 희생막 패턴을 노출시키는 한 쌍의 메인 채널홀을 형성하는 단계;
    상기 희생막 패턴을 제거하여 상기 한 쌍의 메인 채널홀을 연결하는 파이프 채널홀을 형성하는 단계; 및
    상기 한 쌍의 메인 채널홀 및 상기 파이프 채널홀 내에 채널층을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 금속성 물질층 형성 단계는,
    상기 반도체 기판 상에 금속막을 형성하는 단계; 및
    상기 금속막이 형성된 상기 반도체 기판을 열처리하여 금속 실리사이드층을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 금속 실리사이드층 형성 단계 후에,
    상기 열처리 과정에서 반응하지 않고 남은 상기 금속막을 제거하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  12. 제9 항에 있어서,
    상기 금속성 물질층 형성 단계는,
    상기 반도체 기판의 상기 활성 영역을 일부 식각하는 단계; 및
    상기 활성 영역 상에 금속 질화물 또는 금속 중 어느 하나 이상을 증착하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제9 항에 있어서,
    상기 소자 분리막 형성 단계 전에,
    상기 반도체 기판에 제1 불순물층을 형성하는 단계; 및
    상기 제1 불순물층 상부의 상기 반도체 기판에 제2 불순물층을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 및 제2 불순물층은, 서로 다른 도전형의 불순물을 주입하여 형성하는
    비휘발성 메모리 장치의 제조 방법.
  15. 제9 항에 있어서,
    상기 희생막 패턴은, 상기 파이프 접속 게이트 전극과 식각률이 다른 물질로 형성하는
    비휘발성 메모리 장치의 제조 방법.
  16. 제9 항에 있어서,
    상기 파이프 접속 게이트 전극 형성 단계는,
    상기 금속성 물질층 상에 상기 희생막 패턴을 갖는 제1 게이트 도전층을 형성하는 단계; 및
    상기 제1 게이트 도전층 및 상기 희생막 패턴 상에 제2 게이트 도전층을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  17. 제9 항에 있어서,
    상기 파이프 채널홀 형성 단계 후에,
    상기 한 쌍의 메인 채널홀 및 상기 파이프 채널홀 내벽을 따라 메모리막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  18. 제9 항에 있어서,
    상기 제1 물질막은, 층간 절연막이고,
    상기 제2 물질막은, 희생층인
    비휘발성 메모리 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 희생층은, 상기 층간 절연막과 식각률이 다른 물질로 형성하는
    비휘발성 메모리 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 채널층 형성 단계 후에,
    상기 메인 채널홀 양측의 상기 희생층을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿에 의해 노출된 상기 희생층을 제거하는 단계; 및
    상기 희생층이 제거된 공간에 게이트 전극을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20160038145A (ko) * 2014-09-29 2016-04-07 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9601509B1 (en) 2015-08-24 2017-03-21 SK Hynix Inc. Semiconductor device having slit between stacks and manufacturing method of the same
US9929170B2 (en) 2016-03-15 2018-03-27 SK Hynix Inc. Semiconductor device
KR20180033952A (ko) * 2016-09-27 2018-04-04 한양대학교 산학협력단 셀 전류를 증가시키는 3차원 플래시 메모리 및 그 제조 방법
KR20190109125A (ko) * 2018-03-16 2019-09-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210014539A (ko) * 2019-07-30 2021-02-09 에스케이하이닉스 주식회사 반도체 메모리 장치

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160038145A (ko) * 2014-09-29 2016-04-07 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9601509B1 (en) 2015-08-24 2017-03-21 SK Hynix Inc. Semiconductor device having slit between stacks and manufacturing method of the same
US9929170B2 (en) 2016-03-15 2018-03-27 SK Hynix Inc. Semiconductor device
KR20180033952A (ko) * 2016-09-27 2018-04-04 한양대학교 산학협력단 셀 전류를 증가시키는 3차원 플래시 메모리 및 그 제조 방법
KR20190109125A (ko) * 2018-03-16 2019-09-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
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