KR20110047543A - 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고속 동작을 구현할 수 있는 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는, 트렌치를 구비하는 기판 내에 형성되어 상기 트렌치 측벽에 접하는 금속실리사이드막과 상기 트렌치 측벽에 형성되어 상기 금속실리사이드막과 접하는 금속성막으로 이루어진 매립형 비트라인을 포함하고 있으며, 상술한 본 발명에 따르면, 금속실리사이드막과 금속성막으로 이루어진 매립형 비트라인을 제공함으로써, 종래의 실리콘배선 형태의 매립형 비트라인에 비하여 그 저항값을 현져하게 감소시킬 수 있는 효과가 있다.
매립형 비트라인, 금속실리사이드, 금속성막, 저항
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립형 비트라인(Buride Bitline)을 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
최근에 집적도 향상을 위해 40nm 이하급 DRAM 장치가 요구되고 있는데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나(Planar) 또는 리세스드 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 장치가 요구되고 있으며, 그에 따라 수직채널 트랜지스터(Vertical channel transistor)가 제안되었다.
수직채널 트랜지스터는 반도체 기판 상에서 수직으로 연장된 활성필 라(Active pillar)의 주위를 감싸는 환형(Surround type) 게이트전극을 형성하고, 게이트전극을 중심으로하여 필라의 상부와 하부에 각각 소스영역과 드레인영역을 형성함으로써 채널이 수직으로 형성되는 트랜지스터이다. 그러므로, 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
도 1a 및 도 1b는 종래기술에 따른 매립형 비트라인을 구비하는 반도체 장치를 도시한 도면으로, 도 1a는 단면도, 도 1b는 평면도이다.
도 1a 및 도 1b를 참조하면, 기판(11) 상에 바디필라(12), 헤드필라(13), 버퍼막패턴(14), 하드마스크막패턴(15) 및 캡핑막(16)을 포함하는 복수의 필라구조물(200)이 형성된다.
그리고, 바디필라(12)의 외벽을 게이트절연막(17)과 게이트전극(18)이 에워싸고 있으며, 기판(11)내에는 불순물 이온주입에 의해 소스영역 또는 드레인영역으로 작용함과 동시에 매립형 비트라인(19)으로 작용하는 불순물영역이 형성되어 있다. 이웃하는 매립형 비트라인(19)을 분리시키는 트렌치(19A) 내부에는 층간절연막(20)이 매립되어 있다.
그리고, 워드라인(21)은 게이트전극(18)에 연결되면서 매립형 비트라인(19)과 교차하는 방향으로 형성되어 있다.
그러나, 종래기술은 매립형 비트라인(19)을 기판(11) 예컨대, 실리콘기판에 불순물을 이온주입하여 형성하므로 금속막이 아닌 실리콘배선 형태로 형성된다. 따라서, 금속막에 비하여 실리콘배선의 비저항값이 크기 때문에 매립형 비트라인(19)의 저항값이 크게 되는 단점이 발생한다.
이와 같이, 매립형 비트라인(19)으로 금속막이 아닌 불순물이 도핑된 실리콘을 이용하므로 매립형 비트라인(19)의 저항값이 크게 되고, 이로써 매립형 비트라인(19)의 저항값이 높아 반도체 장치의 동작속도가 저하되는 문제점이 발생한다.
이를 해결하기 위해서 도 1b와 같이, 매립형 비트라인(19)의 전류경로(Current path, 도면부호 'I')를 크게 해야 하므로 매립형 비트라인(19)의 피치(pitch)값을 증가시켜야만 한다. 그러나, 이럴 경우 단위셀면적(2F×2F=4F2 이상)이 증가하는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고속 동작을 구현할 수 있는 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는 트렌치를 구비하는 기판 내에 형성되어 상기 트렌치 측벽에 접하는 금속실리사이드막과 상기 트렌치 측벽에 형성되어 상기 금속실리사이드막과 접하는 금속성막으로 이루어진 매립형 비트라인을 포함한다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은 기판 내에 금속실리사이드막을 형성하는 단계; 상기 기판을 선택적으로 식각하여 제1트렌치를 형성하되, 상기 금속실리사이드막이 상기 제1트렌치 측벽에 접하도록 형성하는 단계; 및 상기 제1트렌치 측벽에 상기 금속실리사이드막과 접하는 금속성막을 형성하여 상기 금속실리사이드막과 상기 금속성막으로 이루어진 매립형 비트라인을 형성하는 단계를 포함한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은 상기 기판을 선택적으로 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치 측벽에 금속성막을 형성하는 단계; 및 열처리를 실시하여 상기 금속성막과 접하는 상기 기판 내에 금속실리사이드막을 형성하여 상기 금속실리사이드막과 상기 금속성막으로 이루어진 매립형 비트라인을 형성하는 단계를 포함한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 금속실리사이드막과 금속성막으로 이루어진 매립형 비트라인을 제공함으로써, 종래의 실리콘배선 형태의 매립형 비트라인에 비하여 그 저항값을 현져하게 감소시킬 수 있는 효과가 있다.
이를 통해, 본 발명은 반도체 장치의 고속동작을 구현할 수 있고, 아울러 매립형 비트라인의 피치를 증가시키지 않아도 되므로 단위셀면적을 유지하면서 고속장치의 특성을 만족시킬 수 있는 효과가 있다.
또한, 금속성막을 이용하여 금속실리사이드막을 형성함으로써, 매립형 비트라인의 제조공정을 단순화시켜 반도체 장치의 생산성을 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 고속 동작을 구현할 수 있는 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해 본 발명은 매립형 비트라인이 금속실리사이드막과 금속성막으로 이루어짐을 특징으로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 매립형 비트라인을 구비하는 반도체 장치를 도시한 도면으로, 도 2a는 사시도, 도 2b는 평면도, 도 2c는 도 2b에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 단면도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 기판(100) 예컨대, 실리콘 기판(100) 상에 매트릭스 형태로 소정 간격 이격되어 기판(100)에 수직방향으로 연장된 복수의 필라구조물(201)이 형성된다. 필라구조물(201)은 활성필라(Active Pillar, 102), 버퍼막패턴(103), 하드마스크막패턴(104) 및 캡핑막(105)을 포함할 수 있다. 활성필라(102)는 헤드필라(Head Pillar, 102A)와 바디필라(Body Pillar, 102B)로 이루어진 항아리형태(jar type) 또는 일자 막대형태(rod type)일 수 있다. 이때, 항아리형태의 활성필라(102)는 매립형 비트라인(111) 제조공정 측면에서 공정마진 확보가 용이하다는 장점이 있다. 이외, 버퍼막패턴(103), 하드마스크막패턴(104), 갭핑막(105)은 본 발명의 반도체 장치 제조방법에서 자세히 설명하기로 한다.
활성필라(102)의 표면에서 게이트절연막(106) 및 게이트절연막(106) 상에서 활성필라(102)의 외벽을 둘러싸는 게이트전극(107)이 형성된다. 그리고, Y-Y'방향 즉, 매립형 비트라인(111)과 교차하는 방향으로 게이트전극(107) 사이를 연결하는 워드라인(115)이 배치된다. 게이트절연막(106)은 산화막 예컨대, 실리콘산화막(SiO2)일 수 있다. 게이트전극(107)은 폴리실리콘막 또는 금속성막을 포함할 수 있고, 워드라인(115)은 금속성막을 포함할 수 있다. 여기서, 워드라인(115)은 텅스텐실리사이드막(WSi), 티타늄질화막(TiN), 텅스텐막(W), 알루미늄막(Al), 구리막(Cu), 금막(Au) 및 루테늄막(Ru)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 그리고, 게이트전극(107)과 워드라인(115) 사이에 형성된 장벽금속막(미도시)을 더 포함할 수 있다. 장벽금속막은 티타늄질화막(TiN), 탄탈륨탄소질화막(TaCN), 탄탈륨탄소막(TaC), 텅스텐질화막(WN), 텅스텐실리콘질화막(WSiN), 탄탈륨질화막(TaN), 티타늄(Ti) 및 텅스텐실리사이드막(WSi)로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
활성필라(102) 사이의 기판(100) 내에는 불순물영역(108)이 형성된다. 불순물영역(108)은 기판(100)에 불순물을 이온주입하여 형성할 수 있으며, 수직채널 트랜지스터의 소스영역 또는 드레인영역으로 작용한다. 이때, 불순물영역(108)은 소스영역 또는 드레인영역으로 작용함과 동시에 매립형 비트라인(111)의 일부로 작용한다.
매립형 비트라인(111)은 기판(100)에 형성된 트렌치(112), 트렌치(112) 측벽에 접하는 금속실리사이드막(109)과 트렌치(112) 측벽에 형성된 금속실리사이드막(109)과 접하는 금속성막(110)을 포함한다. 이때, 금속성막(110)은 금속실리사이드막(109)에만 접하거나, 또는 금속실리사이드막(109)과 불순물영역(108)에 모두 접할 수도 있다.
매립형 비트라인(111)의 금속실리사이드막 및 금속성막(109, 110)은 종래의 실리콘배선 형태를 갖는 매립형 비트라인(111)의 저항값을 감소시키기 위해 기 판(100) 또는 불순물영역(108)보다 비저항이 낮은 물질로 형성하는 것이 바람직하다.
매립형 비트라인(111)의 금속실리사이드막(109)으로는 타늄실리사이드막(TiSi), 탄탈륨실리사이드막(TaSi), 코발트실리사이드막(CoSi), 니켈실리사이드막(NiSi) 및 텅스텐실리사이드막(W)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다. 이때, 매립형 비트라인(111)의 일부로 금속실리사이드막(109)을 사용하는 이유는 불순물영역(108) 즉, 불순물이 도핑된 실리콘보다 금속실리사이드막의 저항값이 작고, 실리콘-즉, 불순물영역(108)-과 금속실리사이드막으로 이루어진 금속실리사이드막(109) 사이에 오믹콘택(ohmic contact)을 형성하여 이들 사이의 콘택저항을 감소시킬 수 있기 때문이다.
매립형 비트라인(111)의 금속성막(110)은 금속막 또는 금속질화막으로 이루어진 단일막이거나, 금속막과 금속질화막이 적층된 적층막일 수 있다. 이때, 금속성막(110)을 단일막(금속막 또는 금속질화막)으로 형성하는 것이 비해 적층막(금속막/금속질화막)으로 형성하는 것이 보다 바람직하다. 이는, 금속성막(110)을 적층막으로 형성하는 경우에는 금속실리사이드막(109) 형성공정을 단순화시킬 수 있으며, 금속막이 불순물영역(108)과 금속질화막 사이의 전위장벽을 단계적으로 감소시키는 역할을 수행하여 이들 사이의 콘택저항을 보다 효과적으로 감소시킬 수 있기 때문이다.
매립형 비트라인(111)의 금속성막(110)을 구성하는 금속막 및 금속질화막은 각각 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 니켈(Ni) 및 텡스텐(W)으로 이루어진 그룹으로부터 선택된 어느 하나의 금속원소를 포함할 수 있다. 여기서, 금속성막(110)을 상술한 금속원소를 포함하도록 형성하는 이유는 금속실리사이드막(109) 및 불순물영역(108) 사이에서 오믹콘택을 형성하여 이들 사이의 콘택저항을 감소시킬 수 있기 때문이다.
매립형 비트라인(111)과 기판(100) 사이의 쇼트를 방지하기 위하여 금속실리사이드막(109) 또는, 금속실리사이드막(109)과 불순물영역(108)이 금속성막(110)과 접하는 영역을 제외한 트렌치(112) 표면과 금속성막(110) 사이에 분리막(120)이 개재된다. 분리막(120)은 절연막으로 형성할 수 있으며, 기판(100)과 금속성막(110) 사이를 전기적으로 분리시키는 역할을 수행한다. 통상적으로 기판(100) 예컨대, 실리콘기판과 금속성막(110) 사이에는 샤키접합(schottky junction)이 형성되기 때문에 분리막(120)을 형성하지 않을경우에 금속성막(100)으로부터 기판(100)으로의 전류흐름이 용이하여 반도체 장치의 동작특성을 열화시키는 문제점을 유발한다.
기판(100) 내에 형성된 트렌치(112)는 인접한 매립형 비트라인(111) 사이를 분리시키는 역할을 수행하는 것으로, 금속실리사이드막(109)이 트렌치(112)의 일측 측면에만 접하는 구조이거나, 또는 도면에 도시된 바와 같이 금속실리사이드막(109)이 트렌치(112)의 양측벽에 접하는 구조일 수 있다.
금속실리사이드막(109)이 트렌치(112) 양측벽에 접하는 구조일 경우에 인접한 불순물영역(108) 및 매립형 비트라인(111)을 분리하는 트렌치(112)는 불순물영역(108) 및 매립형 비트라인(111)의 금속실리사이드막(109)을 관통하는 제1트렌치(112A) 및 제1트렌치(112A) 아래에서 제1트렌치(112A)보다 작은 선폭을 갖고 매 립형 비트라인(111)의 금속성막(110)을 분리하고 제2트렌치(112B)를 포함할 수 있다. 이때, 매립형 비트라인(111)의 금속성막(110) 사이를 효과적으로 분리하기 위하여 매립형 비트라인(111)의 금속성막(110)은 제1트렌치(112A)의 양측벽에 위치하는 것이 바림직하다.
이와 같이, 본 발명은 불순물영역(108)과 더불어서 금속실리사이드막 및 금속성막(109, 110)으로 이루어진 매립형 비트라인(111)을 구비함으로써, 매립형 비트라인(111)의 저항값을 현저하게 감소시킬 수 있으며, 이로써 반도체 장치의 고속동작을 구현할 수 있다. 아울러, 매립형 비트라인(111)의 피치를 증가시키지 않아도 되므로 단위셀면적을 유지하면서 고속장치의 특성을 만족시킬 수 있다.
또한, 매립형 비트라인(111)의 금속성막(110)을 분리하는 제2트렌치(112B)를 구비함으로써, 인접한 매립형 비트라인(111) 사이의 절연특성을 보다 효과적으로 향상시킬 수 있다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 매립형 비트라인을 구비하는 반도체 장치의 제조방법 도 2b에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 예컨대, 실리콘 기판(31) 상에 매트릭스 형태로 소정 간격 이격되고 기판(31) 수직방향으로 연장된 활성필라(35)를 포함하는 필라구조물(202)를 복수개 형성한다. 활성필라(35)는 도면에 도시된 바와 같이, 헤드필라(Head Pillar, 35A)와 바디필라(Body pillar, 35B)로 이루어진 항아리 형태(jar type)로 형성하거나, 또는 일자 막대형태(rod type)로 형성할 수 있다. 이때, 후속 매립형 비트라인(Buried Bitline) 형성공정시 공정마진 확보 측면에서 활성필라(35)를 일자 막대형태보다 항아리형태로 형성하는 것이 보다 유리하다.
이하, 헤드필라(35A)와 바디필라(35B)로 이루어진 활성필라(35) 형성공정에 대하여 구체적으로 설명한다.
기판(31) 상에 버퍼막패턴(32)과 하드마스크막패턴(33)을 순차적으로 형성한다. 버퍼막패턴(32)은 실리콘산화막(SiO2)으로서, 열산화 방식으로 형성할 수 있고, 50∼150Å 두께로 형성할 수 있다. 하드마스크막패턴(33)은 실리콘질화막(Si3N4) 또는 탄화실리콘막(SiC)으로 형성할 수 있으며, 그 두께는 2000Å으로 할 수 있다. 버퍼막패턴(32)과 하드마스크막패턴(33)은 감광막패턴(미도시)을 이용한 식각에 의해 형성할 수 있다.
다음으로, 하드마스크막패턴(33)을 식각장벽(etch barrier)으로 기판(31)을 일정 깊이(1100Å) 식각하는 1차 식각(이하 '1차 필라식각'이라고 약칭함)을 진행한다. 이와 같은 1차 필라식각에 의해 활성영역으로 기능하는 헤드필라(35A)가 형성된다. 바람직하게, 헤드필라(35A) 형성을 위한 기판(31)의 식각은 비등방성(Anisotropic) 건식식각이며, Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 Cl2와 HBr 가스의 혼합가스를 이용하여 식각한다.
다음으로, 전면에 캡핑막(Capping layer, 34)을 형성한다. 이때, 캡핑막(34)은 질화막을 단독으로 사용하거나 또는 산화막과 질화막을 순차적으로 증착할 수 있다. 산화막은 실리콘산화막(SiO2)일 수 있고, 질화막은 실리콘질화막(Si3N4)일 수 있다. 이어서, 직진성의 식각공정, 예컨대 에치백(Etchback)을 진행하여 헤드필라(35A)의 측벽에 캡핑막(34)을 잔류시키고, 헤드필라(35A) 사이의 기판(31) 표면을 노출시킨다. 여기서, 직진성의 식각공정에 의해 캡핑막(34)은 하드마스크막패턴(33)과 버퍼막패턴(32)의 측벽에도 잔류한다. 상술한 캡핑막(34)은 헤드필라(35A)의 측벽을 후속 공정으로부터 보호하는 역할을 수행하는데, 두께는 50∼100Å으로 할 수 있다.
다음으로, 캡핑막(34) 및 하드마스크막패턴(33)을 식각장벽으로 하여 캡핑막(34) 에치백후 노출되어 있는 기판(31)을 일정 깊이(2000Å) 추가로 식각하는 2차 필라식각을 진행한다. 이때, 2차 필라식각은 직진성 식각을 이용하고, 이로써 헤드필라(35A) 아래에 바디필라(Body pillar, 35B)가 형성된다. 바디필라(35B)는 1차 필라식각시의 헤드필라(35A)보다 그 높이가 더 높을 수 있다. 바람직하게, 바디필라(35B) 형성을 위한 2차 필라식각은 비등방성 건식식각이며, Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 Cl2와 HBr 가스의 혼합가스를 이용하여 식각한다.
다음으로, 바디필라(35B)의 측벽을 등방성 식각하는 3차 필라식각을 진행한다. 이때, 등방성식각을 적용하는 3차 필라식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다. 이러한 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각이 진행되는 부분은 바디필라(35B)의 노출된 측벽에서만 150Å 정도진행되며 캡핑막(34)에 의해 커버 링(Covering)되어 있는 헤드필라(35A)는 식각되지 않는다.
따라서, 등방성식각까지 진행된 바디필라(35B)와 바디필라(35B) 상부의 헤드필라(35A)는 T형 필라 구조가 되며, 바디필라(35B)는 후속 게이트전극이 에워싸는 부분이고, 캡핑막(34)에 의해 커버링된 헤드필라(35A)는 후속 스토리지노드가 수직으로 연결될 부분이다.
전술한 바와 같은 일련의 식각공정에 의해 기판(31) 상에 헤드필라(35A)와 바디필라(35B)로 이루어진 활성필라(35), 캡핑막(34), 버퍼막패턴(32) 및 하드마스크막패턴(33)을 포함하는 복수의 필라구조물(202)을 형성할 수 있다.
도 3b에 도시된 바와 같이, 기판(31)과 바디필라(35B)의 노출된 표면 상에 게이트절연막(36)을 형성한다. 게이트절연막(37)은 산화막 예컨대, 실리콘산화막으로 형성할 수 있다. 게이트절연막(36)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다.
다음으로, 게이트절연막(36)이 형성된 바디필라(35B) 측벽을 감싸는 게이트전극(37)을 형성한다. 게이트전극(37)은 전면에 도전층을 증착한 후 활성필라(35) 사이 기판(31) 상부의 게이트절연막(36)이 노출될때까지 에치백(Etchback)하여 얻어진다. 게이트전극(37)으로는 N형 불순물이 도핑된 폴리실리콘막 또는 P형 불순물이 도핑된 폴리실리콘막이 이용될 수 있다. 또한, 게이트전극(37)은 실리콘저마늄막(SiGe) 또는 텅스텐(W), 텅스텐실리사이드(WSi), 티타늄질화막(TiN) 등의 금속함유막이 사용될 수도 있다.
다음으로, 활성필라(35) 사이의 기판(31)에 불순물을 이온주입하여 기판(31) 내에 불순물영역(38)을 형성한다. 이때, 불순물영역(38)은 소스영역 또는 드레인영역으로 작용한다. 또한, 불순물영역(38)은 소스영역 또는 드레인영역으로 작용함과 동시에 매립형 비트라인의 일부로도 작용한다. 여기서, 불순물로는 인(P) 또는 비소(As)와 같은 N형 불순물 또는 붕소(B)와 같은 P형 불순물을 사용할 수 있다.
도 3c에 도시된 바와 같이, 필라구조물(202) 측벽에 보호막(39)을 형성한다.이때, 보호막(39)은 후속 매립형 비트라인의 금속실리사이드막 형성공정시 기형성된 필라구조물(202)이 손상되는 것을 방지하는 역할을 수행하는 한다.
보호막(39)은 산화막, 질화막, 산화질화막(oxynitride) 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 이때, 보호막(39)은 기형성된 구조물과 식각선택비를 갖고, 후속 제거공정이 용이한 탄소함유막으로 형성하는 것이 바람직하다. 탄소함유막으로는 비정질탄소막(Amorphous Carbon Layer, ACL), 탄화실리콘막(SiC), 폴리머막(polymer) 등을 사용할 수 있다.
다음으로, 필라구조물(202) 및 보호막(39)을 식각장벽으로 활성필라(35) 사이 기판(31) 상에 잔류하는 게이트절연막(36)을 식각한다. 즉, 게이트절연막(36)을 선택적으로 식각하여 활성필라(35) 사이의 기판(31) 표면 즉, 불순물영역(38)의 표면을 노출시킨다.
다음으로, 보호막(39)을 포함하는 구조물 전면에 금속막(40)을 형성한다. 이때, 금속막(40)은 매립형 비트라인의 금속실리사이드막을 형성하기 위한 것으로, 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 니켈(Ni) 및 텅스텐(W)으로 이루어진 그룹으 로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 열처리를 실시하여 기판(31) 예컨대, 실리콘 기판(31)과 금속막(40)을 반응시켜 매립형 비트라인의 금속실리사이드막(41)을 형성한다. 매립형 비트라인의 금속실리사이드막(41)은 티타늄실리사이드(TiSi), 탄탈륨실리사이드(TaSi), 코발트실리사이드(CoSi), 니켈실리사이드(NiSi) 및 텅스텐실리사이드(WSi)로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 이때, 매립형 비트라인의 금속실리사이드막(109)을 형성하는 이유는, 불순물영역(38) 즉, 불순물이 도핑된 실리콘보다 금속실리사이드막(109)의 저항값이 작고, 기판(31)-구체적으로, 불순물영역(38)-과 금속실리사이드막으로 이루어진 금속실리사이드막(41) 사이에 오믹콘택(ohmic contact)을 형성하여 이들 사이의 콘택저항을 감소시킬 수 있기 때문이다.
열처리는 공정간 기형성된 구조물에 가해지는 열적부담을 최소화하기 위하여 급속열처리법을 사용하여 실시하는 것이 바람직하다.
상술한 공정과정을 통해 형성된 기판(31) 내부에 불순물영역(38)과 접하는 매립형 비트라인의 금속실리사이드막(41)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 매립형 비트라인의 금속실리사이드막(41)을 형성하기 위한 열처리시 반응하지 않고 잔류한 미반응 금속막(40)을 제거한다. 이때, 미반응 금속막(40)은 황산(H2SO4)과 과산화수소(H2O2)가 혼합된 SPM(sulfuric peroxide mixture)용액 또는 염산(HCl)과 질산(HNO3)이 혼합된 왕수(aqua regia)를 이용하여 제거할 수 있다.
다음으로, 보호막(39)을 제거한다. 예컨대, 보호막(39)을 탄소함유막으로 형성한 경우에는 산소 플라즈마 처리(O2 plasma treatment)를 사용하여 보호막(39)을 제거할 수 있다.
다음으로, 필라구조물(202) 사이를 갭필(Gapfill)하도록 전면에 제1절연막(42)을 형성한다. 이때, 제1절연막(42)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 바람직하게는, 제1절연막(42)으로 갭필 특성이 우수한 BPSG막을 사용하는 것이 좋다.
한편, 제1절연막(42) 형성후에는 표면 단차 제거를 위해 하드마스크막패턴(33)의 표면이 드러날때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정이 진행될 수 있다.
다음으로, Y-Y'방향으로 배열된 필라구조물(202) 사이의 제1절연막(42) 표면을 노출시키는 라인-스페이스(line-space) 형태의 제1감광막패턴(43)을 형성한다. 이때, 제1감광막패턴(43)에 의해 X-X'방향으로 배열된 필라구조물(202)의 상부는 덮이게 된다.
다음으로, 제1감광막패턴(43)을 식각장벽으로 제1절연막(42), 매립형 비트라인의 금속실리사이드막(41), 불순물영역(38)을 순차적으로 식각하고, 연속해서 기판(31) 일부를 식각하여 제1트렌치(44)를 형성한다. 즉, 매립형 비트라인의 금속실리사이드막(41) 및 불순물영역(38)을 관통하는 제1트렌치(44)를 형성한다. 이하, 제1트렌치(44)에 의하여 분리된 매립형 비트라인의 금속실리사이드막(41)의 도면부호를 '41A'로, 불순물영역(38)의 도면부호를 '38A'로 변경하여 표기한다.
다음으로, 잔류하는 제1감광막패턴(43)을 제거한다.
다음으로, 제1트렌치(44) 표면 일부를 덮는 분리막(90)을 형성한다. 구체적으로, 금속실리사이드막(41A)과 접하는 제1트렌치(44)의 측벽을 제외한 나머지 또는 금속실리사이드막(41A) 및 불순물영역(38A)과 접하는 제1트렌치(44)의 측벽을 제외한 나머지 제1트렌치(44) 표면을 덮도록 분리막(90)을 형성한다. 분리막(90)은 후속 공정을 통해 형성될 매립형 비트라인의 금속성막과 기판(31) 사이를 전기적으로 분리시키는 역할을 수행하는 것으로 절연막으로 형성할 수 있다.
분리막(90)은 제1트렌치(44)를 포함하는 구조물 표면을 따라 분리막용 절연막(미도시)을 증착하고, 제1트렌치(44)를 일부 매립하는 희생막(미도시)을 증착한 다음, 희생막으로 인해 노출된 분리막용 절연막을 제거한 후에 희생막을 제거하는 일련의 공정과정을 통해 형성할 수 있다.
도 3e에 도시된 바와 같이, 제1트렌치(44)를 포함하는 구조물 전면에 매립형 비트라인의 금속성막을 형성하기 위한 도전막(45)을 형성한다. 도전막(45)은 금속막 또는 금속질화막으로 이루어진 단일막으로 형성하거나 또는 금속막과 금속질화막이 적층된 적층막(금속/금속질화막)으로 형성할 수 있다. 금속막으로는 티타늄막(Ti), 탄탈륨막(Ta), 코발트막(Co), 니켈막(Ni) 및 텅스텐막(W)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있고, 금속질화막으로는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 코발트질화막(CoN), 니켈질화막(NiN) 및 텅스텐질화 막(WN)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다.
여기서, 도전막(45)을 구성하는 금속막 및 금속질화막은 각각 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 니켈(Ni) 및 텡스텐(W)으로 이루어진 그룹으로부터 선택된 어느 하나의 금속원소를 포함하고 있다. 이는 상술한 금속원소를 포함하는 도전막이 매립형 비트라인의 금속실리사이드막(41) 및 불순물영역(38) 사이에서 오믹콘택을 형성하여 이들 사이의 콘택저항을 감소시킬 수 있기 때문이다.
다음으로, 제1전면식각공정을 실시하여 제1트렌치(44)의 양측벽 및 필라구조물(202) 측면 제1절연막(42) 상에만 도전막(45)을 잔류시킨다. 이때, 제1전면식각공정은 에치백공정을 사용하여 실시할 수 있다. 이하, 식각된 도전막(45)의 도면부호를 '45A'로 변경하여 표기한다.
여기서, 제1전면식각공정은 인접한 셀(cell) 사이에서 매립형 비트라인의 금속성막을 위한 도전막(45A)을 분리시키기 위함이다.
도 3f에 도시된 바와 같이, 제2전면식각공정을 실시하여 제1트렌치(44) 아래 분리막(90) 및 기판(31)을 일부 식각하여 제2트렌치(46)를 형성한다. 이때, 제2트렌치(46)는 인접한 매립형 비트라인의 금속성막 사이를 보다 효과적으로 분리시키기 위한 것으로, 잔류하는 도전막(45A)이 식각장벽으로 작용하기 때문에 제2트렌치(46)는 제1트렌치(44)의 선폭보다 작은 선폭을 가질 수 있다.
제2트렌치(46)를 형성하기 위한 제2전면식각공정은 제1전면식각공정과 동일한 방법 즉, 에치백공정을 사용하여 실시할 수 있으며, 제1전면식각공정과 동일챔버에서 인시튜로 진행할 수 있다.
도 3g에 도시된 바와 같이, 제1 및 제2트렌치(44, 46)를 매립하는 제2절연막(47)을 형성한다. 제2절연막(47)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
여기서, 제2절연막(47)은 제1 및 제2트렌치(44, 46)을 매립하고 필라구조물(202) 사이의 갭을 일부 매립하도록 형성할 수도 있으나, 후속 공정을 통해 형성될 매립형 비트라인의 금속성막과 게이트전극(37) 사이의 기생캐패시턴스를 고려하여 제2절연막(47)은 제1 및 제2트렌치(44, 46)만을 매립하도록 형성하는 것이 바람직하다. 즉, 제2절연막(47)의 상부면이 매립형 기판(31)의 상부면과 동일 평면상에 위치하는 것이 바람직하다.
다음으로, 제2절연막(47)에 의하여 노출된 필라구조물(202) 측면에 잔류하는 도전막(45A)을 제거한다. 이때, 제1트렌치(44)의 양측벽에 형성된 도전막(45A)은 제2절연막(47)에 의하여 제거되지 않고 잔류하게 된다. 여기서, 제2절연막(47)에 의하여 제1트렌치(44) 양측벽에 잔류하는 도전막(45A)이 매립형 비트라인의 금속성막(45B)으로 작용한다.
상술한 공정과정을 통해 제1 및 금속성막(41A, 45B)을 포함하는 매립형 비트라인(111)을 형성할 수 있다.
도 3h에 도시된 바와 같이, 필라구조물(202) 사이를 갭필하는 제3절연막(48)을 형성한 후, Y-Y'방향의 제1절연막(42) 및 제3절연막(48)을 노출시키는 라인-스페이스(line-space) 형태의 제2감광막패턴(50)을 형성한다. 이때, 제2감광막패턴(50)에 의해 X-X' 방향에서는 필라구조물(202)의 표면만 노출되고 Y-Y' 방향에서 는 모든 구조가 노출된다.
다음으로, 제2감광막패턴(50) 및 필라구조물(202)을 식각장벽으로 노출되어 있는 Y-Y'방향에 대해 건식식각을 진행한다. 이때, Y-Y'방향에서는 필라구조물(202) 사이의 제1절연막(42) 및 제3절연막(48)이 식각되며, 식각깊이는 게이트전극(37)의 최상부 표면보다 낮게 제어한다. 따라서, X-X' 방향에서는 제1절연막(42)이 필라구조물(202) 사이에 존재하고, Y-Y' 방향에서는 제1절연막(42)과 제3절연막(48)이 필라구조물(202)의 게이트전극(37)의 일측 측벽을 노출시키면서 잔류한다.
상술한 공정과정으로 인해, Y-Y' 방향에서는 게이트전극(37)의 외벽 상부 부분이 노출되는 워드라인용 다마신패턴(51)이 형성되며, 다마신패턴(51)은 게이트전극(37)의 2/3 정도를 노출시킨다.
다음으로, 제2감광막패턴(50)을 제거한 후, 다마신패턴(51)의 일부에 매립되어 게이트전극(37)과 전기적으로 연결되는 워드라인(49)을 형성한다. 이때, 워드라인(49)은 금속성막 증착 후 리세스식각(예컨대, 에치백)하여 형성하며, 워드라인(49)의 높이는 게이트전극(37)을 노출시키지 않는 높이가 되도록 조절한다.
워드라인(49)은 텅스텐실리사이드막(WSi), 티타늄질화막(TiN), 텅스텐막(W), 알루미늄막(Al), 구리막(Cu), 금(Au) 및 루테늄(Ru)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하도록 형성하는 것이 바람직하다. 그리고, 게이트전극(37)과 워드라인(49) 사이에 형성된 장벽금속막(미도시)을 더 포함할 수 있다. 장벽금속막은 TiN, TaCN, TaC, WN, WSiN, TaN, Ti 및 WSi로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
워드라인(49) 및 장벽금속막의 증착 방법은 원자층증착법(ALD), 물리기상증착법(PVD) 또는 화학기상증착법(CVD)을 이용할 수 있다.
이와 같이, 본 발명은 불순물영역(38)과 더불어서 금속실리사이드막 및 금속성막(41A, 45B)으로 이루어진 매립형 비트라인(111)을 형성함으로써, 매립형 비트라인(111)의 저항값을 현저하게 감소시킬 수 있으며, 이로써 반도체 장치의 고속동작을 구현할 수 있다. 아울러, 매립형 비트라인(111)의 피치를 증가시키지 않아도 되므로 단위셀면적을 유지하면서 고속장치의 특성을 만족시킬 수 있다.
또한, 매립형 비트라인(111)의 금속성막(45B)을 분리하는 제2트렌치(46)를 형성함으로써, 인접한 매립형 비트라인(111) 사이의 절연특성을 보다 효과적으로 향상시킬 수 있다.
이하, 후술할 본 발명의 다른 일실시예에에 따른 반도체 장치의 제조방법은 본 발명의 일실시예에 따른 반도체 장치 제조방법보다 매립형 비트라인을 형성하기 위한 공정스탭을 간소화시킬 수 있는 제조방법을 제공한다. 구체적으로, 본 발명의 다른 일실시예에 따른 매립형 비트라인은 금속성막과 금속실리사이드막을 동시에 형성할 수 있는 반도체 장치 제조방법을 제공한다.
도 4a 내지 도 4f는 본 발명의 다른 일 실시예에 따른 매립형 비트라인을 구비하는 반도체 장치 제조방법을 도 2b에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 공정단면도이다. 여기서는, 설명의 편의를 위해 본 발명의 일실시예에 따른 반도체 장치 제조방법과 유사한 공정과정에 대해서는 자세한 설명을 생략하였다.
도 4a에 도시된 바와 같이, 기판(61) 예컨대, 실리콘 기판(61) 상에 매트릭스 형태로 소정 간격 이격되고 기판(61) 수직방향으로 연장된 필라구조물(203)를 복수개 형성한다. 필라구조물(203)은 헤드필라(65A)와 바디필라(65B)로 이루어진 활성필라(65), 캡핑막(64), 버퍼막패턴(62) 및 하드마스크막패턴(63)을 포함할 수 있다. 이때, 활성필라(65)는 도면에 도시된 바와 같이, 헤드필라(Head Pillar, 65A)와 바디필라(Body pillar, 65B)로 이루어진 항아리형태(jar type)로 형성하거나, 또는 일자 막대형태(rod type)로 형성할 수 있다. 이때, 후속 매립형 비트라인(Buried Bitline) 형성공정시 공정마진 확보 측면에서 활성필라(65)를 일자 막대형태보다 항아리형태로 형성하는 것이 보다 유리하다.
다음으로, 기판(61)과 바디필라(65B)의 노출된 표면 상에 게이트절연막(66)을 형성한다. 게이트절연막(67)은 산화막 예컨대, 실리콘산화막으로 형성할 수 있다. 게이트절연막(66)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다.
다음으로, 게이트절연막(66)이 형성된 바디필라(65B) 측벽을 감싸는 게이트전극(67)을 형성한다. 게이트전극(67)은 전면에 도전층을 증착한 후 활성필라(65) 사이 기판(61) 상부의 게이트절연막(66)이 노출될때까지 에치백(Etchback)하여 얻어진다. 게이트전극(67)으로는 N형 불순물이 도핑된 폴리실리콘막 또는 P형 불순물이 도핑된 폴리실리콘막이 이용될 수 있다. 또한, 게이트전극(67)은 실리콘저마늄막(SiGe) 또는 텅스텐(W), 텅스텐실리사이드(WSi), 티타늄질화막(TiN) 등의 금속함 유막이 사용될 수도 있다.
다음으로, 활성필라(65) 사이의 기판(61)에 불순물을 이온주입하여 기판(61) 내에 불순물영역(69)을 형성한다. 이때, 불순물영역(69)은 소스영역 또는 드레인영역으로 작용한다. 또한, 불순물영역(69)은 소스영역 또는 드레인영역으로 작용함과 동시에 실질적으로 매립형 비트라인의 일부로 작용한다. 여기서, 불순물로는 인(P) 또는 비소(As)와 같은 N형 불순물 또는 붕소(B)와 같은 P형 불순물을 사용할 수 있다.
도 4b에 도시된 바와 같이, 필라구조물(203) 사이를 갭필(Gapfill)하도록 전면에 제1절연막(69)을 형성한다. 이때, 제1절연막(69)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 바람직하게는, 제1절연막(69)으로 갭필 특성이 우수한 BPSG막을 사용하는 것이 좋다.
한편, 제1절연막(69) 형성후에는 표면 단차 제거를 위해 하드마스크막패턴(63)의 표면이 드러날때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정이 진행될 수 있다.
다음으로, Y-Y'방향으로 배열된 필라구조물(203) 사이의 제1절연막(69) 표면을 노출시키는 라인-스페이스(line-space) 형태의 제1감광막패턴(80)을 형성한다. 이때, 제1감광막패턴(80)에 의해 X-X'방향으로 배열된 필라구조물(203)의 상부는 덮이게 된다.
다음으로, 제1감광막패턴(80)을 식각장벽으로 제1절연막(69), 게이트절연막(66), 불순물영역(69)을 순차적으로 식각하고 연속해서 기판(61) 일부를 식각하 여 제1트렌치(70)를 형성한다. 즉, 불순물영역(69)을 관통하는 제1트렌치(70)를 형성한다. 이하, 제1트렌치(70)에 의하여 분리된 불순물영역(69)의 도면부호를 '69A'로 변경하여 표기한다.
다음으로, 잔류하는 제1감광막패턴(80)을 제거한다.
다음으로, 제1트렌치(70) 표면 일부를 덮는 분리막(90)을 형성한다. 구체적으로, 제1트렌치(70) 측벽과 접하는 불순물영역(69)의 전부 또는 일부를 제외한 나머지 제1트렌치(70)의 표면을 덮도록 분리막(90)을 형성한다, 분리막(90)은 후속 공정을 통해 형성될 매립형 비트라인의 금속성막과 기판(61) 사이를 전기적으로 분리시키는 역할을 수행하는 것으로 절연막으로 형성할 수 있다.
분리막(90)은 제1트렌치(70)를 포함하는 구조물 표면을 따라 분리막용 절연막(미도시)을 증착하고, 제1트렌치(70)를 일부 매립하는 희생막(미도시)을 증착한 다음, 희생막으로 인해 노출된 분리막용 절연막을 제거한 후에 희생막을 제거하는 일련의 공정과정을 통해 형성할 수 있다.
도 4c에 도시된 바와 같이, 제1트렌치(70)를 포함하는 구조물 전면에 매립형 비트라인을 형성하기 위한 도전막(71)을 형성한다. 도전막(71)은 금속막 또는 금속질화막으로 이루어진 단일막으로 형성하거나, 또는 금속막과 금속질화막이 적층된 적층막(금속/금속질화막)으로 형성할 수 있다. 이때, 금속실리사이드막 및 금속성막으로 이루어진 매립형 비트라인을 동시에 형성함에 있어서, 그 공정효율을 향상시키기 위하여 도전막(71)은 금속막과 금속질화막이 적층된 적층막으로 형성하는 것이 바람직하다.
여기서, 도전막(71)을 구성하는 금속막 및 금속질화막은 각각 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 니켈(Ni) 및 텡스텐(W)으로 이루어진 그룹으로부터 선택된 어느 하나의 금속원소를 포함할 수 있다. 이는 상술한 금속원소를 포함하는 도전막(71)은 불순물영역(69)과 오믹콘택을 형성하여 이들 사이의 콘택저항을 감소시킬 수 있기 때문이다.
다음으로, 제1전면식각공정을 실시하여 제1트렌치(70)의 양측벽 및 필라구조물(203) 측면 제1절연막(69) 상에만 도전막(71)을 잔류시킨다. 이때, 제1전면식각공정은 에치백공정을 사용하여 실시할 수 있다. 이하, 식각된 도전막(71)의 도면부호를 '71A'로 변경하여 표기한다.
여기서, 제1전면식각공정은 인접한 셀(cell) 사이에서 매립형 비트라인을 위한 도전막(71A)을 분리시키기 위함이다.
도 4d에 도시된 바와 같이, 제2전면식각공정을 실시하여 제1트렌치(70) 아래 분리막(90) 및 기판(61)을 일부 식각하여 제2트렌치(72)를 형성한다. 이때, 제2트렌치(72)는 인접한 도전막(71A) 사이를 보다 효과적으로 분리시키기 위한 것으로, 잔류하는 도전막(71A)이 식각장벽으로 작용하기 때문에 제2트렌치(72)는 제1트렌치(70)의 선폭보다 작은 선폭을 가질 수 있다.
제2트렌치(72)를 형성하기 위한 제2전면식각공정은 제1전면식각공정과 동일한 방법 즉, 에치백공정을 사용하여 실시할 수 있으며, 제1전면식각공정과 동일챔버에서 인시튜로 진행할 수 있다.
도 4e에 도시된 바와 같이, 제1 및 제2트렌치(70, 72)를 매립하는 제2절연 막(73)을 형성한다. 제2절연막(73)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
여기서, 제2절연막(73)은 제1 및 제2트렌치(70, 72)을 매립하고 필라구조물(203) 사이의 갭을 일부 매립하도록 형성할 수도 있으나, 후속 공정을 통해 형성될 매립형 비트라인과 게이트전극(67) 사이의 기생캐패시턴스를 고려하여 제2절연막(73)은 제1 및 제2트렌치(70, 72)만을 매립하도록 형성하는 것이 바람직하다. 즉, 제2절연막(73)의 상부면이 기판(61)의 상부면과 동일 평면상에 위치하는 것이 바람직하다.
다음으로, 제2절연막(73)에 의하여 노출된 필라구조물(203) 측면에 잔류하는 도전막(71A)을 제거한다. 이때, 제1트렌치(70)의 양측벽에 형성된 도전막(71A)은 제2절연막(73)에 의하여 제거되지 않고 잔류하게 된다.
여기서, 제1트렌치(70) 양측벽에 잔류하는 도전막(71A)이 매립형 비트라인의 금속성막(71B)으로 작용한다.
다음으로, 열처리를 실시하여 금속실리사이드막 및 금속성막(74, 71B)으로 이루어진 매립형 비트라인(111)을 형성한다. 구체적으로, 열처리시 가해지는 열에너지에 의하여 금속성막(71B)에 함유된 금속성분, 구체적으로 금속막/금속질화막 적층구조에서 금속막의 금속성분이 제1트렌치(70) 측벽 기판(61) 내부로 확산하고, 확산된 금속성분이 기판(61) 예컨대, 실리콘 기판(61)의 실리콘성분과 반응하여 금속실리사이드막(74)을 형성한다. 이때, 금속실리사이드막(74)은 매립형 비트라인(111)으로 작용하고, 기판(61) 내부에 형성된 금속실리사이드막(74)은 불순물영 역(68A)과 접한다.
열처리공정은 기형성된 구조물에 가해지는 열적부담을 최소화하기 위하여 금속열처리법을 사용하여 실시하는 것이 바람직하다.
이처럼, 본 발명은 매립형 비트라인(111)의 금속성막(71B)을 이용하여 금속실리사이드막(74)을 형성함으로써, 매립형 비트라인(111)의 형성공정을 단순화시켜 이를 구비하는 반도체 장치의 생산성을 향상시킬 수 있다.
도 4f에 도시된 바와 같이, 필라구조물(203) 사이를 갭필하는 제3절연막(76)을 형성한 후, Y-Y'방향의 제1절연막(69) 및 제3절연막(76)을 노출시키는 라인-스페이스(line-space) 형태의 제2감광막패턴(81)을 형성한다. 이때, 제2감광막패턴(81)에 의해 X-X' 방향에서는 필라구조물(203)의 표면만 노출되고 Y-Y' 방향에서는 모든 구조가 노출된다.
다음으로, 제2감광막패턴(81) 및 필라구조물(203)을 식각장벽으로 노출되어 있는 Y-Y'방향에 대해 건식식각을 진행한다. 이때, Y-Y'방향에서는 필라구조물(203) 사이의 제1절연막(69) 및 제3절연막(76)이 식각되며, 식각깊이는 게이트전극(67)의 최상부 표면보다 낮게 제어한다. 따라서, X-X' 방향에서는 제1절연막(69)이 필라구조물(203) 사이에 존재하고, Y-Y' 방향에서는 제1절연막(69)과 제3절연막(76)이 필라구조물(203)의 게이트전극(67)의 일측 측벽을 노출시키면서 잔류한다.
상술한 공정과정으로 인해, Y-Y' 방향에서는 게이트전극(67)의 외벽 상부 부분이 노출되는 워드라인용 다마신패턴(75)이 형성되며, 다마신패턴(75)은 게이트전 극(67)의 2/3 정도를 노출시킨다.
다음으로, 제2감광막패턴(81)을 제거한 후, 다마신패턴(75)의 일부에 매립되어 게이트전극(67)과 전기적으로 연결되는 워드라인(77)을 형성한다. 이때, 워드라인(77)은 금속성막 증착 후 리세스식각(예컨대, 에치백)하여 형성하며, 워드라인(77)의 높이는 게이트전극(67)을 노출시키지 않는 높이가 되도록 조절한다.
워드라인(77)은 텅스텐실리사이드막(WSi), 티타늄질화막(TiN), 텅스텐막(W), 알루미늄막(Al), 구리막(Cu), 금(Au) 및 루테늄(Ru)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하도록 형성하는 것이 바람직하다. 그리고, 게이트전극(67)과 워드라인(77) 사이에 형성된 장벽금속막(미도시)을 더 포함할 수 있다. 장벽금속막은 TiN, TaCN, TaC, WN, WSiN, TaN, Ti 및 WSi로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
워드라인(77) 및 장벽금속막의 증착 방법은 원자층증착법(ALD), 물리기상증착법(PVD) 또는 화학기상증착법(CVD)을 이용할 수 있다.
이와 같이, 본 발명은 불순물영역(69)과 더불어서 금속성분을 포함하는 제1 및 금속성막(74, 71B)으로 이루어진 매립형 비트라인(111)을 형성함으로써, 매립형 비트라인(111)의 저항값을 현저하게 감소시킬 수 있으며, 이로써 반도체 장치의 고속동작을 구현할 수 있다. 아울러, 매립형 비트라인(111)의 피치를 증가시키지 않아도 되므로 단위셀면적을 유지하면서 고속장치의 특성을 만족시킬 수 있다.
또한, 매립형 비트라인(111)의 금속성막(71B)을 분리하는 제2트렌치(72)를 형성함으로써, 인접한 매립형 비트라인(111) 사이의 절연특성을 보다 효과적으로 향상시킬 수 있다.
또한, 금속성막(71B)을 이용하여 금속실리사이드막(74)을 형성함으로써, 매립형 비트라인의 제조공정을 단순화시켜 반도체 장치의 생산성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 매립형 비트라인을 구비하는 반도체 장치를 도시한 도면.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 매립형 비트라인을 구비하는 반도체 장치를 도시한 도면.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 매립형 비트라인을 구비하는 반도체 장치 제조방법을 도시한 공정단면도.
도 4a 내지 도 4f는 본 발명의 다른 일실시예에 따른 매립형 비트라인을 구비하는 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
100 : 기판 102 : 활성필라
106 : 게이트절연막 107 : 게이트전극
108 : 불순물영역 109 : 금속실리사이드막
110 : 금속성막 111 : 매립형 비트라인
112A : 제1트렌치 112B : 제2트렌치
115 : 워드라인
Claims (27)
- 트렌치를 구비하는 기판 내에 형성되어 상기 트렌치 측벽에 접하는 금속실리사이드막과 상기 트렌치 측벽에 형성되어 상기 금속실리사이드막과 접하는 금속성막으로 이루어진 매립형 비트라인을 포함하는 반도체 장치.
- 제1항에 있어서,상기 기판내에 형성되어 상기 금속실리사이드막과 접하는 불순물영역; 및상기 금속실리사이드막과 상기 금속성막이 접하는 영역을 제외한 상기 트렌치 표면과 상기 금속성막 사이에 개재된 분리막을 더 포함하는 반도체 장치.
- 제2항에 있어서,상기 매립형 비트라인은 상기 불순물영역보다 비저항이 낮은 반도체 장치.
- 제1항에 있어서,상기 트렌치는 측벽이 상기 금속실리사이드막과 접하는 제1트렌치 및 상기 제1트렌치 아래에서 상기 제1트렌치보다 작은 선폭을 갖는 제2트렌치를 포함하는 반도체 장치.
- 제4항에 있어서,상기 금속성막은 상기 제1트렌치 측벽에 위치하는 반도체 장치.
- 제1항에 있어서,상기 금속실리사이드막은 티타늄실리사이드막, 탄탈륨실리사이드막, 코발트실리사이드막, 니켈실리사이드막 및 텅스텐실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
- 제1항에 있어서,상기 금속성막은 금속막 또는 금속질화막으로 이루어진 단일막이거나, 금속막과 금속질화막이 적층된 적층막인 반도체 장치.
- 제7항에 있어서,상기 금속막 및 상기 금속질화막은 각각 티타늄, 탄탈륨, 코발트, 니켈 및 텅스텐으로 이루어진 그룹으로부터 선택된 어느 하나의 금속원소를 포함하는 반도체 장치.
- 제1항 내지 제8항 중 어느 한 항에 있어서,상기 기판상에 형성된 복수의 활성필라;상기 활성필라 각각의 외벽을 둘러싸는 게이트전극;상기 트렌치를 매립하는 절연막; 및상기 매립형 비트라인과 교차하는 방향으로 상기 게이트전극 사이를 연결하는 워드라인을 더 포함하는 반도체 장치.
- 기판 내에 금속실리사이드막을 형성하는 단계;상기 기판을 선택적으로 식각하여 제1트렌치를 형성하되, 상기 금속실리사이드막이 상기 제1트렌치 측벽에 접하도록 형성하는 단계; 및상기 제1트렌치 측벽에 상기 금속실리사이드막과 접하는 금속성막을 형성하여 상기 금속실리사이드막과 상기 금속성막으로 이루어진 매립형 비트라인을 형성하는 단계를 포함하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 금속실리사이드막을 형성하기 이전에 상기 기판에 불순물을 이온주입하여 불순물영역을 형성하는 단계를 더 포함하되, 상기 불순물영역이 상기 금속실리사이드막과 접하도록 형성하는 반도체 장치 제조방법.
- 제11항에 있어서,상기 매립형 비트라인은 상기 불순물영역보다 비저항이 낮은 반도체 장치 제조방법.
- 제10항에 있어서,상기 금속성막을 형성하기 이전에 상기 금속실리사이드막과 접하는 상기 제1트렌치 측벽을 제외한 나머지 상기 제1트렌치 표면을 덮는 분리막을 형성하는 단계; 및상기 금속성막을 형성한 이후에 상기 금속성막으로 인해 노출된 상기 분리막 및 상기 기판을 식각하여 제2트렌치를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 금속실리사이드막은 상기 제1트렌치의 일측 측벽에 접하거나, 또는 상기 트렌치 양측벽에 접하는 구조를 갖도록 형성하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 금속실리사이드막은 티타늄실리사이드막, 탄탈륨실리사이드막, 코발트실리사이드막, 니켈실리사이드막 및 텅스텐실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 금속성막은 금속막 또는 금속질화막으로 이루어진 단일막으로 형성하거나, 금속막과 금속질화막이 적층된 적층막으로 형성하는 반도체 장치 제조방법.
- 제16항에 있어서,상기 금속막 및 상기 금속질화막은 각각 티타늄, 탄탈륨, 코발트, 니켈 및 텅스텐으로 이루어진 그룹으로부터 선택된 어느 하나의 금속원소를 포함하는 반도체 장치 제조방법.
- 제10항 또는 제17항 중 어느 한 항에 있어서,상기 매립형 비트라인을 형성하기 이전에상기 기판상에 복수의 활성필라를 형성하는 단계;상기 활성필라 각각의 외벽을 둘러싸는 게이트전극을 형성하는 단계; 및상기 매립형 비트라인을 형성한 이후에상기 제1트렌치를 매립하는 절연막을 형성하는 단계;상기 매립형 비트라인과 교차하는 방향으로 상기 게이트전극 사이를 연결하는 워드라인을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 상기 기판을 선택적으로 식각하여 제1트렌치를 형성하는 단계;상기 제1트렌치 측벽에 금속성막을 형성하는 단계; 및열처리를 실시하여 상기 금속성막과 접하는 상기 기판 내에 금속실리사이드막을 형성하여 상기 금속실리사이드막과 상기 금속성막으로 이루어진 매립형 비트라인을 형성하는 단계를 포함하는 반도체 장치 제조방법.
- 제19항에 있어서,상기 제1트렌치를 형성하기 이전에 상기 기판에 불순물을 이온주입하여 불순물영역을 형성하는 단계를 더 포함하되, 상기 불순물영역이 상기 금속실리사이드막과 접하도록 형성하는 반도체 장치 제조방법.
- 제20항에 있어서,상기 매립형 비트라인은 상기 불순물영역보다 비저항이 낮은 반도체 장치 제조방법.
- 제19항에 있어서,상기 금속성막을 형성하기 이전에 상기 트렌치의 측벽 일부를 제외한 나머지 상기 트렌치 표면을 덮는 분리막을 형성하는 단계; 및상기 금속성막을 형성한 이후에 상기 금속성막으로 인해 노출된 상기 분리막 및 상기 기판을 식각하여 제2트렌치를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 제19항에 있어서,상기 금속실리사이드막은 상기 제1트렌치의 일측 측벽에 접하거나, 또는 상기 트렌치 양측벽에 접하는 구조를 갖도록 형성하는 반도체 장치 제조방법.
- 제19항에 있어서,상기 금속실리사이드막은 티타늄실리사이드막, 탄탈륨실리사이드막, 코발트실리사이드막, 니켈실리사이드막 및 텅스텐실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하는 반도체 장치 제조방법.
- 제19항에 있어서,상기 금속성막은 금속막과 금속질화막이 적층된 적층막으로 형성하는 반도체 장치 제조방법.
- 제25항에 있어서,상기 금속막 및 상기 금속질화막은 각각 티타늄, 탄탈륨, 코발트, 니켈 및 텅스텐으로 이루어진 그룹으로부터 선택된 어느 하나의 금속원소를 포함하는 반도체 장치 제조방법.
- 제19항 내지 제26항 중 어느 한 항에 있어서,상기 매립형 비트라인을 형성하기 이전에상기 기판상에 복수의 활성필라를 형성하는 단계;상기 활성필라 각각의 외벽을 둘러싸는 게이트전극을 형성하는 단계; 및상기 매립형 비트라인을 형성한 이후에상기 제1트렌치를 매립하는 절연막을 형성하는 단계;상기 매립형 비트라인과 교차하는 방향으로 상기 게이트전극 사이를 연결하는 워드라인을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
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