KR20140012864A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 필라의 측벽을 금속물질로 둘러싸는 수직형 게이트를 형성한 다음에 수직형 게이트에 일부만 중첩하는 다마신 워드라인을 라인(Line) 구조로 구비하되, 필라에서 일부 시프트(Shift)되어 수직형 게이트와 연결되도록 배열함으로써, 이웃한 워드라인에 의한 노이즈(noise)를 제거하고, 워드라인의 저항을 개선하여 트랜지스터 열화를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 고집적 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터를 포함하는 반도체 장치의 집적도를 향상시키고 동작 특성 및 수율을 개선할 수 있는 제조 방법에 관한 기술이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼당 생산가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 어느 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 사용하는 것이다.
수직형 트랜지스터를 반도체 기억 장치에 포함된 단위셀 내 셀 트랜지스터로 적용하면, 단위셀의 크기를 4F2로 줄일 수 있다. 여기서, F는 디자인 규칙 상 패턴 사이의 최소 거리이다. 수직형 트랜지스터가 셀 트랜지스터로 사용되면 수직형 트랜지스터의 상부에는 캐패시터가 연결되고, 수직형 트랜지스터의 하부에 연결되는 비트 라인은 반도체 기판에 매몰된다. 이때, 셀 트랜지스터의 게이트와 연결되는 워드 라인은 비트 라인의 상부에 수직형 기둥을 감싸는 형태로 형성된다.
이러한 수직형 트랜지스터는 구조적으로 매몰된 비트 라인과 워드 라인 사이에 전기적으로 단락(short)되기 쉽다. 넓고 두꺼운 반도체 기판에 바디가 형성되었던 기존의 트랜지스터와 달리, 수직형 트랜지스터는 채널 영역을 포함한 트랜지스터의 바디가 매우 작은 크기의 기둥에 한정될 뿐만 아니라 트랜지스터의 채널 영역이 짧아져 펀치스루(punch-through) 및 플로팅 바디 효과(floating body effect) 등의 단채널 효과가 발생하는 단점이 있다. 이러한 단점을 극복하기 위해, 고농도 이온 영역을 형성하기 위한 이온주입 공정을 수행하지만, 이온주입 공정으로 인해 주입된 불순물은 실제 동작시 전계 증가를 유발하고 문턱 전압을 상승시켜 셀 트랜지스터로서의 동작 안정성이 떨어질 수 있다. 아울러, 고농도 이온 영역을 형성하더라도 수직형 트랜지스터의 채널 영역 하부에 이온주입을 통해 형성한 비트 라인과 채널 영역 측벽에 형성되는 워드 라인의 전기적 단락을 방지하기는 어렵다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 필라의 측벽을 금속물질로 둘러싸는 수직형 게이트를 형성한 다음에 수직형 게이트에 일부만 중첩하는 다마신 워드라인을 라인(Line) 구조로 구비하되, 필라에서 일부 시프트(Shift)되어 수직형 게이트와 연결되도록 배열함으로써, 이웃한 워드라인에 의한 노이즈(noise)를 제거하고, 워드라인의 저항을 개선하여 트랜지스터 열화를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판 상부에 위치하는 필라, 반도체 기판 하부에 구비된 매립 비트라인, 상기 필라의 측벽을 둘러싸는 수직형 게이트, 상기 필라 사이의 상기 수직형 게이트의 일측을 노출하는 절연막 패턴 및 상기 노출된 수직형 게이트와 연결되는 워드라인을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 매립 비트라인은 실리콘코발트(CoSi2) 구조로 구비된 것을 특징으로 한다.
바람직하게는, 상기 매립 비트라인은 상기 필라 사이 하부에 위치하는 것을 특징으로 한다.
바람직하게는, 상기 워드라인은 라인(Line) 형상이며, 다마신(Damascene) 워드라인 구조인 것을 특징으로 한다.
바람직하게는, 상기 게이트는 티타늄질화막(TiN) 또는 텅스텐질화막(WN) 및 텅스텐(W)의 적층 구조가 매립된 구조인 것을 특징으로 한다.
바람직하게는, 상기 매립 비트라인 사이에 구비된 반도체층(body)을 더 포함하는 것을 특징으로 하다.
바람직하게는, 상기 반도체층(body)은 폴리실리콘(polysilicon)이 매립된 구조인 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판 상부에 필라를 형성하는 단계, 반도체 기판 하부에 매립 비트라인을 형성하는 단계, 상기 필라의 측벽을 둘러싸는 수직형 게이트를 형성하는 단계, 상기 필라 사이의 상기 수직형 게이트의 일측을 노출하는 절연막 패턴을 형성하는 단계 및 상기 노출된 수직형 게이트와 연결되는 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 매립 비트라인은 실리콘코발트(CoSi2)로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 게이트는 티타늄질화막(TiN) 또는 텅스텐질화막(WN) 및 텅스텐(W)의 적층 구조가 매립되어 형성하는 것을 특징으로 한다.
바람직하게는, 상기 매립 비트라인 사이에 반도체층(body)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 반도체층(body)은 폴리실리콘(polysilicon)이 매립되어 형성된 것을 특징으로 한다.
본 발명은 필라의 측벽을 금속물질로 둘러싸는 수직형 게이트를 형성한 다음에 수직형 게이트에 일부만 중첩하는 다마신 워드라인을 라인(Line) 구조로 구비하되, 필라에서 일부 시프트(Shift)되어 수직형 게이트와 연결되도록 배열함으로써, 이웃한 워드라인에 의한 노이즈(noise)를 제거하고, 워드라인의 저항을 개선하여 트랜지스터 열화를 방지할 수 있는 장점을 가진다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 평면도들.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 1을 참조하면, 매립 비트라인(160, BG), 반도체층(180, Body), 절연막(190) 및 게이트 마스크(135)를 도시한 것이다.
여기서, 반도체 기판 내에 매립 비트라인(160)을 구비하되, 매립 비트라인(160)은 라인(Line) 구조로 형성하는 것이 바람직하다. 여기서, 매립 비트라인(160)을 형성하는 구체적인 방법은 생략한다. 아울러, 매립 비트라인(160)의 사이에는 절연막(190)이 구비되어 있으며, 절연막(190)은 라인(Line) 구조로 형성하는 것이 바람직하다. 아울러, 절연막(190)과 교번적으로 구비된 반도체층(180)을 구비하되, 매립 비트라인(160)의 일측벽에는 반도체층(180)이 구비되어 있다.
아울러, 매립 비트라인(160)과 수직하도록 구비된 라인(Line) 구조의 수직형 게이트 마스크(135)를 이용하여 후속 공정에서 수직형 게이트(125, Vertical Gate)를 형성한다(도 2 참조) 여기서, 수직형 게이트(125)는 필라(pillar)의 측벽에 구비된 구조인 것이 바람직하다.
도 3을 참조하면, 라인(Line) 구조의 다마신 워드라인 마스크(205)의 노광 영역(A)은 매립 비트라인(160)과 수직한 방향이며, 하부의 수직형 게이트(125)와 일부 중첩되도록 라인(Line) 구조로 형성되며, 이러한 다마신 워드라인 마스크(205)를 이용하여 후속 공정에서 다마신 워드라인(200)을 형성한다(도 4g 참조)
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 4a 내지 도 4b는 도 1의 A-A' 절단면을 도시한 것이고, 도 4c 내지 도 4g는 도 1의 B-B' 절단면을 도시한 것이다.
도 4a를 참조하면, 반도체 기판(100) 상부에 필라(Pillar) 형성용 마스크(미도시)를 형성한 후, 이 마스크로 반도체 기판(100)을 식각하여 필라(110, pillar)를 형성한다. 그리고, 필라(110)를 포함한 반도체 기판(100)의 표면에 보호막(120)을 형성한다. 이때, 보호막(120)은 산화막(Oxide)과 같은 절연 물질로 이루어지며, 물리적 기상 증착법(PVD)으로 형성되는 것이 바람직하다.
다음에는, 보호막(120)이 형성된 반도체 기판(100)의 전면에 절연막(130)을 형성한다. 이때, 절연막(130)은 후속 식각공정으로부터 필라(110)를 보호하기 위한 물질로, 산화막(Oxide)이나 질화막(Nitride)과 같은 절연 물질로 형성하는 것이 바람직하다.
다음에는, 두 필라(110) 사이의 절연막(130)을 식각하여 제 1 리세스(140)를 형성한다. 제 1 리세스(140)는 비트라인(170)을 형성하기 위한 것이며, 이러한 제 1 리세스(140)를 형성하는 식각 공정은 반도체 기판(100)을 식각 타겟(Etch target)으로 하여 제 1 리세스(140) 하부의 보호막(120)까지 제거하는 것이 바람직하다.
다음에는, 제 1 리세스(140)의 하부에 습식(wet) 식각을 진행하여 제 1 리세스(140)의 하부 측벽에 벌브형(Bulb) 또는 사각형(Square) 형상의 제 2 리세스(145)를 형성한다. 그리고, 이러한 제 2 리세스(145)에 인접한 필라(110)에 N형 이온 주입을 실시하여 정션(150, 접합 영역)을 형성한다.
이후, 제 2 리세스(145)에 비트라인 물질을 매립하여 비트라인(160, Bitline)을 형성한다. 이때, 비트라인 물질은 코발트(Co)와 같은 금속 물질을 포함하는 것이 바람직하나, 금속 물질을 매립하는 방식뿐만 아니라 이온 주입하여 형성하는 방식으로도 비트라인(160)을 형성할 수 있다. 여기서는, 비트라인(160)은 코발트실리사이드(CoSi2)로 형성하는 것이 바람직하다.
아울러, 비트라인(160)과 비트라인(160) 사이에는 반도체층(180, Body)이 라인 타입으로 형성된다. 구체적인 형성 방법은 비트라인(160)의 절연막을 식각하여 라인 구조의 트렌치를 형성한 다음에 폴리실리콘(polysilicon)을 매립하여 형성하는 것이 바람직하다.
다음에는, 제 1 리세스(140)가 위치한 영역에 매립된 절연막(170)을 다시 식각하여 제 3 리세스(155)를 형성함으로써, 제 2 리세스(145)에 형성된 비트라인(160)을 분리한다. 제 3 리세스(155)를 형성하는 식각 공정에서 비트라인(160)이 분리됨과 동시에 인접한 필라(110)들 또한 서로 분리된다.
도 4b를 참조하면, 제 3 리세스(155)에 SOD막(190, Silicon On Dielectric)을 매립한다.
도 4c를 참조하면, 매립 비트라인(160)이 구비된 반도체 기판(100) 상에 하드마스크층(105)이 구비된다. 하드마스크층(105)의 상부에 감광막을 형성한 후, 수직형 게이트(Vertical Gate, 도 1의 135) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다. 감광막 패턴을 식각 마스크로 하드마스크층(105) 및 반도체 기판(100)을 식각하여 필라(110)를 정의하는 홀(115, Hole)을 형성한다.
도 4d를 참조하면, 홀(115) 내부의 측벽에 산화막(120, Oxide)을 형성한 다음에 산화막(120) 상부를 포함한 전면에 티타늄질화막(125, TiN)을 순차적으로 적층한 후, 티타늄질화막(125) 및 산화막(120)을 에치백하여 홀(115)의 측벽에만 남도록 한다. 여기서, 티타늄질화막(TiN)은 텅스텐질화막(WN) 및 텅스텐(W)의 적층 구조로 대체가능하다.
도 4e를 참조하면, 홀(115)에 SOD(Silicon On Dielectric) 물질(190)을 증착한 다음에 하드마스크층(105)이 노출될 때까지 평탄화 식각한다.
도 4f를 참조하면, 라인(Line) 구조의 다마신 워드라인 마스크(205, 도 3의 워드라인 마스크)를 식각 마스크로 SOD(Silicon On Dielectric) 물질(190)을 식각하여 SOD 패턴(195)을 형성한다. 여기서, 다마신 워드라인 마스크(205)는 하부의 게이트(125)와 일부 중첩되도록 라인(Line) 구조의 노광 영역(A) 및 차광 영역(B)을 구비한다.
도 4g를 참조하면, 식각된 SOD 물질 영역에 티타늄질화막(TiN)을 증착한 후, 에치백(etchback)하여 워드라인(200)을 완성한다.
다음에는, 워드라인(200)의 상부에 SOD 물질(210)을 매립한다.
전술한 바와 같이, 본 발명은 필라의 측벽을 금속물질로 둘러싸는 수직형 게이트를 형성한 다음에 수직형 게이트에 일부만 중첩하는 다마신 워드라인을 라인(Line) 구조로 구비하되, 필라에서 일부 시프트(Shift)되어 수직형 게이트와 연결되도록 배열함으로써, 이웃한 워드라인에 의한 노이즈(noise)를 제거하고, 워드라인의 저항을 개선하여 트랜지스터 열화를 방지할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (12)
- 반도체 기판 상부에 위치하는 필라;
반도체 기판 하부에 구비된 매립 비트라인;
상기 필라의 측벽을 둘러싸는 수직형 게이트;
상기 필라 사이의 상기 수직형 게이트의 일측을 노출하는 절연막 패턴; 및
노출된 상기 수직형 게이트와 연결되는 워드라인
을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 매립 비트라인은 실리콘코발트(CoSi2) 구조로 구비된 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 매립 비트라인은 상기 필라 사이 하부에 위치하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 워드라인은 라인(Line) 형상이며, 다마신(Damascene) 워드라인 구조인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 수직형 게이트는 티타늄질화막(TiN) 또는 텅스텐질화막(WN) 및 텅스텐(W)의 적층 구조가 매립된 구조인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 매립 비트라인 사이에 구비된 반도체층(body)을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 6에 있어서,
상기 반도체층(body)은 폴리실리콘(polysilicon)이 매립된 구조인 것을 특징으로 하는 반도체 소자. - 반도체 기판 상부에 필라를 형성하는 단계;
반도체 기판 하부에 매립 비트라인을 형성하는 단계;
상기 필라의 측벽을 둘러싸는 수직형 게이트를 형성하는 단계;
상기 필라 사이의 상기 수직형 게이트의 일측을 노출하는 절연막 패턴을 형성하는 단계; 및
노출된 상기 수직형 게이트와 연결되는 워드라인을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 8에 있어서,
상기 매립 비트라인은 실리콘코발트(CoSi2)로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 8에 있어서,
상기 수직형 게이트는 티타늄질화막(TiN) 또는 텅스텐질화막(WN) 및 텅스텐(W)의 적층 구조가 매립되어 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 8에 있어서,
상기 매립 비트라인 사이에 반도체층(body)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 11에 있어서,
상기 반도체층(body)은 폴리실리콘(polysilicon)이 매립되어 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
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