KR102427133B1 - 반도체 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 반도체 장치는 반도체 기판으로부터 돌출되며, 서로 교차하는 제 1 방향 및 제 2 방향으로 이격되어 배치된 활성 기둥들, 상기 활성 기둥들 사이에서 상기 제 1 방향으로 연장되는 워드 라인, 상기 활성 기둥들의 상부에 배치된 드레인 영역, 및 상기 워드 라인과 상기 드레인 영역 사이에 제공되고, 상기 드레인 영역의 하부면보다 낮은 레벨에 위치하는 하부면을 갖는 분리 패턴을 포함할 수 있다.
Description
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 수직 채널 트랜지스터를 구비하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
일반적인 메모리 반도체 장치의 단위 셀은 적어도 한 개의 트랜지스터와 적어도 한 개의 정보 저장 구조체를 구비한다. 예를 들면, 다이내믹 랜덤 억세스 메모리(Dynamic Random Access Memory; DRAM)의 단위 셀은 한 개의 커패시터를 정보 저장 구조체로 구비하고, 스태틱 랜덤 억세스 메모리(Static Random Access Memory; SRAM)의 단위 셀은 트랜지스터들에 의해 구성되는 플립-플롭 회로 (flip-flop circuit)를 정보 저장 구조체로 이용하며, 상변화 메모리의 단위 셀은 자기 터널 접합(magnetic tunning junction; MTJ)를 정보 저장 구조체로 이용한다.
본 발명이 해결하고자 하는 과제는 수직 채널 트랜지스터를 포함하는 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 수직 채널 트렌지스터를 포함하는 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 반도체 장치는 반도체 기판으로부터 돌출되며, 서로 교차하는 제 1 방향 및 제 2 방향으로 이격되어 배치된 활성 기둥들, 상기 활성 기둥들 사이에서 상기 제 1 방향으로 연장되는 워드 라인, 상기 활성 기둥들의 상부에 배치된 드레인 영역, 및 상기 워드 라인과 상기 드레인 영역 사이에 제공되고, 상기 드레인 영역의 하부면보다 낮은 레벨에 위치하는 하부면을 갖는 분리 패턴을 포함할 수 있다.
상기 분리 패턴은 상기 제 1 방향으로 연장되어 상기 워드 라인과 평행하며, 라인 형태를 가질 수 있다.
상기 워드 라인의 상부면과 상기 반도체 기판의 상부면 사이에 배치된 캐핑 패턴, 및 상기 워드 라인과 상기 활성 기둥들 사이에 배치되며, 상기 캐핑 패턴의 측벽 상으로 연장되는 게이트 절연막을 더 포함하되, 상기 분리 패턴은 상기 분리 패턴과 인접하는 상기 캐핑 패턴의 일부분을 덮을 수 있다.
상기 분리 패턴은 상기 분리 패턴의 상기 하부면에서 상기 분리 패턴의 상부면으로 갈수록 증가하는 폭을 가질 수 있다.
상기 분리 패턴의 상기 하부면은 제 1 폭을 갖고, 상기 분리 패턴의 상부면은 상기 제 1 폭보다 큰 제 2 폭을 갖되, 상기 드레인 영역과 상기 활성 기둥들 사이에 배치된 상기 분리 패턴의 일부분은 균일한 폭을 갖고, 상기 캐핑 패턴 상에 배치되는 상기 분리 패턴의 다른 부분은 균일한 폭을 가질 수 있다.
상기 드레인 영역과 수직적으로 이격되며, 상기 워드 라인들의 하부면들 아래에 배치되는 소오스 영역을 더 포함하고, 상기 분리 패턴의 상기 하부면은 상기 소오스 영역과 접촉할 수 있다.
상기 활성 기둥들 상에 배치되고, 상기 드레인 영역과 연결되는 패드를 더 포함하되, 평면적 관점에서, 상기 패드는 상기 드레인 영역의 평면적보다 큰 평면적을 가질 수 있다.
상기 활성 기둥들의 상기 드레인 영역 상에 배치되어, 상기 드레인 영역과 전기적으로 연결되고, 상기 제 2 방향으로 인접하는 복수 개의 분리 패턴들 사이에 배치되는 패드, 및 상기 복수 개의 분리 패턴들과 상기 패드 사이에 개재된 스페이서를 더 포함할 수 있다.
상기 활성 기둥들 상에 배치되며, 상기 드레인 영역과 연결되는 패드, 상기 패드 상에 배치되어, 상기 패드와 연결되는 정보 저장 구조체, 및 상기 정보 저장 구조체 상에 배치되어, 상기 정보 저장 구조체와 연결되며, 상기 제 2 방향으로 연장되는 비트 라인을 더 포함할 수 있다.
본 발명의 반도체 장치는 반도체 기판으로부터 돌출되며, 서로 교차하는 제 1 방향 및 제 2 방향으로 이격되어 배치된 활성 기둥들, 상기 활성 기둥들 각각은 바디부 및 상기 바디부의 하부 측벽으로부터 상기 제 1 방향으로 돌출된 돌출부를 갖고, 상기 활성 기둥들 사이에서 상기 제 2 방향으로 연장되는 워드 라인들, 및 상기 활성 기둥들의 상기 돌출부 상에 배치되며, 상기 워드 라인들의 상부면들과 하부면들 사이에 하부면을 갖는 분리 구조체를 포함할 수 있다.
본 발명의 반도체 장치는 드레인 영역을 포함하는 활성 기둥을 가로지르는 게이트 전극들과 활성 기둥과 드레인 영역 사이를 가로지르는 분리 패턴을 포함할 수 있다. 분리 패턴은 활성 기둥의 양 옆에 배치되는 게이트 전극들 중 어느 하나와 드레인 영역 사이를 전기적으로 분리시킬 수 있다. 이에 따라, 하나의 활성 기둥에 하나의 게이트 전극에 의한 채널이 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타낸 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 7의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 선 방향들으로 자른 단면도이다.
도 9a 내지 도 13a 및 18a 내지 21a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도들이다.
도 9b 내지 13b 및 도 18b 내지 도 21b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 9a 내지 도 13a 및 18a 내지 21a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도들이다.
도 14 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 관한 것으로, 도 13a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 자른 단면도들이다.
도 22a 내지 도 25a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도들이다.
도 22b 내지 도 25b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 22a 내지 도 25a의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ'선 방향들로 자른 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 7의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 선 방향들으로 자른 단면도이다.
도 9a 내지 도 13a 및 18a 내지 21a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도들이다.
도 9b 내지 13b 및 도 18b 내지 도 21b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 9a 내지 도 13a 및 18a 내지 21a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도들이다.
도 14 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 관한 것으로, 도 13a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 자른 단면도들이다.
도 22a 내지 도 25a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도들이다.
도 22b 내지 도 25b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 22a 내지 도 25a의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ'선 방향들로 자른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타낸 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100) 내에 소자 분리막(102)이 배치될 수 있다. 반도체 기판(100)은 실리콘 반도체 기판, 게르마늄 반도체 기판 또는 실리콘-게르마늄 반도체 기판일 수 있다. 소자 분리막(102)은 반도체 기판(100)에 제 1 방향(X)으로 연장되는 트렌치들을 형성하고, 트렌치들 내에 절연 물질을 채워 형성될 수 있다. 소자 분리막(102)은 실리콘 산화막 또는 실리콘 절연막을 포함할 수 있다. 소자 분리막(102)은 반도체 기판(100)의 활성 영역들(AP)을 정의할 수 있다.
활성 영역들(AP) 각각은 소오스 영역(SR), 채널 영역(CR) 및 드레인 영역(DR)을 포함할 수 있다. 소오스 영역(SR)은 판(plate) 형태로 반도체 기판(100)의 전 영역에 배치될 수 있다. 이때, 소오스 영역(SR)은 반도체 장치의 공통 소오스 영역으로 사용될 수 있다. 소오스 영역(SR)은 N형의 불순물(예를 들어, 인, 비소)을 포함하여, N형 도전형을 가질 수 있다.
소오스 영역(SR) 상에 배치되고, 소오스 영역(SR)과 수직으로 이격된 드레인 영역(DR)이 배치될 수 있다. 드레인 영역(DR)은 활성 영역들(AP)의 상부 부분에 배치될 수 있다. 드레인 영역(DR)은 소오스 영역(SR)과 같은 도전형을 가져, N형의 불순물(예를 들어, 인, 비소)을 포함할 수 있다.
채널 영역(CR)은 활성 영역들(AP) 내에 소오스 영역(SR)과 드레인 영역(DR) 사이에 배치될 수 있다. 채널 영역(CR)은 소오스 및 드레인 영역들(SR, DR)과 다른 도전형을 가질 수 있다. 예를 들어, 채널 영역(CR)은 P형의 불순물(예를 들어, 붕소)을 포함할 수 있다.
활성 영역들(AP)은 반도체 기판(100)으로부터 돌출된 활성 기둥들(120)을 포함할 수 있다. 활성 기둥들(120)은 서로 수직하는 제 1 방향(X) 및 제 2 방향(Y)으로 서로 이격되어 배치될 수 있다. 활성 기둥들(120)은 바디부(BP) 및 바디부(BP)의 하부 측벽으로부터 제 1 방향(X)으로 돌출된 돌출부(PP)를 포함할 수 있다. 이로써, 활성 기둥들(120)의 바디부(BP)의 상부면은 활성 기둥들(120)의 돌출부(PP)의 상부면보다 높은 레벨에 위치할 수 있다.
드레인 영역(DR)은 활성 기둥들(120)의 바디부(BP)의 상부 부분에 배치될 수 있고, 소오스 영역(SR)은 활성 기둥들(120)의 아래의 활성 영역들(AP) 내에 배치되며, 인접하는 활성 기둥들(120) 사이에 공유될 수 있다. 채널 영역(CR)은 드레인 영역(DR)과 소오스 영역(SR) 사이에 배치된 활성 기둥들(120)의 바디부(BP)의 하부 부분 및 돌출부(PP)에 배치될 수 있다.
활성 기둥들(120) 사이에서 제 2 방향(Y)으로 연장되는 게이트 전극들(110)이 배치될 수 있다. 게이트 전극들(110)은 활성 기둥들(120)의 일 측벽들을 제 2 방향(Y)으로 가로지를 수 있다. 게이트 전극들(110)은 반도체 기판(100) 내에 배치될 수 있다. 게이트 전극들(110)은 각각은 게이트 절연막(104), 워드 라인(WL) 및 캐핑 패턴(108)을 포함할 수 있다.
워드 라인(WL)은 반도체 기판(100) 내에 배치되며, 활성 기둥들(120)의 채널 영역들(CR) 사이에 배치될 수 있다. 워드 라인(WL)은 금속 물질(예를 들어, 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo))을 포함할 수 있다. 캐핑 패턴(108)은 반도체 기판(100) 내에 배치되며, 워드 라인(WL)의 상부면과 반도체 기판(100)의 상부면 사이에 배치될 수 있다. 캐핑 패턴(108)은 절연 물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다. 게이트 절연막(104)은 워드 라인(WL)과 활성 기둥들(120) 사이에 배치되며, 캐핑 패턴(108)의 측벽 상으로 연장될 수 있다. 게이트 절연막(104)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 또는 열 산화막을 포함할 수 있다.
게이트 전극들(110)과 드레인 영역(DR) 사이에 분리 패턴들(132)이 배치될 수 있다. 분리 패턴들(132)은 제 2 방향(Y)으로 연장되어 게이트 전극들(110)과 평행하며, 라인 형태를 가질 수 있다. 분리 패턴들(132)은 활성 기둥들(120)의 돌출부(PP) 상에 배치될 수 있다.
분리 패턴들(132)은 워드 라인(WL)의 하부면과 상부면 사이에 배치되는 하부면을 가질 수 있다. 이때, 분리 패턴들(132)의 하부면은 채널 영역(CR)과 접촉할 수 있다. 분리 패턴들(132)은 게이트 전극들(120) 상으로 연장되어, 캐핑 패턴(108)의 일부 상부면과 접촉 수 있다. 분리 패턴들(132)의 하부면은 제 1 폭을 갖고, 분리 패턴들(132)의 상부면은 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다(W2>W1). 게이트 전극들(110)과 드레인 영역(DR) 사이에 배치되는 분리 패턴들(132)의 일부분은 균일한 폭을 가질 수 있고, 반도체 기판(100) 상에 배치되는 분리 패턴들(132)의 일부분은 균일한 폭을 가질 수 있다. 분리 패턴들(132)은 절연 물질을 포함할 수 있다. 예를 들어, 분리 패턴(132)은 실리콘 산화막을 포함할 수 있다.
활성 기둥들(120)의 바디부(BP) 상에 패드(P)가 배치될 수 있다. 패드(P)는 제 1 방향(X)으로 인접하는 분리 패턴들(132) 사이에 배치될 수 있다. 패드(P)는 드레인 영역(DR)과 전기적으로 연결될 수 있다. 평면적 관점에서, 패드(P)은 드레인 영역(DR)의 평면적보다 큰 평면적을 가질 수 있다. 패드(P)의 상부면은 분리 패턴들(132)의 상부면들과 공면을 가질 수 있다. 패드(P)는 도전 물질(예를 들어, 폴리 실리콘)을 포함할 수 있다.
반도체 기판(100) 상에 제 1 층간 절연막(140)이 배치될 수 있다. 제 1 층간 절연막(140)은 패드(P) 및 분리 패턴들(132)을 덮을 수 있다. 제 1 층간 절연막(140)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
제 1 층간 절연막(140)을 관통하는 노드 콘택(142)이 배치될 수 있다. 노드 콘택(142)은 패드(P)와 접촉하며, 드레인 영역(DR)과 전기적으로 연결될 수 있다. 노드 콘택(142)은 예를 들어, 금속 물질(예를 들어, 텅스텐 또는 구리)을 포함할 수 있다.
노드 콘택(142) 상에 제 2 층간 절연막(148)이 배치될 수 있고, 제 2 층간 절연막(148) 내에 정보 저장 구조체(150)이 제공될 수 있다. 정보 저장 구조체(150)는 노드 콘택(142)을 통해 드레인 영역(DR)과 전기적으로 연결될 수 있다. 정보 저장 구조체(150)는 예를 들어, 캐패시터 또는 자기 터널 접합(magnetic tunning junction; MTJ)일 수 있다. 제 2 층간 절연막(148)은 예를 들어, 절연물질(실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
정보 저장 구조체(150) 상에 비트 라인(BL)이 배치될 수 있다. 비트 라인(BL)은 제 1 방향(X)으로 연장되며, 제 1 방향(X)으로 배열된 복수 개의 정보 저장 구조체들(SE)과 연결될 수 있다. 비트 라인들(WL)은 정보 저장 구조체들(SE)과 전기적으로 연결될 수 있다. 비트 라인(BL)은 예를 들어, 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 4F2 레이아웃을 가질 수 있다. 이 때, F는 통상적으로 사진 공정을 통해 형성될 수 있는 최소 선폭을 나타낸다. 반도체 장치는 드레인 영역을 포함하는 활성 기둥을 가로지르는 게이트 전극들과 활성 기둥과 드레인 영역 사이를 가로지르는 분리 패턴을 포함할 수 있다. 분리 패턴은 활성 기둥의 양 옆에 배치되는 게이트 전극들 중 어느 하나와 드레인 영역 사이를 전기적으로 분리시킬 수 있다. 이에 따라, 하나의 활성 기둥에 하나의 게이트 전극에 의한 채널이 형성될 수 있어, 4F2 레이아웃에 따른 반도체 장치의 구동이 가능할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도이다. 설명의 간결함을 위해, 본 실시예들에 따른 반도체 장치는 도 2 에서 설명한 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 공정들에 관한 설명은 생략하기로 한다.
도 3을 참조하면, 게이트 전극들(110)과 드레인 영역(DR) 사이에 분리 패턴들(132)이 배치될 수 있다.
분리 패턴들(132)은 활성 기둥들(120)의 돌출부(PP) 상에 배치될 수 있으며, 분리 패턴들(132)의 하부면은 워드 라인(WL)의 상부면과 하부면 사이에 배치될 수 있다. 분리 패턴들(132)의 하부면은 제 1 폭(W1)을 가지고, 분리 패턴들(132)의 상부면은 제 1 폭(W1) 보다 큰 제 2 폭(W2)을 가질 수 있다(W2>W1). 분리 패턴들(132)은 하부면에서 상부면으로 갈수록 증가하는 폭을 가질 수 있다. 드레인 영역(DR)과 인접하는 분리 패턴들(132)의 일 측벽들은 분리 패턴들(132)의 하부면에 수직할 수 있고, 게이트 전극들(110)과 인접하는 분리 패턴들(132)의 타 측벽들은 분리 패턴들(132)의 하부면에 대해 각도(90<Θ<180)를 가지며 경사질 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도이다. 설명의 간결함을 위해, 본 실시예들에 따른 반도체 장치는 도 2 에서 설명한 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 공정들에 관한 설명은 생략하기로 한다.
도 4를 참조하면, 게이트 전극들(110)과 드레인 영역(DR) 사이에 배치되며, 활성 기둥들(120)의 타측벽들을 가로지르는 분리 패턴들(132)이 배치될 수 있다.
분리 패턴들(132)은 워드 라인(WL)의 하부면보다 낮은 레벨에 위치하는 하부면을 가질 수 있다. 분리 패턴들(132)의 하부면은 소오스 영역(SR)과 접촉할 수 있다.
분리 패턴들(132)은 게이트 전극들(120) 상으로 연장되어, 캐핑 패턴(108)의 상부면 일부분과 접촉할 수 있다. 분리 패턴들(132)의 하부면은 제 1 폭(W1)을 갖고, 분리 패턴들(132)의 상부면은 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다(W2>W1). 게이트 전극들(110)과 활성 기둥들(120) 사이에 배치되는 분리 패턴들(132)의 일부분은 균일한 폭을 가질 수 있고, 반도체 기판(100) 상에 배치되는 분리 패턴들(132)의 일부분은 균일한 폭을 가질 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도들이다. 설명의 간결함을 위해, 본 실시예들에 따른 반도체 장치는 도 2 에서 설명한 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 공정들에 관한 설명은 생략하기로 한다.
도 5 및 도 6을 참조하면, 활성 기둥들(120)의 돌출부(PP) 상에 배치된 분리 패턴들(132) 중 적어도 어느 하나는 워드 라인(WL)의 하부면과 상부면 사이에 배치되는 하부면을 가지지 않을 수 있다. 도 5에 도시된 것과 같이, 분리 패턴들(132)의 하부면은 드레인 영역(DR)과 의 하부면과 동일한 레벨에 배치될 수 있다. 도 6에 도시된 것과 같이, 분리 패턴들(132)의 하부면은 드레인 영역(DR)의 하부면보다 높은 레벨에 위치할 수 있다. 이 경우, 분리 패턴들(132)은 분리 패턴들(132)의 하부면과 채널 영역(CR) 사이에 배치되는 추가 도핑 영역(ADR)을 더 포함할 수 있다. 추가 도핑 영역(ADR)은 채널 영역(CR) 내에 배치될 수 있다. 추가 도핑 영역(ADR)은 채널 영역(CR)과 동일한 도전형을 가지며, 채널 영역(CR) 보다 고농도의 도핑 농도를 포함할 수 있다. 분리 패턴들 (132) 각각과 추가 도핑 영역(ADR)은 분리 구조체(ST)로 구성될 수 있다.
추가 도핑 영역(ADR)을 드레인 영역(DR)과 채널 영역(CR) 사이에 배치시켜 줌으로써, 채널 영역(CR)과 드레인 영역(DR) 사이에 전류가 흐르는데 필요한 문턱전압을 높일 수 있다. 따라서, 추가 도핑 영역(ADR)에 의해 채널 영역(CR)과 드레인 영역(DR) 사이에 채널 형성을 어렵게 할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다. 도 8은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 것으로, 도 7의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선 방향들로 자른 단면도이다. 설명의 간결함을 위해, 본 실시예들에 따른 반도체 장치는 도 1 및 도 2 에서 설명한 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 공정들에 관한 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 활성 기둥들(120)의 바디부(BP) 상에 패드(P)가 배치될 수 있다. 활성 기둥들(120)의 돌출부(PP) 상에 절연 패턴들(132)이 배치될 수 있다. 패드(P)는 제 1 방향(X)으로 인접하는 분리 패턴들(132) 사이에 배치될 수 있다. 패드(P)와 분리 패턴들(132) 사이에 스페이서(138)가 개재될 수 있다. 스페이서(138)는 분리 패턴들(132)의 측벽을 따라 제 2 방향(Y)으로 연장될 수 있다. 스페이서(138)의 상부면은 패드(P) 및 절연 패턴들(132)의 상부면들과 공면을 가질 수 있다. 스페이서(138)는 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 9a 내지 도 13a 및 18a 내지 21a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도들이다. 도 9b 내지 13b 및 도 18b 내지 도 21b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 9a 내지 도 13a 및 18a 내지 21a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도들이다. 도 14 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 관한 것으로, 도 13a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 자른 단면도들이다.
도 9a 및 도 9b를 참조하면, 반도체 기판(100)에 소오스 영역(SR)을 형성한다. 소오스 영역(SR)은 반도체 기판(100)의 전 영역에 형성되며, 판(plate) 형태를 가질 수 있다. 소오스 영역(SR)은 반도체 기판(100) 내에 N형의 불순물(예를 들어, 인, 비소)을 도핑하여 형성될 수 있다. 소오스 영역(SR)에는 고농도의 N형의 불순물이 도핑될 수 있다.
반도체 기판(100) 내에 활성 영역들(AP)을 정의하는 소자 분리막(102)이 형성될 수 있다. 소자 분리막(102)은 반도체 기판(100)의 소오스 영역(SR) 상에 형성될 수 있다. 활성 영역들(AP)은 활성 패턴을 포함할 수 있다. 활성 패턴은 소오스 영역(SR) 상에 위치하는 활성 영역들(AP)의 일부분에 해당될 수 있다. 활성 영역들(AP)은 소자 분리막(102)은 반도체 기판(100)에 이방성 식각 공정을 수행하여 트렌치들을 형성하고, 트렌치들 내에 절연 물질을 채워 형성될 수 있다. 이에 따라, 소자 분리막(102)에 의해 정의된 반도체 기판(100)의 제 1 방향(X)으로 연장될 수 있다.
도 10a 내지 도 10b를 참조하면, 반도체 기판(100) 내에 제 1 방향(X)에 수직하는 제 2 방향(Y)으로 활성 영역들(AP)을 가로지르는 게이트 전극들(110)이 형성될 수 있다. 게이트 전극들(110)을 형성하는 것은, 반도체 기판(100)을 이방성 식각 공정으로 식각하여 활성 영역들(AP)을 가로지르는 트렌치들을 형성하고, 트렌치들의 표면을 덮는 게이트 절연막(104)을 형성하고, 트렌치들의 하부 부분을 채워 워드 라인(WL)을 형성하고, 워드 라인(WL) 상에 트렌치들의 상부 부분을 채워 매립 패턴(108)을 형성하는 것을 포함할 수 있다.
게이트 절연막(104)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고 유전막(예를 들어, Al2O3) 중 적어도 어느 하나를 사용하여 형성될 수 있다. 게이트 절연막(106)을 실리콘 산화막으로 형성할 경우, 열산화 공정이 수행될 있고, 다른 막들의 경우에는 증착 공정이 수행될 수 있다. 워드 라인(WL)은 금속 물질(예를 들어, 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo))을 사용하여 형성될 수 있다. 매립 패턴(108)은 예를 들어, 절연 물질(실리콘 산화막 또는 실리콘 질화막)로 형성될 수 있다.
게이트 전극들(110)은 활성 영역들(AP)의 패턴 패턴 내에, 반도체 기판(100)으로부터 돌출된 활성 기둥들(120)을 정의할 수 있다. 활성 기둥들(120)은 제 1 방향(X) 및 제 2 방향(Y)으로 서로 이격되어 배치될 수 있다.
도 11a 내지 도 11b를 참조하면, 활성 기둥들(120) 내에 채널 영역(CR)이 형성될 수 있다. 채널 영역(CR)은 소오스 영역(SR) 상에 형성될 수 있다. 채널 영역(CR)은 이온 주입 공정을 이용하여, 소오스 영역(SR)과 다른 도전형을 갖는 P형의 불순물 이온(예를 들어, 보론)을 활성 기둥들(120) 내에 도핑하여 형성될 수 있다.
활성 기둥들(120) 내에 드레인 영역(DR)이 형성될 수 있다. 드레인 영역(DR)은 채널 영역(CR) 상에 형성될 수 있다. 이에 따라, 채널 영역(CR)은 소오스 영역(SR)과 드레인 영역(DR) 사이에 배치될 수 있다. 드레인 영역(DR)은 이온 주입 공정을 이용하여, 소오스 영역(SR)과 동일한 도전형을 갖는 N형의 불순물 이온을 활성 기둥들(120) 내에 도핑하여 형성될 수 있다. 드레인 영역(DR)은 소오스 영역(SR)과 다른 도핑 농도를 가질 수 있다. 예를 들어, 드레인 영역(DR)에는 소오스 영역(SR) 보다 낮은 불순물 도핑 농도를 포함할 수 있다.
이로써, 활성 영역들(AP) 각각은 소오스 영역(SR), 채널 영역(CR) 및 드레인 영역(DR)을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 반도체 기판(100) 상에 마스크 구조체들(128)이 형성될 수 있다. 마스크 구조체들(128)은 활성 기둥들(120)의 일측벽과 인접하는 드레인 영역(DR)의 제 1 부분(P1)을 덮으며, 활성 기둥들(120)의 타측벽과 인접하는 드레인 영역(DR)의 제 2 부분(P2)과 게이트 전극들(110) 사이에서 제 2 방향(Y)으로 연장될 수 있다. 마스크 구조체들(128)은 게이트 전극들(110)의 일부분을 덮도록 형성될 수 있다. 드레인 영역(DR)의 제 2 부분(P2)은 마스크 구조체들(128)에 의해 노출될 수 있다.
마스크 구조체들(128)은 반도체 기판(100) 상에 차례로 형성된 도전 패턴(124) 및 제 1 마스크 패턴(126)을 포함할 수 있다. 도전 패턴(124)은 반도체 기판(100) 상에 도전막 및 제 1 마스크 패턴(126)을 형성하고, 제 1 마스크 패턴(126)을 식각 마스크로 사용하여, 도전막을 패터닝하여 형성될 수 있다. 도전 패턴(124)은 예를 들어, 폴리 실리콘막으로 형성될 수 있고, 제 1 마스크 패턴(126)은 예를 들어, 실리콘 산화막으로 형성될 수 있다.
도 13a 내지 도 13b를 참조하면, 마스크 구조체들(128)에 노출된 드레인 영역(DR)의 제 2 부분(P2)을 식각하여 활성 기둥들(120) 내에 트렌치들(T)이 형성될 수 있다. 식각 공정은 매립 패턴(108) 및 게이트 절연막(104)에 대해 식각 선택성을 갖는 식각물질을 사용하여, 드레인 영역(DR)의 제 2 부분(P2)을 이방성 식각하는 것을 포함할 수 있다. 이때, 식각 공정은 트렌치들(T)의 바닥면들이 워드 라인(WL)의 상부면과 하부면 사이에 배치되도록 수행될 수 있다. 이에 따라, 트렌치들(T)의 바닥면들에 채널 영역(CR)이 노출될 수 있다. 트렌치들(T)을 채널 기둥들(120) 내에 형성하여, 채널 기둥들(120) 각각의 양 옆에 배치된 워드 라인(WL) 중 하나는 드레인 영역(DR)과 물리적으로 이격될 수 있고, 워드 라인 중 다른 하나는 드레인 영역(DR)과 인접하게 배치될 수 있다.
활성 기둥들(120)에 트렌치들(T)을 형성함으로써, 활성 기둥들(120)은 바디부(BP) 및 바디부(BP)의 하부 측벽으로부터 제 1 방향(X)으로 돌출된 돌출부(PP)를 갖도록 형성될 수 있다.
트렌치들(T)은 식각 방법 및 식각 정도에 따라 다양한 형태로 형성될 수 있다.
도 14를 참조하면, 트렌치들(T)을 식각하기 위한 식각 공정은 마스크 구조체들(128)에 노출된 드레인 영역(DR)의 제 2 부분(P2) 및 매립 패턴(108)의 일부분을 같이 식각하는 것을 포함할 수 있다. 이때, 식각 공정은 채널 기둥들(120)에 대한 식각률이 매립 패턴(120) 보다 더 큰 식각 용액을 사용하여 수행될 수 있다. 식각 공정은 트렌치들(T)의 바닥면들이 워드 라인(WL)의 상부면과 하부면 사이에 배치될 때까지 수행될 수 있다. 트렌치들(T)의 바닥면들에 채널 영역(CR)이 노출될 수 있고, 트렌치들(T)의 일측벽에 드레인 영역(DR)이 노출될 수 있고, 트렌치들(T)의 타측벽에 매립 패턴(108)이 노출될 수 있다. 트렌치들(T)의 바닥면은 트렌치들(T)의 상부보다 작은 폭을 가질 수 있다. 트렌치들(T)은 바닥면에서 상부로 갈수록 증가하는 폭을 가질 수 있다.
도 15를 참조하면, 식각 공정은 트렌치들(T)의 바닥면에 소오스 영역(SR)이 노출될 때까지 수행될 수 있다. 즉, 트렌치들(T)은 채널 기둥들(120)을 관통할 수 있다. 이에 따라, 트렌치들(T)은 워드 라인(WL)의 하부면보다 낮은 레벨에 위치하는 바닥면을 가질 수 있다. 트렌치들(T)은 균일한 폭을 갖도록 형성될 수 있다.
식각 공정은 모든 트렌치들(T)이 워드 라인(WL)의 상부면과 하부면 사이에 배치되는 바닥면을 갖도록 수행되지 못할 수 있다.
도 16을 참조하면, 트렌치들(T) 중에 적어도 어느 하나는 드레인 영역(DR)의 하부면과 동일한 레벨에 배치되는 바닥면을 가질 수 있다. 다른 예로, 도 17을 참조하면, 트렌치들(T) 중 적어도 어느 하나는 드레인 영역(DR)의 하부면 보다 높은 레벨에 배치되는 바닥면을 가질 수 있다. 이 경우, 트렌치들(T)의 바닥면에 노출된 채널 기둥들(120)에 이온 주입 공정을 수행하여, 채널 기둥들(120) 내에 추가 도핑 영역(ADR)을 형성할 수 있다. 이온 주입 공정은 채널 영역(CR) 내에 추가 도핑 영역(ADR)이 형성될 때까지 수행될 수 있다.
추가 도핑 영역(ADR)은 채널 영역(CR)과 동일한 도전형을 갖는 불순물 이온을 도핑하여 형성될 수 있다. 추가 도핑 영역(ADR)은 채널 영역(CR) 보다 고농도의 불순물 이온이 도핑될 수 있다.
도 18a 및 도 18b를 참조하면, 반도체 기판(100)의 전면 상에 절연막(130)이 형성될 수 있다. 절연막(130)은 트렌치들(T)을 채우고, 마스크 구조체들(128) 및 게이트 전극들(110)을 덮을 수 있다. 절연막(130)은 절연 물질(예를 들어, 실리콘 산화막)로 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 절연막(130)에 평탄화 공정을 수행하여, 분리 패턴들(132)이 형성될 수 있다. 평탄화 공정은 도전 패턴(124)의 상부면이 노출될 때까지 수행되어, 절연막(130)과 제 1 마스크 패턴(126)이 제거될 수 있다. 평탄화 공정은 화학적 기계적 연마 공정 또는 에치백(etch-back) 공정일 수 있다.
분리 패턴들(132)은 활성 기둥들(120) 내에 형성될 수 있으며, 반도체 기판(100)의 상부면 상에 돌출되어, 매립 패턴(108)의 일부분을 덮을 수 있다. 활성 기둥들(120) 내에서, 분리 패턴들(132)은 게이트 전극들(110)과 드레인 영역(DR) 사이에 배치되고, 제 2 방향(Y)으로 연장될 수 있다. 그리고, 반도체 기판(100) 상에서, 분리 패턴들(132)은 도전 패턴들(124) 사이에서 제 2 방향(Y)으로 연장될 수 있다.
분리 패턴들(132)은 워드 라인(WL)의 상부면과 하부면 사이에 배치되는 하부면을 가질 수 있다. 즉, 분리 패턴들(132)의 하부면은 드레인 영역(DR)의 하부면보다 낮은 레벨에 위치할 수 있다.
도 20a 및 도 20b를 참조하면, 분리 패턴들(132) 상에 제 2 마스크 패턴들(134)이 형성될 수 있다. 평면적인 관점에서, 제 2 마스크 패턴들(134)은 제 1 방향(X)으로 배열된 활성 기둥들(120)을 덮으며 제 1 방향(X)으로 연장될 수 있다. 제 2 마스크 패턴들(134)에 의해 도전 패턴들(134)의 일부분이 노출될 수 있다. 제 2 마스크 패턴들(134)은 도전 패턴들(124)에 식각 선택성을 갖는 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 또는 실리콘 질화막일 수 있다.
도 21a 및 도 21b를 참조하면, 제 2 마스크 패턴들(134)을 식각 마스크로 사용하여 도전 패턴들(124)을 식각하여, 활성 기둥들(120) 상에 패드(P)가 형성될 수 있다. 패드(P)는 제 1 방향(X)으로 마주보는 분리 패턴들(132) 사이에 배치될 수 있다. 패드(P)는 활성 패턴들(AP)의 드레인 영역(DR)과 접촉하여 전기적으로 연결될 수 있다. 식각 공정은 습식 식각 또는 건식 식각 공정일 수 있다. 패드(P)를 형성한 후에, 제 2 마스크 패턴들(134)은 제거될 수 있다.
다시 도 1 및 도 2를 참조하면, 반도체 기판(100) 상에 패드(P)를 노출시키는 오프닝을 포함하는 제 1 층간 절연막(140)을 형성하고, 오프닝 내에 금속 물질(예를 들어, 알루미늄 등)을 채워 노드 콘택(142)을 형성할 수 있다. 노드 콘택(142)은 드레인 영역(DR)과 전기적으로 연결될 수 있다. 노드 콘택(142)이 형성된 후에, 노드 콘택(142) 상에 제 2 층간 절연막(148)을 형성하고, 제 2 층간 절연막(148) 내에 정보 저장 구조체(150)가 제공될 수 있다. 정보 저장 구조체(150)는 드레인 영역(DR)과 전기적으로 연결될 수 있다. 정보 저장 구조체(150)는 예를 들어, 캐패시터(capacitor) 또는 자기 터널 접합(magnetic tunning junction; MTJ)일 수 있다. 제 1 및 제 2 층간 절연막들(140, 148)은 절연 물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)으로 형성될 수 있다.
제 2 층간 절연막(148) 상에 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 제 1 방향(X)으로 배열된 복수 개의 정보 저장 구조체들(SE)과 연결되며, 제 1 방향(X)으로 연장될 수 있다. 비트 라인(BL)은 금속 물질(예를 들어, 텅스텐)로 형성될 수 있다.
도 22a 내지 도 25a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도들이다. 도 22b 내지 도 25b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 22a 내지 도 25a의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ'선 방향들로 자른 단면도들이다. 설명의 간결함을 위해, 본 실시예에 따른 반도체 장치의 제조 방법은 도 9a 내지 도 13a 및 18a 내지 21a에서 설명한 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 공정들에 관한 설명은 생략하기로 한다.
도 22a 및 도 22b를 참조하면, 마스크 구조체들(128)의 양 측벽들을 덮는 스페이서들(150)이 형성될 수 있다. 스페이서들(150)은 마스크 구조체들(128)의 측벽들을 따라 제 2 방향(Y)으로 연장될 수 있다. 스페이서들(150)은 활성 기둥들(120)의 상부면과 마스크 구조체들(128)을 표면을 컨포말하게 덮는 절연막을 형성하고, 절연막에 에치백(etch back) 공정을 수행하여 형성될 수 있다. 스페이서들(150)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 마스크 구조체(128) 및 스페이서들(150)에 노출된 드레인 영역(DR)의 제 2 부분(P2)을 식각하여, 활성 기둥들(120) 내에 트렌치들(T)이 형성될 수 있다. 식각 공정은 트렌치들(T)의 바닥면들이 워드 라인들(WL)의 상부면 및 바닥면 사이에 배치될 때까지 수행될 수 있다. 도전 패턴(124)은 폴리 실리콘을 포함하기 때문에, 드레인 영역(DR)의 제 2 부분(P2)을 식각할 때 도전 패턴(124)의 측벽이 같이 식각될 수 있다. 따라서, 스페이서들(150)을 도전 패턴(124)의 측벽 상에 형성하여, 식각 공정 동안에 도전 패턴(124)의 측벽을 보호할 수 있다.
도 24a 및 도 24b를 참조하면, 반도체 기판(100)의 전면 상에 절연막(130)이 형성될 수 있다. 절연막(130)은 트렌치들(T)을 채우고, 마스크 구조체들(128), 스페이서들(150) 및 게이트 전극들(120)을 덮을 수 있다.
도 25a 및 도 25b를 참조하면, 절연막(130)에 평탄화 공정을 수행하여, 분리 패턴(132)이 형성될 수 있다. 평탄화 공정은 도전 패턴(124)의 상부면이 노출될 때까지 수행되어, 절연막(130)과 스페이서들(150)의 일부분 및 제 1 마스크 패턴(126)이 제거될 수 있다. 분리 패턴(132)은 스페이서들(150) 사이로 제 2 방향(Y)으로 연장될 수 있다.
다시 도 7 및 도 8을 참조하면, 도전 패턴(124)을 식각하여, 활성 패턴들(AP) 상에 패드(P)가 형성될 수 있다. 패드(P) 상에 차례로 노드 콘택(142) 및 정보 저장 구조체(150)를 형성할 수 있다. 그리고, 제 1 방향(X)으로 연장하며, 제 1 방향(X)으로 배열된 복수 개의 정보 저장 구조체들(SE)과 연결되는 비트 라인(BL)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판
102: 소자 분리막
120: 활성 기둥들
132: 분리 패턴들
DR: 드레인 영역
P: 패드
BL: 비트 라인
102: 소자 분리막
120: 활성 기둥들
132: 분리 패턴들
DR: 드레인 영역
P: 패드
BL: 비트 라인
Claims (10)
- 반도체 기판으로부터 돌출되며, 서로 교차하는 제 1 방향 및 제 2 방향으로 이격되어 배치된 활성 기둥들;
상기 활성 기둥들 사이에서 상기 제 1 방향으로 연장되는 워드 라인;
상기 활성 기둥들의 상부에 배치된 드레인 영역;
상기 워드 라인과 상기 드레인 영역 사이에 제공되고, 상기 드레인 영역의 하부면보다 낮은 레벨에 위치하는 하부면을 갖는 분리 패턴;
상기 워드 라인의 상부면과 상기 반도체 기판의 상부면 사이에 배치된 캐핑 패턴; 및
상기 워드 라인과 상기 활성 기둥들 사이에 배치되며, 상기 캐핑 패턴의 측벽 상으로 연장되는 게이트 절연막을 더 포함하되,
상기 분리 패턴은 상기 분리 패턴과 인접하는 상기 캐핑 패턴의 일부분을 덮는 반도체 장치.
- 제 1 항에 있어서,
상기 분리 패턴은 상기 제 1 방향으로 연장되어 상기 워드 라인과 평행하며, 라인 형태를 갖는 반도체 장치.
- 삭제
- 제 1 항에 있어서,
상기 분리 패턴은 상기 분리 패턴의 상기 하부면에서 상기 분리 패턴의 상부면으로 갈수록 증가하는 폭을 갖는 반도체 장치.
- 제 1 항에 있어서,
상기 분리 패턴의 상기 하부면은 제 1 폭을 갖고, 상기 분리 패턴의 상부면은 상기 제 1 폭보다 큰 제 2 폭을 갖되,
상기 드레인 영역과 상기 활성 기둥들 사이에 배치된 상기 분리 패턴의 일부분은 균일한 폭을 갖고,
상기 캐핑 패턴 상에 배치되는 상기 분리 패턴의 다른 부분은 균일한 폭을 갖는 반도체 장치.
- 제 1 항에 있어서,
상기 드레인 영역과 수직적으로 이격되며, 상기 워드 라인들의 하부면들 아래에 배치되는 소오스 영역을 더 포함하고,
상기 분리 패턴의 상기 하부면은 상기 소오스 영역과 접촉하는 반도체 장치.
- 제 1 항에 있어서,
상기 활성 기둥들 상에 배치되고, 상기 드레인 영역과 연결되는 패드를 더 포함하되,
평면적 관점에서, 상기 패드는 상기 드레인 영역의 평면적보다 큰 평면적을 갖는 반도체 장치.
- 제 1 항에 있어서,
상기 활성 기둥들의 상기 드레인 영역 상에 배치되어, 상기 드레인 영역과 전기적으로 연결되고, 상기 제 2 방향으로 인접하는 복수 개의 분리 패턴들 사이에 배치되는 패드; 및
상기 복수 개의 분리 패턴들과 상기 패드 사이에 개재된 스페이서를 더 포함하는 반도체 장치.
- 제 1 항에 있어서,
상기 활성 기둥들 상에 배치되며, 상기 드레인 영역과 연결되는 패드;
상기 패드 상에 배치되어, 상기 패드와 연결되는 정보 저장 구조체; 및
상기 정보 저장 구조체 상에 배치되어, 상기 정보 저장 구조체와 연결되며, 상기 제 2 방향으로 연장되는 비트 라인을 더 포함하는 반도체 장치.
- 반도체 기판으로부터 돌출되며, 서로 교차하는 제 1 방향 및 제 2 방향으로 이격되어 배치된 활성 기둥들, 상기 활성 기둥들 각각은 바디부 및 상기 바디부의 하부 측벽으로부터 상기 제 1 방향으로 돌출된 돌출부를 갖고;
상기 활성 기둥들 사이에서 상기 제 2 방향으로 연장되는 워드 라인들; 및
상기 활성 기둥들의 상기 돌출부 상에 배치되며, 상기 워드 라인들의 상부면들과 하부면들 사이에 하부면을 갖는 분리 구조체를 포함하는 반도체 장치.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |