JP2014049481A - 半導体装置 - Google Patents
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Abstract
【課題】トランジスタのサイズを増大させることなく耐圧性能を向上させることができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置は、半導体層の上面部分に設けられる第1導電型のドレイン領域およびソース領域と、ドレイン領域およびソース領域の間を仕切る位置に、半導体層の上面から下方へ向けて延在する絶縁層領域と、ドレイン領域の下面から下方へ向けて延在し、不純物濃度がドレイン領域よりも低い第1導電型の半導体領域と、ソース領域の下面から下方へ向けて延在し、半導体層の内部で第1導電型の半導体領域と接合される第2導電型の半導体領域と、絶縁層領域の内部に埋め込まれ、上面がドレイン領域の上面よりも下方に位置し、第1導電型の半導体領域よりも第2導電型の半導体領域寄りに設けられるゲート電極とを備える。
【選択図】図2
【解決手段】実施形態に係る半導体装置は、半導体層の上面部分に設けられる第1導電型のドレイン領域およびソース領域と、ドレイン領域およびソース領域の間を仕切る位置に、半導体層の上面から下方へ向けて延在する絶縁層領域と、ドレイン領域の下面から下方へ向けて延在し、不純物濃度がドレイン領域よりも低い第1導電型の半導体領域と、ソース領域の下面から下方へ向けて延在し、半導体層の内部で第1導電型の半導体領域と接合される第2導電型の半導体領域と、絶縁層領域の内部に埋め込まれ、上面がドレイン領域の上面よりも下方に位置し、第1導電型の半導体領域よりも第2導電型の半導体領域寄りに設けられるゲート電極とを備える。
【選択図】図2
Description
本発明の実施形態は、半導体装置に関する。
従来、高耐圧のトランジスタとしてLDMOS(Laterally Diffused Metal Oxide Semiconductor)トランジスタが知られている。また、LDMOSトランジスタの耐圧性能をさらに向上させる技術として、ゲート電極とドレイン領域との間にゲート絶縁膜よりも厚い酸化膜を設ける技術が開示されている。
しかしながら、従来の技術では、高耐圧なトランジスタほど、前述の厚い酸化膜によって隔てられるゲート電極とドレイン領域との距離が長くなり、トランジスタのサイズが増大するという問題があった。
本発明の一つの実施形態は、トランジスタのサイズを増大させることなく耐圧性能を向上させることができる半導体装置を提供することを目的とする。
本発明の一つの実施形態によれば、半導体装置が提供される。半導体装置は、第1導電型のドレイン領域およびソース領域と、絶縁層領域と、第1導電型の半導体領域と、第2導電型の半導体領域と、ゲート電極とを備える。第1導電型のドレイン領域およびソース領域は、半導体層の上面部分に設けられる。絶縁層領域は、前記ドレイン領域およびソース領域の間を仕切る位置に、前記半導体層の上面から下方へ向けて延在する。第1導電型の半導体領域は、前記ドレイン領域の下面から下方へ向けて延在し、不純物濃度が前記ドレイン領域よりも低い。第2導電型の半導体領域は、前記ソース領域の下面から下方へ向けて延在し、前記半導体層の内部で前記第1導電型の半導体領域と接合される。ゲート電極は、前記絶縁層領域の内部に埋め込まれ、上面が前記ドレイン領域の上面よりも下方に位置し、前記第1導電型の半導体領域よりも前記第2導電型の半導体領域寄りに設けられる。
以下に添付図面を参照して、実施形態に係る半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下では、実施形態に係る半導体装置がLDMOS(Laterally Diffused Metal Oxide Semiconductor)トランジスタ(以下、「LDMOS」と記載する)である場合について説明するが、半導体装置は任意の電界効果トランジスタであってもよい。
(第1の実施形態)
図1は、第1の実施形態に係るLDMOS1の上面を示す説明図である。図1に示すように、LDMOS1は、例えばシリコンウェハ等の基板へ埋め込まれる上面視細長形状をした第1導電型のドレイン領域Dと、ドレイン領域Dを上面視環状に囲む絶縁層領域2とを備える。また、LDMOS1は、絶縁層領域2の内部に、ドレイン領域Dの周りを囲むように埋め込まれるゲート電極Gを備える。
図1は、第1の実施形態に係るLDMOS1の上面を示す説明図である。図1に示すように、LDMOS1は、例えばシリコンウェハ等の基板へ埋め込まれる上面視細長形状をした第1導電型のドレイン領域Dと、ドレイン領域Dを上面視環状に囲む絶縁層領域2とを備える。また、LDMOS1は、絶縁層領域2の内部に、ドレイン領域Dの周りを囲むように埋め込まれるゲート電極Gを備える。
また、LDMOS1は、上面視環状の絶縁層領域2の外周を囲むように基板へ埋め込まれる第2導電型の半導体領域4を備え、かかる第2導電型の半導体領域4の上面のうち、LDMOS1のソースとなる部分に第1導電型のソース領域Sを備える。
つまり、LDMOS1では、上面視において細長矩形環状に形成される絶縁層領域2の長辺部分を挟んでドレイン領域Dと対向する位置にソース領域Sが設けられる。なお、LDMOS1の内部構造の一例については、図2および図3を参照して後述する。
ここで、上面視において細長矩形環状に形成される絶縁層領域2の短辺部分近傍の領域は、LDMOS1のアクティブ領域として使用されない領域である。そこで、LDMOS1では、かかる絶縁層領域2の短辺部分に、ゲート電極Gへ接続されるゲートコンタクト電極Gaが設けられる。
これにより、ゲート電極Gが絶縁層領域2の内部へ埋め込まれてもゲート電極Gへの制御信号の入力が可能となる。なお、図1では、図示を省略しているが、ソース領域Sの上面における所定位置には、ソースコンタクト電極Sa(図2参照)、ドレイン領域Dの上面における所定位置には、ドレインコンタクト電極Da(図2参照)が設けられる。
次に、図2および図3を参照し、LDMOS1の内部構造の一例について説明する。図2および図3は、第1の実施形態に係るLDMOS1の断面を示す説明図である。なお、図2には、図1に示すA−A´線による断面を模式的に示しており、図3には、図1に示すB−B´による断面を模式的に示している。
図2に示すように、LDMOS1は、例えば、シリコンウェハ等の基板10に形成される。そして、LDMOS1は、基板10上の半導体層の上面部分に設けられる第1導電型のドレイン領域Dと、第1導電型のソース領域Sとを備える。
かかるドレイン領域Dの上面には、ドレインコンタクト電極Daが設けられ、ソース領域Sの上面には、ソースコンタクト電極Saが設けられる。また、LDMOS1は、ドレイン領域Dおよびソース領域Sの間を仕切る位置に、半導体層の上面から下方ヘ向けて延在する絶縁層領域2を備える。かかる絶縁層領域2は、例えば、酸化シリコン等の絶縁体である。
また、LDMOS1は、ドレイン領域Dの下方に第1導電型の半導体領域3を備える。この第1導電型の半導体領域3は、ドレイン領域Dの下面から下方へ向けて延在し、不純物濃度がドレイン領域Dよりも低い領域である。
また、LDMOS1は、ソース領域Sの下方に第2導電型の半導体領域4を備える。この第2導電型の半導体領域4は、ソース領域Sの下面から下方へ向けて延在し、半導体層の内部で第1導電型の半導体領域3と接合される。これら、第1導電型の半導体領域3と第2導電型の半導体領域4との接合部には、空乏層であるジャンクション領域5が形成される。
さらに、LDMOS1は、絶縁層領域2の内部に埋め込まれたゲート電極Gを備える。このゲート電極Gは、上面がドレイン領域Dの上面よりも下方に位置する深さに埋め込まれ、第1導電型の半導体領域3よりも第2導電型の半導体領域4寄りに設けられる。
かかるLDMOS1では、絶縁層領域2の中で、ゲート電極Gにおけるソース領域S側の側面および下面の一部と、第2導電型の半導体領域4との間の部位がゲート絶縁膜21となる。一方、絶縁層領域2の中で、ゲート電極Gにおけるドレイン領域D側の側面と、第1導電型の半導体領域3との間の部位が、ドレイン領域Dとソース領域Sとの間の電界を緩和するフィールドプレート22となる。
このように、LDMOS1は、ドレイン領域Dの下面から半導体層の下方へ延在する第1導電型の半導体領域3とゲート電極Gとの間に、ゲート絶縁膜21よりも幅が広く半導体層の深さ方向へ延伸する絶縁体によって形成されたフィールドプレート22を備える。
かかるLDMOS1では、半導体層へ埋め込まれる絶縁層領域2の深さ方向の長さが大きいほど、ドレイン領域Dとソース領域Sとの間の耐圧性能が向上する。したがって、LDMOS1によれば、上面のサイズを増大させることなく、ドレイン領域Dとソース領域Sとの間の耐圧性能を向上させることができる。
しかも、LDMOS1のゲート電極Gは、上面がドレイン領域Dよりも半導体層内で深い位置となるように設けられる。そして、かかるゲート電極Gとドレイン領域Dとの間には、絶縁体である絶縁層領域2が介在する。このように、LDMOS1では、ドレイン領域Dとゲート電極Gとを、絶縁体を介して半導体層の深さ方向へ離隔させることで、ドレイン領域Dとゲート電極Gとの間の距離をかせいでいる。
これにより、LDMOS1では、ドレイン領域Dとゲート電極Gとの間の耐圧性能が向上する。したがって、LDMOS1によれば、例えば、ESD(静電気放電)によって異常な高電圧がドレイン領域Dへ印加された場合に、ドレイン領域Dからゲート電極Gへ電流が流れることを防止して、LDMOS1の破損を防止することができる。
また、かかるLDMOS1では、ドレイン領域Dとゲート電極Gとの半導体層における深さ方向の距離をさらに大きくすることで、トランジスタの上面視のサイズを増大させることなく、ドレイン領域Dとゲート電極Gとの間の耐圧性能を向上させることができる。
また、LDMOS1では、半導体層の表面部分においても、ドレイン領域Dとソース領域Sとが絶縁層領域2によって離隔されているので、半導体層の表面部分でドレイン領域Dとソース領域Sとの間でショートが発生することを防止することができる。
また、LDMOS1のソース領域Sは、半導体層内部における下面の深さ位置が、半導体層内部におけるゲート電極G上面の深さ位置にまで達するように設けられる。これにより、LDMOS1では、ソース領域Sの下面とゲート絶縁膜21の最上部とが面一の位置関係となるので、高速な動作が可能となる。
また、LDMOS1では、ゲート電極Gが絶縁層領域2に埋め込まれ、図2に示すように、ドレイン領域D、絶縁層領域2およびソース領域Sの各上面が面一となるように形成される。これにより、LDMOS1上面の平坦性が向上するので、LDMOS1よりも上層に半導体素子や配線層が設けられる場合に、これら半導体素子や配線層等の形成位置の位置合わせ精度を向上させることができる。
また、LDMOS1では、ドレイン領域Dの下面から下方へ延在する第1導電型の半導体領域3と、ソース領域Sの下面から下方へ延在する第2導電型の半導体領域4とは、絶縁層領域2の下面側で接合される。
これにより、絶縁層領域2における第2導電型の半導体領域4と接する面部分、つまり、絶縁層領域2におけるソース領域S側の側面から下面の一部までの部分がゲート絶縁膜21となる。
このように、LDMOS1では、絶縁層領域2の側面に加え、絶縁層領域2の下面の一部までがゲート絶縁膜21となるので、動作時に形成されるチャネルが拡大され、ソース領域Sおよびドレイン領域Dへ流す電流量を増大させることができる。
また、図3に示すように、ゲートコンタクト電極Gaは、上面にソース領域Sが形成されない第2導電型の半導体領域4近傍、すなわち、LDMOS1のアクティブ領域として機能しない領域に位置するゲート電極Gの上面に設けられる。
かかるゲートコンタクト電極Gaが上面に設けられる部分についても、ゲート電極Gは、絶縁層領域2によってドレイン領域Dから離隔されるので、ドレイン領域Dとゲート電極Gとの間の耐圧性能が十分に確保される。
なお、図3では、ゲート電極Gの上面が絶縁層領域2の上面である場合を示しているが、ゲートコンタクト電極Gaが設けられる部分のゲート電極Gは、上面がドレイン領域Dよりも下方に位置するように、絶縁層領域2の内部へ埋め込まれてもよい。
これにより、絶縁層領域2によって隔てられるゲート電極Gとドレイン領域Dとの間の距離がさらに大きくなるので、ゲート電極Gとドレイン領域Dとの間の耐圧性能をさらに向上させることができる。
次に、図4〜図6を参照し、LDMOS1の製造工程について説明する。図4〜図6は、第1の実施形態に係るLDMOS1の製造工程を示す断面説明図である。以下では、第1導電型がN型、第2導電型がP型である場合について説明する。なお、第1導電型は、P型でもよく、かかる場合には、第2導電型がN型となる。
LDMOS1を製造する場合には、図4の(a)に示すように、まず、シリコンウェハ等の基板10を用意する。そして、図4の(b)に示すように、後にドレイン領域Dとなる領域を囲むように、基板10にトレンチ11を形成する。
具体的には、例えば、基板10の上面に、フォトリソグラフィー技術を用いてトレンチ11の形成位置が開口されたレジスト(図示略)を形成する。そして、かかるレジストをマスクとして用い、基板10のレジストによって被覆されていない部分を上面から下方へ向けて所定の深さまでエッチングすることにより、トレンチ11を形成する。
続いて、図4の(c)に示すように、トレンチ11へ酸化シリコンを埋め込むことにより、絶縁層領域2を形成する。このとき、例えば、CVD(Chemical Vapor Deposition)によってトレンチ11の内部に絶縁層領域2を形成する。
その後、図5の(a)に示すように、基板10における絶縁層領域2によって囲まれる領域の上面から下方へ向けて延在する第1導電型(以下、「N型」と記載する)の半導体領域3を形成する。
例えば、基板10における上面視環状をした絶縁層領域2によって囲まれる領域の上面から基板10の内部へ、リン等のN型の不純物イオンをイオン注入し、その後、アニール処理を行うことで不純物イオンを熱拡散させてN型の半導体領域3を形成する。ここでのアニール処理では、上面視環状に形成される絶縁層領域2の内周側面から絶縁層領域2の下面の一部までN型の不純物イオンを熱拡散させる。
続いて、図5の(b)に示すように、基板10における絶縁層領域2によって囲まれる領域の外側上面から下方へ延在する第2導電型(以下、「P型」と記載する)の半導体領域4を形成する。
例えば、基板10における上面視環状をした絶縁層領域2の外周の外側上面から基板10の内部へ、ボロン等のP型の不純物イオンをイオン注入し、その後、アニール処理を行うことで不純物イオンを熱拡散させてP型の半導体領域4を形成する。
ここでのアニール処理では、上面視環状に形成される絶縁層領域2の外周側面から絶縁層領域2の下面の一部までP型の不純物イオンを熱拡散させる。これにより、P型の半導体領域4とN型の半導体領域3とは、絶縁層領域2の下面側でPN接合され、PN接合部分にジャンクション領域5が形成される。
その後、図5の(c)に示すように、N型の半導体領域3の上面部分にN型のドレイン領域Dを形成し、P型の半導体領域4の上面部分にN型のソース領域Sを形成する。例えば、N型の半導体領域3の上面から内部へリン等のN型の不純物イオンをイオン注入する。このとき、N型の半導体領域3よりも不純物濃度が高くなるようにイオン注入を行なう。その後、アニール処理を行うことでN型の不純物イオンを熱拡散させてドレイン領域Dを形成する。
さらに、P型の半導体領域4の上面から内部へ、例えば、リン等のN型の不純物イオンをイオン注入する。このとき、ドレイン領域Dを形成する場合と同程度の不純物イオン濃度となるようにイオン注入を行なう。その後、アニール処理を行うことでN型の不純物イオンを熱拡散させてソース領域Sを形成する。ここでの、アニール処理では、後に形成されるゲート電極Gの上面と同等の深さ位置までN型の不純物イオンを熱拡散させる。
その後、図6の(a)に示すように、絶縁層領域2に上面からトレンチ12を形成する。例えば、絶縁層領域2の上面に、フォトリソグラフィー技術を用いてトレンチ12の形成位置が開口されたレジスト(図示略)を形成する。そして、かかるレジストをマスクとして用い、絶縁層領域2のレジストによって被覆されていない部分を上面から下方へ向けて所定の深さまでエッチングすることにより、トレンチ12を形成する。
このとき、上面視環状に形成されるトレンチ12は、トレンチ12の外周側面から絶縁層領域2のソース領域S側外側面までの距離が、一般的なゲート絶縁膜の膜厚と同等(例えば、10数nm程度)となるように形成される。また、トレンチ12は、トレンチ12の底面から絶縁層領域2の下面までの距離が、一般的なゲート絶縁膜の膜厚と同等(例えば、10数nm程度)となるように形成される。
さらに、トレンチ12は、内周側面から絶縁層領域2のドレイン領域D側外側面までの距離が、ドレイン領域Dとソース領域Sおよび後に形成されるゲート電極Gとの間の電界を緩和可能な幅(例えば、数100nm程度)になるように形成される。
続いて、図6の(b)に示すように、トレンチ12の内部にゲート電極Gを形成する。例えば、トレンチ12の内部にCVDによってポリシリコン層を形成することでゲート電極Gを形成する。このとき、ゲート電極Gにおける上面の高さ(深さ)位置がソース領域Sにおける下面の高さ(深さ)位置と略等しくなるようにポリシリコン層を形成する。
その後、図6の(c)に示すように、ゲート電極Gの上面に、例えば、CVDによって酸化シリコン層を形成し、酸化シリコンによってトレンチ12を埋め戻すことにより、ゲート電極Gが絶縁層領域2の内部に埋め込まれる。
最後に、ここでは、図示していないが、ドレイン領域Dの上面にドレインコンタクト電極Daを形成し、ソース領域Sの上面にソースコンタクト電極Saを形成する(図2参照)。また、このとき、同時にゲートコンタクト電極Ga(図1参照)を形成する。これにより、図2に示すLDMOS1が形成される。
上述したように、第1の実施形態に係る半導体装置は、第1導電型のドレイン領域およびソース領域と、絶縁層領域と、第1導電型の半導体領域と、第2導電型の半導体領域と、ゲート電極とを備える。第1導電型のドレイン領域およびソース領域は、半導体層の上面部分に設けられる。絶縁層領域は、ドレイン領域およびソース領域の間を仕切る位置に、半導体層の上面から下方へ向けて延在する。
また、第1導電型の半導体領域は、ドレイン領域の下面から下方へ向けて延在し、不純物濃度がドレイン領域よりも低い。第2導電型の半導体領域は、ソース領域の下面から下方へ向けて延在し、半導体層の内部で第1導電型の半導体領域と接合される。ゲート電極は、絶縁層領域の内部に埋め込まれ、上面がドレイン領域の上面よりも下方に位置し、第1導電型の半導体領域よりも第2導電型の半導体領域寄りに設けられる。
かかる構成により、第1の実施形態に係る半導体装置は、トランジスタのサイズを増大させることなく耐圧性能を向上させることができる。
(第2の実施形態)
次に、図7を参照し、第2の実施形態に係るLDMOS1aについて説明する。図7は、第2の実施形態に係るLDMOS1aの断面を示す説明図である。ここでは、図7に示す構成要素のうち、図2に示す構成要素と同一の構成要素については、図2に示す符号と同一の符号を付することにより、その説明を省略する。
次に、図7を参照し、第2の実施形態に係るLDMOS1aについて説明する。図7は、第2の実施形態に係るLDMOS1aの断面を示す説明図である。ここでは、図7に示す構成要素のうち、図2に示す構成要素と同一の構成要素については、図2に示す符号と同一の符号を付することにより、その説明を省略する。
図7に示すように、LDMOS1aは、N型の半導体領域31およびP型の半導体領域41の形状が図2に示すLDMOS1とは異なり、その他の構成は、図2に示すDMOS1と同様である。
具体的には、LDMOS1aにおけるドレイン領域Dの下面から下方へ延在するN型の半導体領域31は、絶縁層領域2aにおける下面からソース領域S側の下側側面まで回り込み、ソース領域Sの下面から下方へ延在するP型の半導体領域41の下面と接合される。
かかる構成の場合、ジャンクション領域51は、絶縁層領域2aのソース領域S側に形成される。また、フィールドプレート22aは、図2に示すLDMOS1と同様の位置に同様の形状で形成される。なお、ゲート絶縁膜21aは、絶縁層領域2aの中で、ゲート電極GとN型の半導体領域41とによって挟まれる部分に形成される。
かかるLDMOS1aにおいても、ドレイン領域D、絶縁層領域2a、ゲート電極Gおよびソース領域Sの相対的な位置関係は、図2に示すLDMOS1と同様である。したがって、LDMOS1aによれば、図2に示すLDMOS1と同様に、トランジスタのサイズを増大させることなく耐圧性能を向上させることができる。
また、LDMOS1aでは、P型の半導体領域41下面の深さ位置が浅くて済むため、P型の半導体領域41を形成する際のアニール処理時間を短縮することができる。したがって、LDMOS1aによれば、アニール処理時の熱によるLDMOS1aへの悪影響を低減することができる。
なお、LDMOS1aでは、図2に示すLDMOS1よりも広範囲にN型の半導体領域31が形成されるが、LDMOS1aのN型の半導体領域31における下面の深さ位置と、LDMOS1のN型の半導体領域3の下面の深さ位置は等しい。したがって、両N型の半導体領域3、31は、不純物イオンをイオン注入する面積が異なるだけで、同じアニール処理時間によって形成することができる。
上述したように、第2の実施形態に係る半導体装置によれば、トランジスタのサイズを増大させることなく耐圧性能を向上させることができ、しかも、第2導電型の半導体領域を形成する際のアニール処理時間を短縮することができる。
(第3の実施形態)
次に、図8を参照し、第3の実施形態に係るLDMOS1bについて説明する。図8は、第3の実施形態に係るLDMOS1bの断面を示す説明図である。ここでは、図8に示す構成要素のうち、図7に示す構成要素と同一の構成要素については、図7に示す符号と同一の符号を付することにより、その説明を省略する。
次に、図8を参照し、第3の実施形態に係るLDMOS1bについて説明する。図8は、第3の実施形態に係るLDMOS1bの断面を示す説明図である。ここでは、図8に示す構成要素のうち、図7に示す構成要素と同一の構成要素については、図7に示す符号と同一の符号を付することにより、その説明を省略する。
図8に示すように、LDMOS1bは、絶縁層領域2bの形状が図7に示すLDMOS1aとは異なる。具体的には、絶縁層領域2bは、ドレイン領域D側の側面からゲート電極Gにおけるドレイン領域D側の側面までの距離、および、絶縁層領域2bの下面からゲート電極Gにおける下面までの距離が、ソース領域S側の側面からゲート電極Gにおけるソース領域S側の側面までの距離よりも大きく形成される。
つまり、絶縁層領域2bは、半導体層の深さ方向の長さ(厚さ)が図7に示す絶縁層領域2aよりも大きく形成される。なお、LDMOS1bの半導体層におけるドレイン領域D、ゲート電極G、ソース領域Sの相対的な位置関係は、図7に示すものと同様である。
これにより、LDMOS1bでは、ゲート電極Gにおけるドレイン領域D側の側面から下面までを覆うようにフィールドプレート22bが設けられる。なお、ゲート絶縁膜21bは、図7に示すゲート絶縁膜21aと同様の位置および形状に形成される。
このように、LDMOS1bでは、ゲート電極Gにおけるドレイン領域D側の側面に加え、下面全体がフィールドプレート22bによって覆われるので、ドレイン領域Dとソース領域Sとの間の耐圧性能をさらに向上させることができる。
上述したように、第3の実施形態に係る半導体装置によれば、トランジスタのサイズを増大させることなく耐圧性能をさらに向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、1a、1b LDMOS、 2、2a、2b 絶縁層領域、 3、31 第1導電型(N型)の半導体領域、 4、41 第2導電型(P型)の半導体領域、 5、51 ジャンクション領域、 10 基板、 11、12 トレンチ、 21、21a、21b ゲート絶縁膜、 22、22a、22b フィールドプレート、 D ドレイン領域、 Da ドレインコンタクト電極、 G ゲート電極、 Ga ゲートコンタクト電極、 Sソース領域、 Sa ソースコンタクト電極
Claims (5)
- 半導体層の上面部分に設けられる第1導電型のドレイン領域およびソース領域と、
前記ドレイン領域およびソース領域の間を仕切る位置に、前記半導体層の上面から下方へ向けて延在する絶縁層領域と、
前記ドレイン領域の下面から下方へ向けて延在し、不純物濃度が前記ドレイン領域よりも低い第1導電型の半導体領域と、
前記ソース領域の下面から下方へ向けて延在し、前記半導体層の内部で前記第1導電型の半導体領域と接合される第2導電型の半導体領域と、
前記絶縁層領域の内部に埋め込まれ、上面が前記ドレイン領域の上面よりも下方に位置し、前記第1導電型の半導体領域よりも前記第2導電型の半導体領域寄りに設けられるゲート電極と
を備えることを特徴とする半導体装置。 - 前記ソース領域は、
前記半導体層内部における下面の深さ位置が、前記半導体層内部における前記ゲート電極上面の深さ位置にまで達する
ことを特徴とする請求項1に記載の半導体装置。 - 前記ドレイン領域の下面から下方へ向けて延在する前記第1導電型の半導体領域と、前記ソース領域の下面から下方へ向けて延在する前記第2導電型の半導体領域とは、前記絶縁層領域の下面側で接合される
ことを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記ドレイン領域の下面から下方へ向けて延在する前記第1導電型の半導体領域は、
前記絶縁層領域における下面から前記ソース領域側の下側側面まで回りこみ、前記ソース領域の下面から下方へ向けて延在する前記第2導電型の半導体領域の下面と接合される
ことを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記絶縁層領域は、
前記ドレイン領域側の側面から前記ゲート電極における前記ドレイン領域側の側面までの距離、および、該絶縁層領域の下面から前記ゲート電極における下面までの距離が、前記ソース領域側の側面から前記ゲート電極における前記ソース領域側の側面までの距離よりも大きい
ことを特徴とする請求項4に記載の半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2012
- 2012-08-29 JP JP2012188822A patent/JP2014049481A/ja active Pending
Cited By (3)
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US9917161B2 (en) | 2015-08-31 | 2018-03-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
CN108735815A (zh) * | 2017-04-14 | 2018-11-02 | 力芯科技股份有限公司 | 半导体装置及其充电系统 |
US11227925B2 (en) | 2017-04-14 | 2022-01-18 | Ptek Technology Co., Ltd. | Semiconductor device and charging system using the same |
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