WO2016046901A1 - 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法 - Google Patents

炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法 Download PDF

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徹人 井上
昭彦 菅井
俊一 中村
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Definitions

  • the present invention relates to a silicon carbide semiconductor device using silicon carbide, a method for manufacturing a silicon carbide semiconductor device, and a method for designing a silicon carbide semiconductor device.
  • a semiconductor device such as a trench type Si-MOSFET using silicon has been known.
  • a first conductivity type semiconductor substrate a first conductivity type first semiconductor layer having a low impurity concentration provided on a main surface of the semiconductor substrate, and the first semiconductor layer are disclosed.
  • a second conductivity type second semiconductor layer provided on the upper surface of the first semiconductor layer, a first conductivity type third semiconductor layer provided in a part of a surface layer portion of the second semiconductor layer, and the third conductivity layer.
  • the gate wiring that contacts the gate electrode and the insulating film A semiconductor device having a vertical insulated gate field effect transistor having a source electrode in contact with a third semiconductor layer through an contact hole and a drain electrode provided on the back surface of the semiconductor substrate is disclosed. .
  • Japanese Patent Laid-Open No. 06-132539 discloses a structure in which gate trenches are arranged in a ring shape.
  • a method is conceived in which the entire horizontal direction of the gate trench 20 is surrounded by the protection trench 10 to prevent the electric field from being applied to the gate trench 20.
  • the wiring of the conductive material 81 such as polysilicon that communicates with the gate pad from above the gate trench 20 must be disposed so as to pass through the protection trench 10 (FIG. 7).
  • an insulating material such as an oxide is buried in a predetermined portion of the protection trench 10 (a portion indicated by an “arrow” in the embodiment shown in FIG. 7), and the wiring of the conductive material must be passed over the insulating material. There is a demerit that the manufacturing process increases.
  • the present invention provides a silicon carbide semiconductor device and silicon carbide capable of preventing an electric field from being applied to the gate trench by surrounding the gate trench with a protection trench without particularly increasing the number of manufacturing steps.
  • a method for manufacturing a semiconductor device and a method for designing a silicon carbide semiconductor device are provided.
  • the silicon carbide semiconductor device of the present invention is A first conductivity type silicon carbide layer; A second conductivity type silicon carbide layer formed on the first conductivity type silicon carbide layer; A gate trench formed from the surface of the second conductivity type silicon carbide layer to a depth reaching the first conductivity type silicon carbide layer; A gate electrode provided in the gate trench through an insulating film; A protection trench formed from the surface of the second conductivity type silicon carbide layer to a depth deeper than the gate trench; A first conductive member provided in the protection trench; With In the horizontal direction, a region including both the gate trench and the protection trench that surrounds only a part of the gate trench in the horizontal direction is a cell region, In the horizontal direction, the region including the protection trench and where the gate pad or the routing electrode connected to the gate pad is disposed is a gate region, A second conductive material is provided above the gate trench in the cell region and in the gate region; The second conductive material is disposed over the gate region from above the gate trench in the cell region through a portion of the cell region where the protection trench
  • the protection trench included in the cell region has a pair of cell region straight trenches extending straight in the horizontal direction and a cell region curve trench bent in the horizontal direction,
  • the cell region curved trench is provided at one end of the pair of cell region straight trenches,
  • the gate trench is provided between the pair of cell region straight trenches in the horizontal direction;
  • the second conductive material may be disposed over the gate region from above the gate trench in the cell region via the upper side of the other end side of the pair of cell region straight trenches.
  • the gate trench extends straight in the horizontal direction
  • the gate trench and the cell region straight trench may extend in parallel in the horizontal direction.
  • the protection trench included in the gate region has a gate region curved trench bent in a horizontal direction,
  • the gate region curved trench that protrudes toward the gate trench in the horizontal direction may be provided on the other end side of the pair of cell region straight trenches.
  • the gate region curved trench protruding to the gate region curved trench side may be provided adjacent to the gate region curved trench protruding to the gate trench side.
  • the protection trench may not have an end in the horizontal direction.
  • the method for manufacturing the silicon carbide semiconductor device of the present invention includes: Forming a first conductivity type silicon carbide layer; Forming a second conductivity type silicon carbide layer on the first conductivity type silicon carbide layer; Forming a gate trench from the surface of the second conductivity type silicon carbide layer to a depth reaching the first conductivity type silicon carbide layer; Forming a protection trench from the surface of the second conductivity type silicon carbide layer to a depth deeper than the gate trench; Providing a gate electrode in the gate trench through an insulating film; Providing a first conductive member in the protection trench; With In the horizontal direction, a cell region is formed from a region including both the gate trench and the protection trench that surrounds only a part of the gate trench in the horizontal direction.
  • a gate region from the region where the gate pad or the routing electrode connected to the gate pad is disposed, Providing a second conductive material above a part of the gate trench in the cell region and in the gate region; The second conductive material is disposed over the gate region from above the gate trench in the cell region so as to pass over a portion of the cell region where the protection trench is not provided.
  • the silicon carbide semiconductor device is A first conductivity type silicon carbide layer; A second conductivity type silicon carbide layer formed on the first conductivity type silicon carbide layer; A gate trench formed from the surface of the second conductivity type silicon carbide layer to a depth reaching the first conductivity type silicon carbide layer; A gate electrode provided in the gate trench through an insulating film; A protection trench formed from the surface of the second conductivity type silicon carbide layer to a depth deeper than the gate trench; A first conductive member provided in the protection trench; Including In the horizontal direction, a region including both the gate trench and the protection trench that surrounds only a part of the gate trench in the horizontal direction is a cell region, In the horizontal direction, the region including the protection trench and where the gate pad or the routing electrode connected to the gate pad is disposed is a gate region, A second conductive material is provided above the gate trench in the cell region and in the gate region, The second conductive material is designed to be disposed over the gate region from above the gate trench
  • the second conductive member is disposed over the gate region from above the gate trench in the cell region via a portion not surrounded by the protection trench in the cell region. For this reason, it is not necessary to embed an insulating material such as an oxide in the protection trench, and it is possible to prevent the electric field from being applied to the gate trench by surrounding the gate trench with the protection trench without particularly increasing the number of manufacturing steps. .
  • FIG. 1 is a cross-sectional view of a silicon carbide semiconductor device according to an embodiment of the present invention, and is a cross-sectional view of a part of FIG. 3 cut in the vertical direction.
  • 2 is a cross-sectional view of the silicon carbide semiconductor device according to the embodiment of the present invention, and is a cross-sectional view of a part of FIG. 3 cut in the left-right direction.
  • FIG. 3 is an upper plan view in which a part of the silicon carbide semiconductor device according to the embodiment of the present invention is enlarged, and is an upper plan view showing a portion corresponding to A in FIG. 4.
  • FIG. 4 is a schematic upper plan view for showing the cell region and the gate region of the silicon carbide semiconductor device according to the embodiment of the present invention.
  • FIG. 5 is a schematic top plan view for illustrating a state of arrangement of the second conductive member in the silicon carbide semiconductor device according to the embodiment of the present invention.
  • FIG. 6 is a cross-sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present invention, and is a cross-sectional view corresponding to FIG.
  • FIG. 7 is a schematic top plan view showing an aspect in which the entire horizontal direction of the gate trench is surrounded by the protection trench.
  • Embodiment ⁇ Configuration >> Hereinafter, embodiments of a silicon carbide semiconductor device, a method for manufacturing a silicon carbide semiconductor device, and a method for designing a silicon carbide semiconductor device according to the present invention will be described with reference to the drawings.
  • the silicon carbide semiconductor device of the present embodiment is, for example, a trench structure type MOSFET.
  • a trench structure type MOSFET will be described as a silicon carbide semiconductor device.
  • this trench structure type MOSFET is merely an example of a silicon carbide semiconductor device, and a MOS gate such as an insulated gate bipolar transistor (IGBT) is used. It can also be applied to other device structures that it has.
  • IGBT insulated gate bipolar transistor
  • the silicon carbide semiconductor device of the present embodiment includes a high concentration n-type silicon carbide semiconductor substrate (first conductivity type silicon carbide semiconductor substrate) 31 and a high concentration n-type silicon carbide semiconductor.
  • an n-type silicon carbide region 37 containing a high concentration of impurities is provided in a partial region of the surface of the p-type silicon carbide layer 36.
  • the gate is formed at a depth from the surface of the n-type silicon carbide region 37 containing a high-concentration impurity to the low-concentration n-type silicon carbide layer 32 through the p-type silicon carbide layer 36.
  • a trench 20 is formed.
  • a gate electrode 79 is provided in the gate trench 20 via a gate insulating film 75a.
  • An interlayer insulating film 75 b is provided above the gate electrode 79. Therefore, the gate electrode 79 is provided so as to be surrounded by the gate insulating film 75a and the interlayer insulating film 75b.
  • the protection trench 10 is formed at a depth deeper than the gate trench 20 from the surface of the p-type silicon carbide layer 36.
  • a first conductive member 61 made of, for example, polysilicon is provided in the protection trench 10.
  • the first conductive member 61 is integrated with the source electrode 69 and has the same potential when a voltage is applied (see FIG. 1).
  • a sidewall insulating film 65 is provided on the sidewall of the protection trench 10.
  • a high-concentration p-type semiconductor region 33 formed by ion implantation of aluminum or the like is provided at the bottom of the protection trench 10. Further, a drain electrode 39 is provided on the back surface side (the lower surface side in FIG. 1) of the n-type silicon carbide semiconductor substrate 31.
  • FIG. 4 is only a schematic top plan view for showing the cell region and the gate region of the silicon carbide semiconductor device according to the present embodiment. For this reason, in FIG. 4, the fine structure of the protection trench 10 is not shown, and the distance in the horizontal direction between the protection trenches 10 is not taken into consideration at all. Further, the size of the cell region and the gate region shown in FIG. 4 in the horizontal direction does not have any special meaning.
  • the protection trench 10 there is a region including the protection trench 10 and where the gate pad 89 (see FIG. 2) or the routing electrode connected to the gate pad 89 is arranged. It is a “gate area”.
  • the material of the second conductive member 81 is, for example, polysilicon.
  • a gate pad 89 is disposed in the gate region shown in the center of FIG. 4 (see FIG. 2), and a lead-out electrode is connected to the gate pad 89. Further, as shown in FIG. 5, the second conductive member 81 is mainly disposed at a place other than above the protection trench 10 located in the cell region.
  • the protection trench 10 included in the gate region of the present embodiment includes a gate region straight trench 16 extending straight in the horizontal direction and a gate region curved trench 17 bent in the horizontal direction. is doing.
  • the symbol “17” is a concept including a symbol “17a” and a symbol “17b” which will be described later.
  • the p-type semiconductor region 33 and the first conductive member 61 are in ohmic contact and have the same potential when a voltage is applied.
  • the gate trench 20 of the present embodiment extends in a straight line in the horizontal direction, and more specifically, extends in a straight line in the left-right direction in FIG.
  • the gate trench 20 and the cell region straight trench 11 extend in parallel in the horizontal direction (left-right direction in FIG. 3).
  • the protection trench 10 included in the cell region has a pair of cell region straight trenches 11 extending straight in the horizontal direction and a cell region curved trench 12 bent in the horizontal direction.
  • a gate trench 20 extending in a straight line in the horizontal direction (extending in the left-right direction in FIG. 3) is provided between the pair of cell region straight trenches 11, and a cell region curve trench is provided at one end of the pair of cell region straight trenches 11. 12, and the protection trench 10 is not formed at the other end of the pair of cell region straight trenches 11.
  • the protection trench 10 surrounds “only part” of the gate trench 20 in the horizontal direction.
  • the protection trenches 10 in the cell region are continuously “S-shaped” in the horizontal direction, and the position of the “other end” of the pair of cell region straight trenches 11 is the vertical direction in FIG. It is designed to flip left and right in order. Therefore, both the condition that the protection trench 10 surrounds “only a part” of the gate trench 20 in the horizontal direction and the condition that the end portion in the horizontal direction is not formed in the protection trench 10 can be satisfied at the same time. ing.
  • a second conductive member 81 is provided above a part of the gate trench 20 in the cell region and in the gate region.
  • the second conductive member 81 passes from the upper side of the gate trench 20 in the cell region through the portion where the protection trench 10 is not provided in the cell region, the other end side of the pair of cell region straight trenches 11 in this embodiment. It is arranged over the gate region (see FIG. 5). As a result, the second conductive member 81 is disposed over the other end of the pair of cell region straight trenches 11 from above the gate electrode 79 to below the gate pad 89. As shown in FIG.
  • the gate pad 89 is provided on the protection trench 10 in the gate region via an insulating layer 85 such as SiO 2 and a second conductive member 81. As is apparent from FIG. 2, the second conductive member 81 is electrically connected to the gate electrode 79.
  • a gate region curved trench 17a that protrudes toward the gate trench 20 in the horizontal direction is provided on the other end side of the pair of cell region straight trenches 11. Further, adjacent to the gate region curved trench 17a protruding to the gate trench 20 side in this way, a gate region curved trench 17b protruding to the gate region curved trench 17a side is provided.
  • a guard ring 80 that surrounds the gate region and the cell region in the horizontal direction is provided.
  • a guard ring 80 that surrounds the gate region and the cell region in the horizontal direction is provided.
  • only one guard ring 80 is shown, but actually, a plurality of guard rings 80 may be provided concentrically.
  • each of the protection trenches 10 of the present embodiment is a single stroke in plan view (unicursal) and does not have an end in the horizontal direction.
  • a high-concentration n-type silicon carbide semiconductor substrate 31 is prepared (see FIG. 6A).
  • a low-concentration n-type silicon carbide layer 32 is formed on the high-concentration n-type silicon carbide semiconductor substrate 31 by epitaxial growth.
  • a p-type silicon carbide layer 36 is formed on the low-concentration n-type silicon carbide layer 32 by epitaxial growth or ion implantation.
  • an n-type silicon carbide region 37 containing a high-concentration impurity is formed by implanting phosphorus ions or the like in a portion where the gate trench 20 is to be formed and in the vicinity thereof in the p-type silicon carbide layer 36.
  • a protection layer 91 is formed, and the protection layer 91 is patterned to form an opening for forming the protection trench 10 (see FIG. 6B).
  • protection trench 10 is formed from the surface of p-type silicon carbide layer 36 to a depth reaching low-concentration n-type silicon carbide layer 32.
  • a protective film 92 is formed so as to cover the protection layer 91 and the protection trench 10 (see FIG. 6C).
  • the protection trench 10 is removed from the protection film 92, and aluminum or the like is ion-implanted into the bottom of the protection trench 10 using the remaining protection film 92 as a mask, so that a p-type impurity containing a high-concentration impurity is contained.
  • a semiconductor region 33 is formed.
  • the protective film 92 and the protection layer 91 are removed.
  • an activation annealing treatment is performed.
  • a protection layer 93 is formed, and the protection layer 93 is patterned to form an opening for forming the gate trench 20 (see FIG. 6D).
  • gate trench 20 is formed from the surface of p-type silicon carbide layer 36 to a depth reaching low-concentration n-type silicon carbide layer 32. The depth of the gate trench 20 is shallower than the depth of the protection trench 10. Thereafter, the protection layer 93 is removed.
  • heat treatment is performed on the surface of the silicon carbide semiconductor device including the gate trench 20 and the protection trench 10 to form an oxide film that becomes the gate insulating film 75a and the sidewall insulating film 65. Thereafter, a conductive material such as polysilicon is formed on the gate insulating film 75a. After the film formation, heat treatment may be performed as necessary. In this manner, the gate electrode 79 and the second conductive member 81 as shown in FIG. 6E are formed on the gate trench 20.
  • an insulating film made of silicon oxide (SiO 2 ) or the like is formed using plasma CVD or the like so as to cover the surface of the silicon carbide semiconductor device including the protection trench 10, so that an interlayer insulating film is formed on the gate electrode 79. 75b is formed, and the gate electrode 79 is surrounded by the gate insulating film 75a and the interlayer insulating film 75b (see FIG. 6F).
  • the insulating film at the bottom of the protection trench 10 is removed by selective etching, and only the side wall insulating film 65 on the side wall of the protection trench 10 is left.
  • the first conductive member 61, the insulating layer 85, the second conductive member 81, the gate pad 89, the source electrode 69, the drain electrode 39, the routing electrode, and the like are provided as appropriate, so that the silicon carbide semiconductor of the present embodiment
  • the device is manufactured (see FIGS. 1 and 2).
  • the arrangement of the protection trench 10 in the horizontal plane of the silicon carbide semiconductor device manufactured as described above is the same as that described in the section “Configuration”.
  • the manufacturing method described above is merely an example, and any manufacturing method can be adopted as long as the silicon carbide semiconductor device described in the claims can be manufactured.
  • the second conductive member 81 is disposed over the gate region from above the gate trench 20 in the cell region via a portion not surrounded by the protection trench 10 in the cell region. For this reason, it is not necessary to embed an insulating material such as an oxide in the protection trench 10, and the gate trench 20 is surrounded by the protection trench 10 and the electric field is prevented from being applied to the gate trench 20 without particularly increasing the number of manufacturing steps. can do.
  • the second conductive member 81 is not surrounded by the protection trench 10 in the cell region, more specifically, on the other end side of the pair of cell region straight trenches 11. It passes over the gate electrode 79 from above and below the gate pad 89 (see FIGS. 2 and 5). For this reason, in this embodiment, it is no longer necessary to embed an insulating material such as an oxide in the protection trench 10 that was necessary in the prior art, and as a result, the number of manufacturing steps can be reduced as compared with the prior art. .
  • the protection trenches 10 in the cell region are continuously “S-shaped” in the horizontal direction, and the position of the “other end” of the pair of cell region straight trenches 11 is the vertical direction in FIG. It is designed to flip left and right in order. Therefore, both the condition that the protection trench 10 surrounds “only a part” of the gate trench 20 in the horizontal direction and the condition that the end portion in the horizontal direction is not formed in the protection trench 10 can be satisfied at the same time. ing.
  • the protection trench 10 is drawn with one stroke in the horizontal direction (in plan view), and no start point or end point is formed in the horizontal direction.
  • the effect of preventing the electric field from concentrating too much at the end of the protection trench 10 is also achieved. It can be done.
  • the protection trench 10 included in the gate region has the gate region curved trench 17 bent in the horizontal direction.
  • a gate region curved trench 17a that protrudes toward the gate trench 20 in the horizontal direction is provided on the other end side of the pair of cell region straight trenches 11. For this reason, it is possible to achieve the effect of reducing the manufacturing process as compared with the conventional technique while preventing the horizontal distance between the protection trench 10 included in the cell region and the gate region curved trench 17 from becoming long. it can.
  • the cell region curved trench 12 is not formed on the other end side of the pair of cell region straight trenches 11 as in the present embodiment, there will be no protection trench 10 protruding to the gate region side.
  • the horizontal distance between the protection trench 10 included in the cell region and the protection trench 10 included in the gate region tends to be long.
  • the protection trench 10 included in the gate region has a gate region curved trench 17a protruding toward the gate trench 20 in the horizontal direction. Therefore, the horizontal distance between the protection trench 10 and the gate region curved trench 17 included in the cell region can be shortened. As a result, the protection trench 10 is generated between the protection trench 10 included in the cell region and the gate region curved trench 17 at the time of reverse bias while satisfying the condition that the protection trench 10 surrounds “a part” of the gate trench 20 in the horizontal direction. The electric field can be reduced, and it is possible to prevent the electric field from being excessively concentrated in this region.
  • a gate region curved trench 17b protruding to the gate region curved trench 17 side is provided adjacent to the gate region curved trench 17a protruding to the gate trench 20 side. For this reason, the horizontal distance between the gate region curved trench 17a protruding to the gate trench 20 side and the gate region curved trench 17b adjacent to the gate region curved trench 17a can be shortened. As a result, the electric field generated between the gate region curved trenches 17 at the time of reverse bias can be reduced, and it is possible to prevent the electric field from being excessively concentrated in this region.
  • “horizontal distance” means “minimum length” in the horizontal direction.
  • the cell region straight trench 11 will be described as an example. The length from one point in a certain cell region straight trench 11 to the opposite cell region straight trench 11 is innumerable. For example, as shown in FIG. In this respect, since the “horizontal distance” is defined as the “minimum length” in the horizontal direction as described above, D1 ′ and D1 are also possible. D1, which is the minimum length instead of “,” is the “horizontal distance”.
  • a mode is adopted in which the smaller the radius of curvature of the cell region curved trench 12 is, the smaller the horizontal distance from the protection trench 10 in the gate region adjacent to the cell region curved trench 12 is. May be.
  • the reverse bias is applied. In this case, it is possible to prevent the electric field from being excessively concentrated at a location where the curvature radius of the cell region curved trench 12 is small.
  • a mode may be adopted in which the smaller the radius of curvature of the gate region curved trench 17 is, the smaller the horizontal distance from the protection trench 10 in the gate region adjacent to the gate region curved trench 17 is.

Abstract

　炭化ケイ素半導体装置は、第1導電型炭化ケイ素層３２と、第２導電型炭化ケイ素層３６と、ゲートトレンチ２０と、ゲートトレンチ２０内に設けられたゲート電極７９と、ゲートトレンチ２０よりも深い深さまで形成されたプロテクショントレンチ１０と、を備えている。水平方向において、ゲートトレンチ２０と、ゲートトレンチ２０の一部のみを水平方向で取り囲むプロテクショントレンチ１０の両方を含む領域がセル領域となり、水平方向において、プロテクショントレンチ１０を含み、ゲートパッド８９又は当該ゲートパッド８９に接続された引き回し電極が配置される領域がゲート領域となる。セル領域のゲートトレンチ２０の上方及びゲート領域に第２導電部材８１が設けられ、当該第２導電部材８１は、セル領域のうちプロテクショントレンチ１０が設けられていない箇所の上方を経て、セル領域のゲートトレンチ２０の上方からゲート領域にわたって配置されている。

Description

炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
　本発明は、炭化ケイ素を用いた炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法に関する。
　従来から、シリコンを用いたトレンチ型Ｓｉ－ＭＯＳＦＥＴ等の半導体装置が知られている。特開平０６－１３２５３９号では、第１導電型の半導体基板と、この半導体基板の主面に設けられた低不純物濃度を有する第１導電型の第１の半導体層と、この第１の半導体層の上面に設けられた第２導電型の第２の半導体層と、この第２の半導体層の表層部の一部に設けられた第１導電型の第３の半導体層と、この第３の半導体層の中央部表面から第２の半導体層の一部を貫いて第１の半導体層に達するように設けられた断面ほぼＵ字状のゲートトレンチの内壁面に形成されたゲート酸化膜と、このゲート酸化膜上で溝を埋めるように設けられたゲート電極と、このゲート電極上および第２の半導体層の露出表面上を覆うように設けられた絶縁膜と、この絶縁膜に設けられてゲート電極にコンタクトするゲート配線と、絶縁膜に設けられたコンタクトホールを介して第３の半導体層にコンタクトするソース電極と、半導体基板の裏面に設けられたドレイン電極と、を備えた縦型の絶縁ゲート型電界効果トランジスタを有する半導体装置が開示されている。この特開平０６－１３２５３９号では、ゲートトレンチをリング状に配置した構造が開示されている。
　しかしながら、炭化ケイ素を用いたＳｉＣ－ＭＯＳＦＥＴ等の炭化ケイ素半導体装置では、絶縁破壊電圧が高いことから、ゲートトレンチだけではゲート酸化膜にかかる電界が集中し過ぎてしまい、ゲート酸化膜が壊れてしまう可能性がある。
　このため、ゲートトレンチ２０の水平方向の周り全体をプロテクショントレンチ１０で取り囲んで電界がゲートトレンチ２０にかかるのを防止するという方法が考えられている。しかしながら、このようなプロテクショントレンチ１０を採用した場合、ゲートトレンチ２０の上方からゲートパッドに通じるポリシリコン等の導電材８１の配線を、プロテクショントレンチ１０を通過するようにして配置しなければならない（図７参照）。このため、プロテクショントレンチ１０の所定の箇所（図７に示した態様では「矢印」で指された箇所）を酸化物等の絶縁材を埋め込み、当該絶縁材上を導電材の配線を通過させなければならず、製造工程が増えてしまうデメリットがある。
　以上のような点に鑑み、本発明は、製造工程を特段増やすことなく、ゲートトレンチの周りをプロテクショントレンチで取り囲んで電界がゲートトレンチにかかるのを防止することができる炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法を提供する。
　本発明の炭化ケイ素半導体装置は、
　第1導電型炭化ケイ素層と、
　前記第1導電型炭化ケイ素層上に形成された第２導電型炭化ケイ素層と、
　前記第２導電型炭化ケイ素層の表面から前記第1導電型炭化ケイ素層に達する深さまで形成されたゲートトレンチと、
　前記ゲートトレンチ内に絶縁膜を介して設けられたゲート電極と、
　前記第２導電型炭化ケイ素層の表面から前記ゲートトレンチよりも深い深さまで形成されたプロテクショントレンチと、
　前記プロテクショントレンチ内に設けられた第１導電部材と、
　を備え、
　水平方向において、前記ゲートトレンチと、前記ゲートトレンチの一部のみを水平方向で取り囲む前記プロテクショントレンチの両方を含む領域がセル領域となり、
　水平方向において、前記プロテクショントレンチを含み、ゲートパッド又は当該ゲートパッドに接続された引き回し電極が配置される領域がゲート領域となり、
　前記セル領域の前記ゲートトレンチの上方及び前記ゲート領域に第２導電材が設けられ、
　前記第２導電材は、前記セル領域のうち前記プロテクショントレンチが設けられていない箇所の上方を経て、前記セル領域の前記ゲートトレンチの上方から前記ゲート領域にわたって配置されている。
　本発明の炭化ケイ素半導体装置において、
　前記セル領域に含まれる前記プロテクショントレンチは、水平方向において直線に延びた一対のセル領域直線トレンチと、水平方向において曲がったセル領域曲線トレンチを有し、
　前記一対のセル領域直線トレンチの一端に前記セル領域曲線トレンチが設けられ、
　前記一対のセル領域直線トレンチの水平方向における間に前記ゲートトレンチが設けられ、
　前記第２導電材は、前記一対のセル領域直線トレンチの他端側の上方を経て、前記セル領域の前記ゲートトレンチの上方から前記ゲート領域にわたって配置されてもよい。
　本発明の炭化ケイ素半導体装置において、
　前記ゲートトレンチは水平方向において直線に延び、
　前記ゲートトレンチと前記セル領域直線トレンチとは、水平方向において平行に延びていてもよい。
　本発明の炭化ケイ素半導体装置において、
　前記ゲート領域に含まれる前記プロテクショントレンチは、水平方向において曲がったゲート領域曲線トレンチを有し、
　前記一対のセル領域直線トレンチの他端側に、水平方向において前記ゲートトレンチ側に突出した前記ゲート領域曲線トレンチが設けられてもよい。
　本発明の炭化ケイ素半導体装置において、
　前記ゲートトレンチ側に突出した前記ゲート領域曲線トレンチに隣接して、当該ゲート領域曲線トレンチ側に突出した前記ゲート領域曲線トレンチが設けられてもよい。
　本発明の炭化ケイ素半導体装置において、
　前記プロテクショントレンチは、水平方向における端部を有さなくてもよい。
　本発明の炭化ケイ素半導体装置の製造方法は、
　第1導電型炭化ケイ素層を形成する工程と、
　前記第1導電型炭化ケイ素層上に、第２導電型炭化ケイ素層を形成する工程と、
　前記第２導電型炭化ケイ素層の表面から前記第1導電型炭化ケイ素層に達する深さまでゲートトレンチを形成する工程と、
　前記第２導電型炭化ケイ素層の表面から前記ゲートトレンチよりも深い深さまでプロテクショントレンチを形成する工程と、
　前記ゲートトレンチ内に絶縁膜を介してゲート電極を設ける工程と、
　前記プロテクショントレンチ内に第１導電部材を設ける工程と、
　を備え、
　水平方向において、前記ゲートトレンチと、前記ゲートトレンチの一部のみを水平方向で取り囲む前記プロテクショントレンチの両方を含む領域からセル領域となり、
　水平方向において、前記プロテクショントレンチを含み、ゲートパッド又は当該ゲートパッドに接続された引き回し電極が配置される領域からゲート領域となり、
　前記セル領域の前記ゲートトレンチの一部の上方及び前記ゲート領域に第２導電材を設け、
　前記第２導電材を、前記セル領域のうち前記プロテクショントレンチが設けられていない箇所の上方を経るようにして、前記セル領域の前記ゲートトレンチの上方から前記ゲート領域にわたって配置する。
　本発明の炭化ケイ素半導体装置の設計方法において、
　前記炭化ケイ素半導体装置は、
　　第1導電型炭化ケイ素層と、
　　前記第1導電型炭化ケイ素層上に形成された第２導電型炭化ケイ素層と、
　　前記第２導電型炭化ケイ素層の表面から前記第1導電型炭化ケイ素層に達する深さまで形成されたゲートトレンチと、
　　前記ゲートトレンチ内に絶縁膜を介して設けられたゲート電極と、
　　前記第２導電型炭化ケイ素層の表面から前記ゲートトレンチよりも深い深さまで形成されたプロテクショントレンチと、
　　前記プロテクショントレンチ内に設けられた第１導電部材と、
　を含み、
　水平方向において、前記ゲートトレンチと、前記ゲートトレンチの一部のみを水平方向で取り囲む前記プロテクショントレンチの両方を含む領域がセル領域となり、
　水平方向において、前記プロテクショントレンチを含み、ゲートパッド又は当該ゲートパッドに接続された引き回し電極が配置される領域がゲート領域となり、
　前記セル領域の前記ゲートトレンチの上方及び前記ゲート領域に第２導電材を設け、
　前記第２導電材が、前記セル領域のうち前記プロテクショントレンチが設けられていない箇所の上方を経て、前記セル領域の前記ゲートトレンチの上方から前記ゲート領域にわたって配置されるように設計する。
　本発明によれば、第２導電部材が、セル領域のプロテクショントレンチで取り囲まれていない箇所を経て、セル領域のゲートトレンチの上方からゲート領域にわたって配置されている。このため、プロテクショントレンチ内に酸化物等の絶縁材を埋め込む必要がなく、製造工程を特段増やすことなく、ゲートトレンチの周りをプロテクショントレンチで取り囲んで電界がゲートトレンチにかかるのを防止することができる。
図１は、本発明の実施の形態による炭化ケイ素半導体装置の断面図であり、図３の一部を上下方向で切断した断面図である。 図２は、本発明の実施の形態による炭化ケイ素半導体装置の断面図であり、図３の一部を左右方向で切断した断面図である。 図３は、本発明の実施の形態による炭化ケイ素半導体装置の一部を拡大した上方平面図であり、図４のＡに該当する箇所を示した上方平面図である。 図４は、本発明の実施の形態による炭化ケイ素半導体装置のセル領域及びゲート領域を示すための概略上方平面図である。 図５は、本発明の実施の形態による炭化ケイ素半導体装置における第２導電部材の配置状況を示すための概略上方平面図である。 図６は、本発明の実施の形態による炭化ケイ素半導体装置の製造方法を説明するための断面図であり、図１に対応する断面図である。 図７は、ゲートトレンチの水平方向の周り全体をプロテクショントレンチで取り囲んだ態様を示すための概略上方平面図である。
実施の形態
《構成》
　以下、本発明に係る炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法の実施の形態について、図面を参照して説明する。
　本実施の形態の炭化ケイ素半導体装置は、例えばトレンチ構造型のＭＯＳＦＥＴである。以下では、炭化ケイ素半導体装置としてトレンチ構造型のＭＯＳＦＥＴを用いて説明するが、このトレンチ構造型のＭＯＳＦＥＴはあくまでも炭化ケイ素半導体装置の一例に過ぎず、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等のＭＯＳゲートを有する他のデバイス構造にも適用することができる。
　図１に示すように、本実施の形態の炭化ケイ素半導体装置は、高濃度のｎ型の炭化ケイ素半導体基板（第1導電型炭化ケイ素半導体基板）３１と、高濃度のｎ型の炭化ケイ素半導体基板３１上に形成された低濃度のｎ型の炭化ケイ素層（第1導電型炭化ケイ素層）３２と、低濃度のｎ型の炭化ケイ素層３２上に形成されたｐ型の炭化ケイ素層（第２導電型炭化ケイ素層）３６と、を備えている。また、ｐ型の炭化ケイ素層３６の表面の一部領域には、高濃度の不純物を含むｎ型の炭化ケイ素領域３７が設けられている。
　本実施の形態では、高濃度の不純物を含むｎ型の炭化ケイ素領域３７の表面から、ｐ型の炭化ケイ素層３６を貫いて低濃度のｎ型の炭化ケイ素層３２に達する深さで、ゲートトレンチ２０が形成されている。また、このゲートトレンチ２０内には、ゲート絶縁膜７５ａを介してゲート電極７９が設けられている。また、ゲート電極７９の上方には層間絶縁膜７５ｂが設けられている。このため、ゲート絶縁膜７５ａ及び層間絶縁膜７５ｂに取り囲まれてゲート電極７９が設けられることになる。
　また、ｐ型の炭化ケイ素層３６の表面からゲートトレンチ２０よりも深い深さで、プロテクショントレンチ１０が形成されている。このプロテクショントレンチ１０内には、例えばポリシリコンからなる第１導電部材６１が設けられている。なお、本実施の形態では、この第１導電部材６１はソース電極６９と一体になっており、電圧を印加した際には、同じ電位になる（図１参照）。また、プロテクショントレンチ１０の側壁には、側壁絶縁膜６５が設けられている。
　また、本実施の形態では、プロテクショントレンチ１０の底部に、アルミニウム等のイオン注入によって形成された高濃度のｐ型の半導体領域３３が設けられている。また、ｎ型の炭化ケイ素半導体基板３１の裏面側（図１の下面側）には、ドレイン電極３９が設けられている。
　図４に示すように、本実施の形態では、ゲートトレンチ２０と、ゲートトレンチ２０の一部のみを開口した状態で水平方向において取り囲むプロテクショントレンチ１０との両方を含む領域が「セル領域」となっている。なお、図４は、本実施の形態による炭化ケイ素半導体装置のセル領域及びゲート領域を示すための概略上方平面図に過ぎない。このため、図４では、プロテクショントレンチ１０の細かな構造は示されていないし、プロテクショントレンチ１０間の水平方向における距離も何ら考慮されていない。また、図４で示されるセル領域及びゲート領域の水平方向における大きさも特別な意味を持つものではない。
　また、図４に示すように、本実施の形態では、水平方向において、プロテクショントレンチ１０を含み、ゲートパッド８９（図２参照）又は当該ゲートパッド８９に接続された引き回し電極の配置される領域が「ゲート領域」となっている。なお、第２導電部材８１の材料は例えばポリシリコンである。
　図４の中央部に示されたゲート領域にゲートパッド８９が配置され（図２参照）、当該ゲートパッド８９に引き回し電極が接続されることとなる。また、図５に示すように、第２導電部材８１は、主に、セル領域に位置するプロテクショントレンチ１０の上方以外の箇所に配置されている。
　図３に示すように、本実施の形態のゲート領域に含まれるプロテクショントレンチ１０は、水平方向において直線に延びたゲート領域直線トレンチ１６と、水平方向において曲がったゲート領域曲線トレンチ１７と、を有している。なお、符号「１７」は後述する符号「１７ａ」及び符号「１７ｂ」を含む概念である。また、ｐ型の半導体領域３３と第１導電部材６１とはオーミックコンタクトを取っており、電圧を印加した際には同じ電位になる。
　本実施の形態のゲートトレンチ２０は、水平方向において直線に延び、より具体的には、図３において左右方向に直線状に延びている。そして、ゲートトレンチ２０とセル領域直線トレンチ１１とは、水平方向において平行（図３の左右方向）に延びている。
　図３に示すように、セル領域に含まれるプロテクショントレンチ１０は、水平方向において直線に延びた一対のセル領域直線トレンチ１１と、水平方向において曲がったセル領域曲線トレンチ１２を有している。そして、一対のセル領域直線トレンチ１１の間に水平方向において直線に延びた（図３の左右方向に延びた）ゲートトレンチ２０が設けられ、一対のセル領域直線トレンチ１１の一端にセル領域曲線トレンチ１２が設けられ、一対のセル領域直線トレンチ１１の他端には、プロテクショントレンチ１０が形成されていない。この結果、プロテクショントレンチ１０はゲートトレンチ２０の「一部のみ」を水平方向で取り囲むこととなる。なお、本実施の形態では、水平方向においてセル領域のプロテクショントレンチ１０が連続した「Ｓ字状」になり、一対のセル領域直線トレンチ１１の「他端」の位置が、図３の上下方向において順番に左右反転するようになっている。このため、プロテクショントレンチ１０がゲートトレンチ２０の「一部のみ」を水平方向で取り囲むという条件と、プロテクショントレンチ１０に水平方向における端部を形成しないという条件の両方を同時に満たすことができるようになっている。
　図２に示すように、セル領域のゲートトレンチ２０の一部の上方及びゲート領域には、第２導電部材８１が設けられている。この第２導電部材８１は、セル領域のうちプロテクショントレンチ１０が設けられていない箇所、本実施の形態では一対のセル領域直線トレンチ１１の他端側を経て、セル領域のゲートトレンチ２０の上方からゲート領域にわたって配置されている（図５参照）。この結果、第２導電部材８１は、一対のセル領域直線トレンチ１１の他端の上方を経て、ゲート電極７９の上方からゲートパッド８９の下方にわたって配置されることとなる。なお、このゲートパッド８９は、図２に示すように、ゲート領域のプロテクショントレンチ１０上に、ＳｉＯ２等の絶縁層８５及び第２導電部材８１を介して設けられている。図２から明らかであるが、第２導電部材８１はゲート電極７９と電気的に接続されている。
　また、図３に示すように、一対のセル領域直線トレンチ１１の他端側に、水平方向においてゲートトレンチ２０側に突出したゲート領域曲線トレンチ１７ａが設けられている。また、このようにゲートトレンチ２０側に突出したゲート領域曲線トレンチ１７ａに隣接して、当該ゲート領域曲線トレンチ１７ａ側に突出したゲート領域曲線トレンチ１７ｂが設けられている。
　また、図４に示すように、本実施の形態では、ゲート領域及びセル領域を水平方向において取り囲むガードリング８０が設けられている。なお、図４では、一つのガードリング８０しか示していないが、実際には複数のガードリング８０が同心円状に設けられてもよい。
　また、図４に示すように、本実施の形態のプロテクショントレンチ１０の各々は、平面視において一筆書きになっており（unicursal）、水平方向における端部を有していない。
《製造工程》
　次に、上述した構成からなる本実施の形態の炭化ケイ素半導体装置の製造工程について、主に図６を用いて説明する。なお、本実施の形態では、以下のようにして製造される炭化ケイ素半導体装置の設計方法も含まれている。
　まず、高濃度のｎ型の炭化ケイ素半導体基板３１を準備する（図６（ａ）参照）。
　次に、高濃度のｎ型の炭化ケイ素半導体基板３１上に、エピタキシャル成長によって低濃度のｎ型の炭化ケイ素層３２を形成する。
　次に、低濃度のｎ型の炭化ケイ素層３２上に、エピタキシャル成長又はイオン注入によってｐ型の炭化ケイ素層３６を形成する。
　次に、ｐ型の炭化ケイ素層３６のうちゲートトレンチ２０の形成予定箇所とその近傍にリンイオン等を注入することで、高濃度の不純物を含むｎ型の炭化ケイ素領域３７を形成する。その後、プロテクション層９１を成膜し、このプロテクション層９１をパターニングして、プロテクショントレンチ１０を形成するための開口を形成する（図６（ｂ）参照）。次に、このプロテクション層９１をマスクとして、ｐ型の炭化ケイ素層３６の表面から低濃度のｎ型の炭化ケイ素層３２に達する深さまでプロテクショントレンチ１０を形成する。
　次に、プロテクション層９１及びプロテクショントレンチ１０を覆うようにして保護膜９２を形成する（図６（ｃ）参照）。
　次に、保護膜９２のうちプロテクショントレンチ１０の底部のみを除去し、残った保護膜９２をマスクとして、プロテクショントレンチ１０の底部にアルミニウム等をイオン注入することで高濃度の不純物を含むｐ型の半導体領域３３を形成する。その後、保護膜９２及びプロテクション層９１を除去する。この後で、活性化アニール処理を施す。
　次に、プロテクション層９３を成膜し、このプロテクション層９３をパターニングして、ゲートトレンチ２０を形成するための開口を形成する（図６（ｄ）参照）。次に、このプロテクション層９３をマスクとして、ｐ型の炭化ケイ素層３６の表面から低濃度のｎ型の炭化ケイ素層３２に達する深さまでゲートトレンチ２０を形成する。なお、このゲートトレンチ２０の深さは、プロテクショントレンチ１０の深さよりも浅くなっている。その後、プロテクション層９３を除去する。
　次に、ゲートトレンチ２０及びプロテクショントレンチ１０を含む炭化ケイ素半導体装置の表面に熱処理を施し、ゲート絶縁膜７５ａ及び側壁絶縁膜６５となる酸化膜を形成する。その後、このゲート絶縁膜７５ａ上にポリシリコン等の導電材を成膜する。この成膜後、必要に応じて熱処理を施してもよい。このようにして、図６（ｅ）に示すようなゲート電極７９及び第２導電部材８１をゲートトレンチ２０上に形成する。
　次に、プロテクショントレンチ１０を含む炭化ケイ素半導体装置の表面を覆うように、プラズマＣＶＤ等を用いて酸化ケイ素（ＳｉＯ２）等からなる絶縁膜を形成することで、ゲート電極７９上に層間絶縁膜７５ｂが形成され、ゲート電極７９がゲート絶縁膜７５ａと層間絶縁膜７５ｂで取り囲まれることとなる（図６（ｆ）参照）。また、プロテクショントレンチ１０の底部にある絶縁膜は選択的にエッチングすることで除去され、プロテクショントレンチ１０の側壁の側壁絶縁膜６５のみが残されることとなる。
　以降は、適宜、第１導電部材６１、絶縁層８５、第２導電部材８１、ゲートパッド８９、ソース電極６９、ドレイン電極３９、引き回し電極等が設けられることで、本実施の形態の炭化ケイ素半導体装置が製造される（図１及び図２参照）。
　なお、このようにして製造された炭化ケイ素半導体装置のプロテクショントレンチ１０の水平面内における配置は、「構成」の箇所で述べた内容のものになっている。ちなみに、上述した製造方法はあくまでも一例に過ぎず、特許請求の範囲に記載された炭化ケイ素半導体装置を製造することができるものであれば、どのような製造方法を採用することもできる。
《作用・効果》
　次に、本実施の形態による作用・効果について説明する。
　本実施の形態によれば、第２導電部材８１が、セル領域のプロテクショントレンチ１０で取り囲まれていない箇所を経て、セル領域のゲートトレンチ２０の上方からゲート領域にわたって配置されている。このため、プロテクショントレンチ１０内に酸化物等の絶縁材を埋め込む必要がなく、製造工程を特段増やすことなく、ゲートトレンチ２０の周りをプロテクショントレンチ１０で取り囲んで電界がゲートトレンチ２０にかかるのを防止することができる。
　すなわち、従来であれば、ゲートトレンチ２０の上方からゲートパッドに通じるポリシリコン等の導電材の配線を、プロテクショントレンチ１０を通過するようにして配置しなければならなかった（図７参照）。このため、プロテクショントレンチ１０の所定の箇所（図７に示した態様では「矢印」で指された箇所）を酸化物等の絶縁材を埋め込み、当該絶縁材上を導電材の配線を通過させなければならず、製造工程が増えてしまうデメリットがあった。
　これに対して、本実施の形態によれば、第２導電部材８１が、セル領域のプロテクショントレンチ１０で取り囲まれていない箇所、より具体的には一対のセル領域直線トレンチ１１の他端側の上方を経て、ゲート電極７９の上方からゲートパッド８９の下方にわたって配置されている（図２及び図５参照）。このため、本実施の形態では、従来であれば必要であったプロテクショントレンチ１０に酸化物等の絶縁材を埋め込むことが必要なくなり、その結果、従来技術と比較して製造工程を減らすことができる。
　また、本実施の形態では、水平方向においてセル領域のプロテクショントレンチ１０が連続した「Ｓ字状」になり、一対のセル領域直線トレンチ１１の「他端」の位置が、図３の上下方向において順番に左右反転するようになっている。このため、プロテクショントレンチ１０がゲートトレンチ２０の「一部のみ」を水平方向で取り囲むという条件と、プロテクショントレンチ１０に水平方向における端部を形成しないという条件の両方を同時に満たすことができるようになっている。
　なお、プロテクショントレンチ１０に水平方向における始点又は終点が形成されると、当該端部に角張った箇所が形成されることがある。そして、このように角張った箇所が形成されると、当該箇所で電界集中が起こってしまう可能性がある。他方、本実施の形態によれば、プロテクショントレンチ１０が水平方向おいて（平面視において）一筆書きとなっており、水平方向で始点又は終点が形成されない。
　したがって、本実施の形態によれば、従来技術と比較して製造工程を減らすという効果を達成しつつ、プロテクショントレンチ１０の端部に電界が集中しすぎてしまうことを防止するという効果も達成することができるのである。
　また、本実施の形態によれば、ゲート領域に含まれるプロテクショントレンチ１０が、水平方向において曲がったゲート領域曲線トレンチ１７を有している。そして、一対のセル領域直線トレンチ１１の他端側に、水平方向においてゲートトレンチ２０側に突出したゲート領域曲線トレンチ１７ａが設けられている。このため、セル領域に含まれるプロテクショントレンチ１０とゲート領域曲線トレンチ１７との間の水平方向距離が長くなることを防止しつつ、従来技術と比較して製造工程を減らすという効果を達成することができる。
　この点について説明する。
　一般的にはプロテクショントレンチ１０間の水平方向距離が長いほどプロテクショントレンチ１０に加わる電界が大きくなってしまう。しかしながら、本実施の形態のように一対のセル領域直線トレンチ１１の他端側でセル領域曲線トレンチ１２が形成されないと、ゲート領域側に飛び出るプロテクショントレンチ１０が存在しないことになるので、当該他端側において、セル領域に含まれるプロテクショントレンチ１０とゲート領域に含まれるプロテクショントレンチ１０との水平方向距離が長くなってしまう傾向にある。
　この点、本実施の形態では、ゲート領域に含まれるプロテクショントレンチ１０が、水平方向においてゲートトレンチ２０側に突出したゲート領域曲線トレンチ１７ａを有している。このため、セル領域に含まれるプロテクショントレンチ１０とゲート領域曲線トレンチ１７との間の水平方向距離を短くすることができる。この結果、プロテクショントレンチ１０がゲートトレンチ２０の「一部のみ」を水平方向で取り囲むという条件を満たしつつ、逆バイアス時にセル領域に含まれるプロテクショントレンチ１０とゲート領域曲線トレンチ１７との間で発生する電界を小さくすることができ、この領域で局所的に電界が集中し過ぎてしまうことを防止することができる。
　また、本実施の形態では、ゲートトレンチ２０側に突出したゲート領域曲線トレンチ１７ａに隣接して、当該ゲート領域曲線トレンチ１７側に突出したゲート領域曲線トレンチ１７ｂが設けられている。このため、ゲートトレンチ２０側に突出したゲート領域曲線トレンチ１７ａと、当該ゲート領域曲線トレンチ１７ａに隣接したゲート領域曲線トレンチ１７ｂとの間の水平方向距離を短くすることができる。この結果、逆バイアス時にゲート領域曲線トレンチ１７間で発生する電界を小さくすることができ、この領域で局所的に電界が集中し過ぎてしまうことを防止することができる。
　なお、本実施の形態において「水平方向距離」とは、水平方向における「最小の長さ」のことを意味している。セル領域直線トレンチ１１を例に挙げて説明すると、あるセル領域直線トレンチ１１における一点から、対向するセル領域直線トレンチ１１に対する長さは無数あり、例えば図３に示すようにＤ１の他にＤ１’やＤ１”等を挙げることもできる。この点、上述したように、本実施の形態では「水平方向距離」を水平方向における「最小の長さ」と定義していることから、Ｄ１’やＤ１”ではなく、最小の長さとなるＤ１が「水平方向距離」になる。
変形例
　なお、本実施の形態において、セル領域曲線トレンチ１２の曲率半径が小さいほど、当該セル領域曲線トレンチ１２に隣接するゲート領域のプロテクショントレンチ１０との水平方向距離が小さくなっている態様を採用してもよい。
　このようにセル領域曲線トレンチ１２の曲率半径が小さいほど当該セル領域曲線トレンチ１２に隣接するゲート領域のプロテクショントレンチ１０との水平方向距離が小さくなっている態様を採用した場合には、逆バイアス時において、セル領域曲線トレンチ１２の曲率半径が小さい箇所に電界が局所的に集中し過ぎてしまうことを防止することができる。
　また、同様に、ゲート領域曲線トレンチ１７の曲率半径が小さいほど、当該ゲート領域曲線トレンチ１７に隣接するゲート領域のプロテクショントレンチ１０との水平方向距離が小さくなっている態様を採用してもよい。
　このようにゲート領域曲線トレンチ１７の曲率半径が小さいほど当該ゲート領域曲線トレンチ１７に隣接するゲート領域のプロテクショントレンチ１０との水平方向距離が小さくなっている態様を採用した場合には、逆バイアス時において、ゲート領域曲線トレンチ１７の曲率半径が小さい箇所に電界が局所的に集中し過ぎてしまうことを防止することができる。
　最後になったが、上述した実施の形態の記載、変形例の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載、変形例の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。
１０　　　　プロテクショントレンチ
１１　　　　セル領域直線トレンチ
１２　　　　セル領域曲線トレンチ
１６　　　　ゲート領域直線トレンチ
１７　　　　ゲート領域曲線トレンチ
１７ａ　　　ゲート領域曲線トレンチ
１７ｂ　　　ゲート領域曲線トレンチ
２０　　　　ゲートトレンチ
３１　　　　ｎ型の炭化ケイ素半導体基板（第1導電型炭化ケイ素半導体基板）
３２　　　　ｎ型の炭化ケイ素層（第1導電型炭化ケイ素層）
３６　　　　ｐ型の炭化ケイ素層（第２導電型炭化ケイ素層）
６１　　　　第１導電部材
６９　　　　ソース電極
７９　　　　ゲート電極
８０　　　　ガードリング
８１　　　　第２導電部材

Claims (8)

  1. 　第1導電型炭化ケイ素層と、
    　前記第1導電型炭化ケイ素層上に形成された第２導電型炭化ケイ素層と、
    　前記第２導電型炭化ケイ素層の表面から前記第1導電型炭化ケイ素層に達する深さまで形成されたゲートトレンチと、
    　前記ゲートトレンチ内に絶縁膜を介して設けられたゲート電極と、
    　前記第２導電型炭化ケイ素層の表面から前記ゲートトレンチよりも深い深さまで形成されたプロテクショントレンチと、
    　前記プロテクショントレンチ内に設けられた第１導電部材と、
    　を備え、
    　水平方向において、前記ゲートトレンチと、前記ゲートトレンチの一部のみを水平方向で取り囲む前記プロテクショントレンチの両方を含む領域がセル領域となり、
    　水平方向において、前記プロテクショントレンチを含み、ゲートパッド又は当該ゲートパッドに接続された引き回し電極が配置される領域がゲート領域となり、
    　前記セル領域の前記ゲートトレンチの上方及び前記ゲート領域に第２導電部材が設けられ、
    　前記第２導電部材は、前記セル領域のうち前記プロテクショントレンチが設けられていない箇所の上方を経て、前記セル領域の前記ゲートトレンチの上方から前記ゲート領域にわたって配置されていることを特徴とする炭化ケイ素半導体装置。
  2. 　前記セル領域に含まれる前記プロテクショントレンチは、水平方向において直線に延びた一対のセル領域直線トレンチと、水平方向において曲がったセル領域曲線トレンチを有し、
    　前記一対のセル領域直線トレンチの一端に前記セル領域曲線トレンチが設けられ、
    　前記一対のセル領域直線トレンチの水平方向における間に前記ゲートトレンチが設けられ、
    　前記第２導電部材は、前記一対のセル領域直線トレンチの他端側の上方を経て、前記セル領域の前記ゲートトレンチの上方から前記ゲート領域にわたって配置されていることを特徴とする請求項１に記載の炭化ケイ素半導体装置。
  3. 　前記ゲートトレンチは水平方向において直線に延び、
    　前記ゲートトレンチと前記セル領域直線トレンチとは、水平方向において平行に延びていることを特徴とする請求項２に記載の炭化ケイ素半導体装置。
  4. 　前記ゲート領域に含まれる前記プロテクショントレンチは、水平方向において曲がったゲート領域曲線トレンチを有し、
    　前記一対のセル領域直線トレンチの他端側に、水平方向において前記ゲートトレンチ側に突出した前記ゲート領域曲線トレンチが設けられることを特徴とする請求項２又は３のいずれかに記載の炭化ケイ素半導体装置。
  5. 　前記ゲートトレンチ側に突出した前記ゲート領域曲線トレンチに隣接して、当該ゲート領域曲線トレンチ側に突出した前記ゲート領域曲線トレンチが設けられることを特徴とする請求項４に記載の炭化ケイ素半導体装置。
  6. 　前記プロテクショントレンチは、水平方向おいて一筆書きとなっていることを特徴とする請求項１乃至５のいずれか１項に記載の炭化ケイ素半導体装置。
  7. 　第1導電型炭化ケイ素層を形成する工程と、
    　前記第1導電型炭化ケイ素層上に、第２導電型炭化ケイ素層を形成する工程と、
    　前記第２導電型炭化ケイ素層の表面から前記第1導電型炭化ケイ素層に達する深さまでゲートトレンチを形成する工程と、
    　前記第２導電型炭化ケイ素層の表面から前記ゲートトレンチよりも深い深さまでプロテクショントレンチを形成する工程と、
    　前記ゲートトレンチ内に絶縁膜を介してゲート電極を設ける工程と、
    　前記プロテクショントレンチ内に第１導電部材を設ける工程と、
    　を備え、
    　水平方向において、前記ゲートトレンチと、前記ゲートトレンチの一部のみを水平方向で取り囲む前記プロテクショントレンチの両方を含む領域からセル領域となり、
    　水平方向において、前記プロテクショントレンチを含み、ゲートパッド又は当該ゲートパッドに接続された引き回し電極が配置される領域からゲート領域となり、
    　前記セル領域の前記ゲートトレンチの一部の上方及び前記ゲート領域に第２導電部材を設け、
    　前記第２導電部材を、前記セル領域のうち前記プロテクショントレンチが設けられていない箇所の上方を経るようにして、前記セル領域の前記ゲートトレンチの上方から前記ゲート領域にわたって配置することを特徴とする炭化ケイ素半導体装置。
  8. 　炭化ケイ素半導体装置の設計方法であって、
    　前記炭化ケイ素半導体装置は、
    　　第1導電型炭化ケイ素層と、
    　　前記第1導電型炭化ケイ素層上に形成された第２導電型炭化ケイ素層と、
    　　前記第２導電型炭化ケイ素層の表面から前記第1導電型炭化ケイ素層に達する深さまで形成されたゲートトレンチと、
    　　前記ゲートトレンチ内に絶縁膜を介して設けられたゲート電極と、
    　　前記第２導電型炭化ケイ素層の表面から前記ゲートトレンチよりも深い深さまで形成されたプロテクショントレンチと、
    　　前記プロテクショントレンチ内に設けられた第１導電部材と、
    　を含み、
    　水平方向において、前記ゲートトレンチと、前記ゲートトレンチの一部のみを水平方向で取り囲む前記プロテクショントレンチの両方を含む領域がセル領域となり、
    　水平方向において、前記プロテクショントレンチを含み、ゲートパッド又は当該ゲートパッドに接続された引き回し電極が配置される領域がゲート領域となり、
    　前記セル領域の前記ゲートトレンチの上方及び前記ゲート領域に第２導電部材を設け、
    　前記第２導電部材が、前記セル領域のうち前記プロテクショントレンチが設けられていない箇所の上方を経て、前記セル領域の前記ゲートトレンチの上方から前記ゲート領域にわたって配置されるように設計することを特徴とする炭化ケイ素半導体装置の設計方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165182A (ja) * 2018-03-20 2019-09-26 株式会社東芝 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5795452B1 (ja) * 2014-09-24 2015-10-14 新電元工業株式会社 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132539A (ja) 1992-10-22 1994-05-13 Toshiba Corp 半導体装置
JP2009278067A (ja) * 2008-04-17 2009-11-26 Fuji Electric Device Technology Co Ltd ワイドバンドギャップ半導体装置とその製造方法
JP2012164851A (ja) * 2011-02-08 2012-08-30 Toyota Motor Corp 半導体装置
JP2012238769A (ja) * 2011-05-12 2012-12-06 Shindengen Electric Mfg Co Ltd 半導体素子
JP2012243985A (ja) * 2011-05-20 2012-12-10 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4363736B2 (ja) * 2000-03-01 2009-11-11 新電元工業株式会社 トランジスタ及びその製造方法
US7786533B2 (en) * 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
JP3689420B1 (ja) * 2004-03-29 2005-08-31 新電元工業株式会社 半導体装置
WO2006004746A2 (en) * 2004-06-25 2006-01-12 International Rectifier Corporation Mosgated power semiconductor device with source field electrode
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US9443972B2 (en) * 2011-11-30 2016-09-13 Infineon Technologies Austria Ag Semiconductor device with field electrode
US9105744B2 (en) * 2012-03-01 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having inactive fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
JP5795452B1 (ja) 2014-09-24 2015-10-14 新電元工業株式会社 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
KR102293874B1 (ko) 2014-12-10 2021-08-25 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132539A (ja) 1992-10-22 1994-05-13 Toshiba Corp 半導体装置
JP2009278067A (ja) * 2008-04-17 2009-11-26 Fuji Electric Device Technology Co Ltd ワイドバンドギャップ半導体装置とその製造方法
JP2012164851A (ja) * 2011-02-08 2012-08-30 Toyota Motor Corp 半導体装置
JP2012238769A (ja) * 2011-05-12 2012-12-06 Shindengen Electric Mfg Co Ltd 半導体素子
JP2012243985A (ja) * 2011-05-20 2012-12-10 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3200236A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165182A (ja) * 2018-03-20 2019-09-26 株式会社東芝 半導体装置

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