JP3689420B1 - 半導体装置 - Google Patents

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Abstract


【課題】高耐圧化とともに破壊耐量が向上する半導体装置を提供する。
【解決手段】複数の第2導電型ベース拡散領域17aのうち、一つのベース拡散領域17aの底面に隣接して位置する第2導電型ベース埋込領域44a間の距離Wm1と、異なるベース拡散領域17aの底面にそれぞれ位置し互いに隣接するベース埋込領域44a間の距離Wm2と、複数のベース拡散領域17aを囲む複数の同心状に配置された第2導電型ガード埋込領域44b同士の間の距離WPEとの間の関係を適切に設定する。
【選択図】図28

Description

本発明は半導体装置を高耐圧化する技術に関し、特に、高耐圧化と共に破壊耐量を向上させる技術に関する。
パワー半導体装置の技術分野では、高耐圧化の有力手段としてリサーフ構造の素子が研究されている。
図38の符号101は、MOSFET型の半導体装置の一例であり、抵抗値が小さいN型基板111上に抵抗値が大きいN型の抵抗層112がエピタキシャル成長によって形成されている。
抵抗層112の内部表面には、平面形状が四角リング状のP型のガード領域146bが複数個同心状に形成されている。
最内周のガード領域146bで取り囲まれた領域には、P型で細長い形状のベース拡散領域117が複数個形成されており、各ベース拡散領域117内部表面の幅方向中央位置には、表面濃度がベース拡散領域117よりも高い、P型で細長いオーミック拡散領域120が配置されている。
また、ベース拡散領域117の内部表面のオーミック拡散領域120の両側位置には、オーミック拡散領域120と平行にN型で細長のソース拡散領域121が配置されている。
ベース拡散領域117内部表面のうち、ソース拡散領域121の外周とベース拡散領域117の外周との間の部分はチャネル領域122であり、その上には、ゲート絶縁膜134とゲート電極膜136とがこの順序で配置されている。
ゲート電極膜136上には層間絶縁膜137が配置されており、その層間絶縁膜137上には、ソース拡散領域121とオーミック拡散領域120と接触したソース電極膜138が配置されている。ソース電極膜138は、層間絶縁膜137によってゲート電極膜136とは分離されている。
従って、ソース電極膜138はゲート電極膜136とは絶縁されながら、ソース拡散領域121とは電気的に接続され、ベース拡散領域117には、オーミック拡散領域120を介して電気的に接続されている。ソース電極膜138の表面には保護膜139が形成されている。
基板111の裏側の表面にはドレイン電極膜130が形成されている。ソース電極膜138を接地させ、ドレイン電極膜130に正電圧を印加した状態でゲート電極膜136にしきい値電圧以上の電圧を印加するとチャネル領域122がN型に反転し、その反転層によってソース拡散領域121と抵抗層112とが接続される。この状態は導通状態であり、ドレイン電極膜130からソース電極膜138に向けて電流が流れる。
その状態からゲート電極膜136がソース電極膜138と同じ電位にされると反転層は消滅する。その結果、電流は流れなくなり、遮断状態になる。
ベース拡散領域117の底部には、P型のベース埋込領域146aがベース拡散領域117と接して配置されている。遮断状態では、ベース拡散領域117とベース埋込領域146aとで構成されるP型の領域と、抵抗層112で構成されるN型の領域との間のPN接合が逆バイアスされ、ベース拡散領域117とベース埋込領域146aの両方のPN接合から、P型の領域とN型の領域の両方に空乏層が大きく広がる。
ベース埋込領域146aは、細長のベース拡散領域117が伸びる方向に沿った細長い領域であり、各ベース拡散領域117の幅方向の中央位置に1個ずつ配置されている。
各ベース拡散領域117は互いに平行に配置されており、ベース埋込領域146a相互間も互いに平行になっている。各ベース埋込領域146aから横方向に広がった空乏層同士は、隣り合うベース埋込領域146aの中央位置で接触すると、ベース埋込領域146aで挟まれた部分の抵抗層112は空乏層で満たされる。
また、ベース埋込領域146aやベース拡散領域117から横方向外側に向けて広がった空乏層がガード領域146bに到達すると、ガード領域146bからも空乏層が広がり始める。
最内周のガード領域146bの幅方向中央位置よりも内側の領域であって、ベース埋込領域146aの底面とベース拡散領域117の底面の間に位置するリサーフ領域に含まれるN型の不純物量と、P型の不純物量とが等しくなるように設定されている場合は、ちょうどリサーフ領域内のN型の領域が空乏層で満たされる電圧が印加されたとき、リサーフ領域内のP型の領域も空乏層で満たされる。
この状態ではリサーフ領域内の空乏層の底面は平面になるから、その電圧よりも大きな電圧が印加され、ベース埋込領域146aの底面を超えて基板111側に向けて空乏層が広がるときには、あたかもプレーナ接合から空乏層が広がったようになり、耐圧が高くなるという利点がある。このような空乏層を形成する不純物量や拡散構造はリサーフ条件と呼ばれている。
特開2003−101022号公報 特開2003−86800号公報
上記のような構造を持つ半導体装置は高耐圧であるが、大きな逆バイアスが印加された場合にはアバランシェ降伏が生じる。
そしてアバランシェ降伏が生じると半導体装置101が破壊する場合があるため、高耐圧で破壊耐量の高い半導体装置の開発が望まれている。
アバランシェ降伏は、最内周のガード領域146bよりも内側の活性領域内で発生する場合と、活性領域よりも外側の耐圧領域で発生する場合とがある。
ガード領域146bは浮遊電位に置かれているため、耐圧領域でアバランシェ降伏が発生した場合は、アバランシェ降伏で流れる電流は、最内周のガード領域146bに近接するベース拡散領域117の周辺に集中し、半導体装置101が破壊してしまう。
それに対し活性領域で発生した場合はベース拡散領域117の底面の広い領域に流れ、耐圧領域で発生した場合には破壊してしまう電流が流れても、活性領域で発生した場合は破壊しないで済む。
本発明の発明者等は、同じ前記ベース拡散領域の底面に隣接して位置する前記ベース埋込領域の距離Wm1と、異なるベース拡散領域の底面にそれぞれ位置し互いに隣接するベース埋込領域の距離Wm2と、ガード埋込領域同士の間の距離WPEとの間の関係を適切に設定すると、ベース領域が配置された領域のリサーフ条件を満足させながら、破壊耐量の高い半導体装置が得られることを見いだした。
本発明は、上記知見に基づいて創作されたものであり、請求項1記載の発明は、第1導電型の抵抗層と、前記抵抗層内部に形成され、同心状に配置された第2導電型の複数のガード埋込領域と、前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第2導電型の複数のベース拡散領域と、前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第1導電型のソース拡散領域と、前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極膜と、前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第2導電型のベース埋込領域とを有し、同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Wm1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Wm2と、前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離WPEは、下記(a)式、
Wm1<WPE<Wm2 ……(a)
の関係にあり、前記各ベース埋込領域の底面と前記各ガード埋込領域の底面は実質的に同じ深さに位置し、前記各ベース拡散領域の底面は実質的に同じ深さに位置し、最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、
前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第1導電型の不純物量Q1と、前記第2導電型の不純物量Q2は、下記(b)式、
0.90<Q2/Q1 ……(b)
の関係にある半導体装置である。
請求項2記載の発明は、第1導電型の抵抗層と、前記抵抗層内部に形成され、同心状に配置された第2導電型の複数のガード埋込領域と、前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第2導電型の複数のベース拡散領域と、前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第1導電型のソース拡散領域と、前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極膜と、前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第2導電型のベース埋込領域と、同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Wm1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Wm2と、前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離WPEは、下記(c)式、
PE<Wm1<Wm2 ……(c)
の関係にあり、前記各ベース埋込領域の底面と前記各ガード埋込領域の底面は実質的に同じ深さに位置し、前記各ベース拡散領域の底面は実質的に同じ深さに位置し、最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、
前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第1導電型の不純物量Q1と、前記第2導電型の不純物量Q2は、下記(d)式、
2/Q1<0.92 ……(d)
の関係にある半導体装置である。
請求項3記載の発明は、第1導電型の抵抗層と、前記抵抗層内部に形成され、同心状に配置された第2導電型の複数のガード埋込領域と、前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第2導電型の複数のベース拡散領域と、前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第1導電型のソース拡散領域と、前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極膜と、前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第2導電型のベース埋込領域と、同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Wm1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Wm2と、前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離WPEは、下記(e)式、
Wm1<Wm2<WPE ……(e)
の関係にあり、前記各ベース埋込領域の底面と前記各ガードリング領域の底面は実質的に同じ深さに位置し、前記各ベース拡散領域の底面は実質的に同じ深さに位置し、最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第1導電型の不純物量Q1と、前記第2導電型の不純物量Q2は、下記(f)式、
1.10<Q2/Q1 ……(f)
の関係にある半導体装置である。
請求項4記載の発明は、請求項1乃至請求項3のいずれか1項記載の半導体装置であって、前記各ガード埋込領域は、前記抵抗層に形成されたリング状の溝と、前記リング状の溝内に充填された第2導電型の半導体材料を有する半導体装置である。
請求項5記載の発明は、請求項1乃至請求項4のいずれか1項記載の半導体装置であって、前記各ベース埋込領域は、前記抵抗層に形成された溝と、前記溝内に充填された第2導電型の半導体材料を有する半導体装置である。
請求項6記載の発明は、請求項1乃至請求項5のいずれか1項記載の半導体装置であって、前記各ガード埋込領域の上部には、前記ガード埋込領域の幅よりも幅広の第2導電型のガード拡散領域が配置され、前記各ガード埋込領域とそれに接続された前記ガード拡散領域とでガードリング領域が構成され、前記ガードリング領域の上部の幅は、下部よりも広くされた半導体装置である。
請求項7記載の発明は、請求項1乃至請求項6のいずれか1項記載の半導体装置であって、前記各ベース拡散領域と前記ベース埋込領域は細長く形成され、前記各ベース拡散領域は互いに平行に配置され、前記ベース埋込領域は前記各ベース拡散領域の長手方向に沿って互いに平行に配置された半導体装置である。
請求項8記載の発明は、請求項1乃至請求項7のいずれか1項記載の半導体装置であって、前記各ガード埋込領域は長方形又は正方形の四角リング状に形成され、前記各ガード埋込領域の隣接する辺は互いに平行に配置され、前記各ベース埋込領域は、前記各ガード埋込領域の四辺のうち、互いに平行な二辺に対して平行に配置された半導体装置である。
請求項9記載の発明は、請求項1乃至請求項8のいずれか1項記載の半導体装置であって、前記ガード埋込領域のうちの最内周のガード埋込領域の内周の縁と、そのガード埋込領域と平行に対向するベース埋込領域の長辺の縁との間の距離Wbと、前記幅Wm1、Wm2とは、下記(g)式、
Wm1<Wb<Wm2 ……(g)
の関係にある半導体装置である。
請求項10記載の発明は、請求項1乃至請求項9のいずれか1項記載の半導体装置であって、前記ベース埋込領域は細長く形成され、前記ベース埋込領域の長手方向の両端と最内周の前記ガード埋込領域との間の距離Waは、前記ガード埋込領域のうちの最内周のガード埋込領域の内周の縁と、そのガード埋込領域と平行に対向するベース埋込領域の長辺の縁との間の距離Wbの実質的に半分の大きさにされた半導体装置である。
請求項11記載の発明は、請求項1乃至請求項9のいずれか1項記載の半導体装置であって、前記ベース埋込領域は細長く形成され、前記ベース埋込領域の長手方向の両端は最内周の前記埋込領域に接続された半導体装置である。
請求項12記載の発明は、請求項1乃至請求項11のいずれか1項記載の半導体装置であって、前記各ベース埋込領域の幅はそれぞれ等しい半導体装置である。
請求項13記載の発明は、請求項1乃至請求項12のいずれか1項記載の半導体装置であって、前記各ガード埋込領域の幅はそれぞれ等しい半導体装置である。
請求項14記載の発明は、請求項1乃至請求項13のいずれか1項記載の半導体装置であって、前記各ベース埋込領域の幅はそれぞれ等しく、前記各ガード埋込領域の幅はそれぞれ等しく、前記ベース埋込領域と前記ガード埋込領域の幅はそれぞれ等しい半導体装置である。
請求項15記載の発明は、請求項1乃至請求項14のいずれか1項記載の半導体装置であって、前記ソース拡散領域と前記ベース拡散領域に電気的に接続されたソース電極膜を有する半導体装置である。
請求項16記載の発明は、請求項1乃至請求項15のいずれか1項記載の半導体装置であって、前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層と同じ導電型で前記抵抗層よりも高濃度のドレイン層が配置された半導体装置である。
請求項17記載の発明は、請求項1乃至請求項15のいずれか1項記載の半導体装置であって、前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層とは反対の導電型のコレクタ層が配置された半導体装置である。
請求項18記載の発明は、請求項1乃至請求項15のいずれか1項記載の半導体装置であって、前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層とショットキー接合を形成するショットキー電極膜が配置された半導体装置である。
請求項19記載の発明は、請求項1乃至請求項15のいずれか1項記載の半導体装置前記抵抗層の前記ベース拡散領域が形成された側の表面に、前記抵抗層と電気的に接続され、前記ソース電極膜とは絶縁されたドレイン電極膜が配置された半導体装置である。
本発明は上記のように構成されており、ソース拡散領域は、ベース拡散領域の縁に沿ってベース拡散領域の縁からは所定の距離を保って配置することができる。この場合、ソース拡散領域に接続されたソース電極膜は、ベース拡散領域の幅方向中央付近でベース拡散領域と電気的に接続することができる。
本発明では、耐圧領域でアバランシェ降伏が発生しないため、アバランシェ電流は、最内周のガード領域に隣接するベース拡散領域に集中することがなく、高い破壊耐量が得られる。
更に請求項1と請求項3の条件にすることで、アバランシェ電流は、ソース拡散領域の底面下のベース拡散領域の高抵抗部分を通らないので、更に高い破壊耐量が得られる。
なお、ベース拡散領域とベース埋込領域を細長に形成した場合、ベース埋込領域はベース拡散領域の長手方向に沿って平行に配置される。
高耐圧、高破壊耐量の半導体素子が得られる。
本発明では、P型とN型のうち、いずれか一方を第1導電型とし、他方を第2導電型として説明する。第1導電型がN型の場合、第2導電型はP型であり、それとは逆に第1導電型がP型の場合は第2導電型はN型となる。
また、下記実施例では半導体基板や半導体層はシリコン単結晶であるが、他の半導体材料の結晶であってもよい。
本発明の半導体装置の構造を説明する。図27、図28の符号1は、本発明の第1例の半導体装置を示している。
先ず、ウェーハ状態の第1導電型の半導体支持層11の表面にエピタキシャル成長によって第1導電型の成長層12が形成される。本発明の半導体装置は、1枚のウェーハ中に複数個が作成されるが、以下、1個の半導体装置の内部構造を図示して説明する。
成長層12のうち、その内部表面であって、半導体装置1の中央位置には、成長層12よりも高濃度の第1導電型の導電層14が形成されており、成長層12と導電層14とでMOSトランジスタのドレインである抵抗層15が構成されている。本発明には導電層14を有さない半導体装置も含まれるが、その場合、成長層12によって抵抗層15が構成される。
本発明の半導体装置1は、複数の第2導電型のガード埋込領域44bを有している。各ガード埋込領域44bは、リング状であり、同心状に配置されている。
最内周のガード埋込領域44bの内側であって、抵抗層15内部の表面付近には、第2導電型のベース拡散領域17aが複数個所定間隔で形成されている。全てのベース拡散領域17aの深さは同じであり、ここでは導電層14の深さよりも浅くされている。但し、導電層14の深さがベース拡散領域17aよりも浅い半導体装置も本発明に含まれる。
各ベース拡散領域17a内部の表面付近には、第1導電型のソース拡散領域21と、ベース拡散領域17aよりも表面濃度が高い第2導電型のオーミック拡散領域20とが配置されている。
ベース拡散領域17aの平面形状とソース拡散領域21の平面形状とオーミック拡散領域20の平面形状はそれぞれ長方形等の細長に形成されており、1個のベース拡散領域17aの内部には、1又は2個のソース拡散領域21が、その長辺がベース拡散領域17aの長手方向に沿って配置されている。
また、オーミック拡散領域20は、各ベース拡散領域17aの幅方向中央位置に、その長辺がベース拡散領域17aの長手方向に沿って配置されている。
ソース拡散領域21とオーミック拡散領域20の幅と長さはベース拡散領域17aの幅と長さよりも小さくされており、また、ソース拡散領域21とオーミック拡散領域20はベース拡散領域17aよりも浅くされ、ソース拡散領域21とオーミック拡散領域20は、ベース拡散領域17aからはみ出さないように配置されている。
ソース拡散領域21とベース拡散領域17aとは、反対の導電型であるからソース拡散領域21とベース拡散領域17aの間にはpn接合が形成され、オーミック拡散領域20とベース拡散領域17aとは同じ導電型であるから、オーミック拡散領域20とベース拡散領域17aとは、互いに電気的に接続されている。
ソース拡散領域21は、ベース拡散領域17aの長辺から一定距離だけ離間されており、ベース拡散領域17a内部のうち、ベース拡散領域の17a長辺とソース拡散領域21の長辺の間の部分は、後述するような反転層が形成されるチャネル領域22にされている。ベース拡散領域17aとソース拡散領域21は細長いので、チャネル領域22も細長い。
チャネル領域22上にはゲート絶縁膜34が配置されている。ゲート絶縁膜34はチャネル領域22の幅方向両側に僅かにはみ出ており、従って、ゲート絶縁膜34の幅方向の端は、ソース拡散領域21上と抵抗層15上に位置している。
ゲート絶縁膜34の表面にはゲート電極膜36が配置されており、ゲート電極膜36上には層間絶縁膜37が配置されている。
層間絶縁膜37上にはソース電極膜38が配置されている。ソース拡散領域21の表面とオーミック拡散領域20の表面の少なくとも一部は露出されており、ソース電極膜38は、その露出部分にも配置され、ソース拡散領域21とオーミック拡散領域20とに電気的に接続されている。
その結果、ベース拡散領域17aはオーミック拡散領域20を介してソース電極膜38に接続されている。従って、ソース拡散領域21とベース拡散領域17aとはソース電極膜38によって短絡されている。ソース電極膜38とゲート電極膜36の間には層間絶縁膜37が位置しているので、ソース電極膜38とゲート電極膜36とは、層間絶縁膜37によって絶縁されている。
半導体支持層11の抵抗層15が配置された側の面とは反対側の面にはドレイン電極膜30が配置されている。ドレイン電極膜30と半導体支持層11とは、後述するショットキー接合型IGBTとは異なり、オーミック接触であり、ドレイン電極膜30と半導体支持層11とは電気的に接続されている。
この半導体装置1の動作を説明すると、第1導電型がN型、第2導電型がP型の場合、ソース電極膜38を接地させ、ドレイン電極膜30に正電圧を印加した状態で、ゲート電極膜36にしきい値電圧以上の正電圧を印加すると、チャネル領域22の内部表面にチャネル領域22とは反対の導電型の反転層が形成され、ソース拡散領域21と抵抗層15とがその反転層で接続され、導通状態になる。
半導体装置1がMOSトランジスタの場合は半導体支持層11がドレイン層として機能し、導通状態では、ドレイン電極膜30からソース電極膜38に向け、反転層と抵抗層15とドレイン層(半導体支持層11)を通って電流が流れる。
導通状態からゲート電極膜36とソース電極膜38とを短絡させる等、ゲート電極膜36の電位をしきい値電圧未満にすると反転層は消滅し、遮断状態になる。遮断状態では電流は流れない。
この半導体装置1では、後述する図8(a)に示すように、抵抗層15には細長の溝43aが形成され(この実施例では溝43aは導電領域14を形成した後に形成されているが、溝43aの形成は、導電領域14を形成する前であってもよい)、図9(a)に示すように、その溝43a内に第2導電型の半導体材料40aが充填され、溝43a及び半導体材料40aのベース拡散領域17aよりも下の部分でベース埋込領域44aが構成されている。
後述するように、ベース埋込領域44aの上部はベース拡散領域17aに接続されている。
ベース拡散領域17aとベース埋込領域44aとで構成される第2導電型の領域と、抵抗層15で構成される第1導電型の領域の間にはPN接合が形成されており、そのPN接合が逆バイアスされると、そのPN接合からベース拡散領域17a内や抵抗層15内と、ベース埋込領域44a内に空乏層が広がる。
ここで、ベース埋込領域44aの形状や位置関係を説明すると、溝43aの抵抗層15表面からの深さD1は、半導体支持層11に達しない深さであって、ベース拡散領域17aの深さD2や導電層14の深さよりも深く形成されている。
ベース拡散領域17aは、その長手方向が溝43aの長手方向に沿って配置されている。また、ベース拡散領域17aは、複数個の溝43aを跨ぐ幅に形成されており、その結果、各ベース拡散領域17aの底部にはベース埋込領域44aが2個以上配置されている。各ベース拡散領域17aの底面に位置するベース埋込領域44aの個数は同じである。
各ベース拡散領域17aは互いに平行であり、1個のベース拡散領域17aの底部に位置する複数のベース埋込領域44aは、それらの上部が接続されたベース拡散領域17aの長辺に対して平行になっている。従って、各ベース埋込領域44aは互いに平行である。また、各ベース埋込領域44aの幅は等しくなっている。
ベース埋込領域44aとベース拡散領域17aの接続部分は、チャネル領域22よりもベース拡散領域17aの内側に位置しており、従って、チャネル領域22の真下には、ベース埋込領域44aは存しないようにされている。
ベース埋込領域44a間の距離と、ベース埋込領域44aとガード埋込領域44b間の距離と、ガード埋込領域44b間の距離を、相対する二個のベース埋込領域44aで挟まれた抵抗層15の幅や、相対するベース埋込領域44aとガード埋込領域44b、又は相対するガード埋込領域44bで挟まれた抵抗層15の幅であると定義すると、同じベース拡散領域17aの底面下に3個以上のベース埋込領域44aが位置した場合、同じベース拡散領域17a底面下のベース埋込領域44a間の距離Wm1は等しくされている(1個のベース拡散領域17aの底面下に3個以上のベース埋込領域44aが位置した場合)。
また、異なるベース拡散領域17a同士の間でも、同じベース拡散領域17a底面下のベース埋込領域17aの距離Wm1は同じ値になっている。従って、全部のベース拡散領域17aに対し、距離Wm1は一定にされている。
図27は、1個のベース拡散領域17aの底面に2個のベース埋込領域44aが位置する場合であり、距離Wm1は、同じベース拡散領域17a底面に位置する二個のベース埋込領域44aで挟まれた抵抗層15の幅でもある。
また、隣接する2個のベース拡散領域17aを一組とすると、異なるベース拡散領域17aの底面に位置し、互いに面するベース埋込領域44a間の距離Wm2は、各ベース拡散領域17aの組に関して一定値である。
それに対し、同じベース拡散領域17aの底面下のベース埋込領域44a間の距離Wm1と、異なるベース拡散領域17aの底面に位置し、互いに面するベース埋込領域44a間の距離Wm2とは等しいとは限らない。
ベース埋込領域44aには最内周のガード埋込領域44bが面している。
各ガード埋込領域44bは四角リング状であり、隣接するガード埋込領域44bの各辺は互いに平行で、等しい距離WPEに配置されている。
各ガード埋込領域44bのうち、最内周のガード埋込領域44bは、ベース埋込領域44aの長辺と平行に面する一辺を有している。ベース埋込領域44aの長辺とその長辺と面する最内周のガード埋込領域44bの間の距離をWbとし、各ベース埋込領域44aとガード埋込領域44bは、同じ幅Wtに形成されている。
また、ベース拡散領域17aの深さD2からベース埋込領域44aの底面の深さD1の間の距離、即ち、ベース埋込領域44aの高さD1−D2をH(この符号Hは、ベース拡散領域17aの深さよりも深く、ベース埋込領域44aの底面よりも浅い範囲を示している。)、ベース埋込領域44aの長さをL、1個のベース拡散領域17a底面に位置するベース埋込領域44aの数をn、導電領域が形成されている領域であって、ベース埋込領域44aの上部(ベース拡散領域17aの底面)と底面の間の抵抗層15の第1導電型の不純物の平均濃度をN1、ベース埋込領域44aの第2導電型の不純物濃度をN2で表す。
図27の符号Sは、1個のセル範囲を示す領域であり、隣接する2個一組のベース拡散領域17aのうち、一方のベース拡散領域17aの幅方向中央位置から他方のベース拡散領域17aの幅方向中央位置までの間の範囲を示しており、1個のセル範囲S内のベース拡散領域17aの深さよりも深く、ベース埋込領域44aの底面よりも浅い範囲Hの間に含まれる第1導電型の不純物量q1と第2導電型の不純物量q2は、
1={Wm1×(n−1)+Wm2}×N1×H×L ……(1)
2= Wt×n×H×L×N2 ……(2)
となる。
第1導電型の不純物量と第2導電型の不純物量が等しいリサーフ条件は、q1=q2である。
ベース拡散領域17aと抵抗層15とが逆バイアスされ、抵抗層15のうち、ベース埋込領域44aで挟まれた部分が空乏層で満たされるときには、ベース埋込領域44aの内部も空乏層で満たされる(但し、抵抗層15やベース埋込領域44aが空乏層で満たされる前にベース埋込領域44aと抵抗層15の間のPN接合部の電界がアバランシェ降伏を起こす臨界値に達しないことが前提である。)。
そして、逆バイアスがそれ以上の大きさになると、空乏層は半導体支持層11方向に向かって広がり、耐圧を超える大きさになったときにアバランシェ降伏が生じる。
最内周のガード埋込領域44bの幅方向中央位置よりも内側であって、ベース拡散領域17aの底面よりも深く、ベース埋込領域44aやガード埋込領域44bの底面よりも浅い部分の間に含まれる第1導電型の不純物量をQ1とし、第2導電型の不純物量をQ2とすると、図36は、下記(a)式、
Wm1<WPE<Wm2 ……(a)
を満たす場合に、不純物量Q1、Q2の比Q2/Q1とアバランシェ降伏が生じる位置の関係を説明するためのグラフであり、縦軸は、最内周のガード埋込領域44bよりも内側の領域である活性領域に流れる電流Iaと、活性領域の外側の耐圧領域に流れる電流Igの比Ig/Iaであり、横軸は不純物量Q1、Q2の比Q2/Q1である。
Ig/Iaの値から、アバランシェブレークダウンが生じた位置が分かる。
即ち、耐圧領域でアバランシェブレークダウンが生じた場合、耐圧領域に流れる電流Igが活性領域に流れる電流Iaよりも大きくなるから、Ig/Iaの値は1よりも大きくなる。
活性領域でアバランシェブレークダウンが生じた場合、活性領域に流れる電流Iaが耐圧領域に流れる電流Igよりも大きくなるから、Ig/Iaの値は1よりも小さくなる。
図36のグラフを計算した条件は、下記表1の通りである。
Figure 0003689420
図36から分かるように、Q2/Q1の値が0.9以下の場合はIg/Iaが1よりも大きく、耐圧領域でアバランシェブレークダウンが生じているが、Q2/Q1の値が0.9よりも大きくなるとIg/Iaが1よりも小さくなり、活性領域でアバランシェブレークダウンが生じるようになる。
特に、Q2/Q1の値が1以上の場合は、表1の各条件でIg/Iaが1よりも小さい。Q2/Q1の値を1以上にするためには、第2導電型の不純物総量が第1導電型の不純物総量よりも多くなるようにすればよく、例えばベース埋込領域44aとガード埋込領域44b中の第2導電型の不純物濃度N2を適切な値に設定することで達成できる。
リサーフ条件が大きく崩れると、耐圧が低下するので、第2導電型の不純物量Q2、q2は、Q1≦Q2≦Q1×2.0、q1≦q2≦q1×2.0である。
なお、上記は、各ベース拡散領域17aの底面下にベース埋込領域44aが二個ずつ配置されていたが、三個以上であってもよい。(2)式を満たすために第二導電型の不純物量を増加させる場合は、第2導電型の不純物濃度N2を高くしたり、ベース埋込領域44aの幅Wtを大きくする他、各ベース拡散領域17a底面にそれぞれ位置するベース埋込領域44aの本数を増やすことができる。但し、幅Wtを大きくすると溝43aの内部表面に半導体材料40aを成長させにくくなるので、ベース埋込領域44aの本数を増やす方がよい。
次に、距離Wm1、Wm2、WPEや深さD1、D2等を下記表2、
Figure 0003689420
に示した値に固定し、成長層12の濃度と、ベース埋込領域44a及びガード埋込領域44bの濃度を変えて計算することで、濃度Q1、2の比を変え、アバランシェ降伏が生じる位置を検証した。
その結果を下記表3に示す。
Figure 0003689420
表2の条件では、下記(a)式、
Wm1<WPE<Wm2 ……(a)
が成立しており、その場合、Q2/Q1の値が0.9以下のときにアバランシェ降伏が周辺領域で発生している。従って、Q2/Q1が0.90を超える大きさ、特に1.00以上のときに活性領域で生じるようになっている。
次に、距離Wm1、Wm2、WPEや深さD1、D2等を上記表2とは異なり、下記表4、表6に示した値に固定し、成長層12の濃度と、ベース埋込領域44a及びガード埋込領域44bの濃度を変えて計算することで、濃度Q1、2の比を変え、アバランシェ降伏が生じる位置を検証した。
表4に対応する結果を表5に示し、表6に対応する結果を表7に示す。
Figure 0003689420
Figure 0003689420
Figure 0003689420
Figure 0003689420
表4の条件では、下記(c)式、
PE<Wm1<Wm2 ……(c)
が成立しており、その場合、Q2/Q1の値が0.92以上のときにアバランシェ降伏が周辺領域で発生している。従って、Q2/Q1が0.92未満、特に0.83以下のときに活性領域で生じるようになっている。
表6の条件では、下記(e)式、
Wm1<Wm2<WPE ……(e)
が成立しており、その場合、Q2/Q1の値が1.10以下のときにアバランシェ降伏が周辺領域で発生している。従って、Q2/Q1が1.10を超える値、特に1.22以上のときに活性領域で生じるようになっている。
また、本発明の半導体装置1では、ベース埋込領域44aは細長く形成され、ベース埋込領域44aの長手方向の両端と最内周のガード埋込領域44bとの間の距離Wa(この距離Waは、ベース埋込領域44aの長手方向の両端と最内周のガード埋込領域44bとの間に挟まれた成長層12の幅である。)は、最内周のガード埋込領域44bの内周の縁と、そのガード埋込領域44bと平行に対向するベース埋込領域44aの長辺の縁との間の距離Wbの実質的に半分の大きさにされている。
ベース埋込領域44aと最内周のガード埋込領域44bの間の成長層12が空乏層で満たされる場合、ベース埋込領域44aの両端から最内周のガード埋込領域44bに向けて空乏層は広がらず、ベース埋込領域44aの長辺から最内周のガード埋込領域44bに向けて空乏層が広がるとすると、ベース埋込領域44aの長辺と、最内周のガード埋込領域44bの内周面から、それぞれ距離Wbの半分だけ空乏層が広がり、空乏層同士が接触することになる。
この場合、ベース埋込領域44aの両端と最内周のガード埋込領域44bの間には、ガード埋込領域44bから、距離Wbの半分だけ空乏層が広がっているから、ベース埋込領域44aの両端と最内周のガード埋込領域44bの内周の縁との間の距離を、距離Wbの実質的に半分の大きさにしておけば、ベース埋込領域44aの両端と最内周のガード埋込領域44bの間も空乏層で満たされることになる。
<製造方法>
次に、本発明の半導体装置の製造方法を説明する。
図1(a)〜図26(a)は、活性領域の形成工程に沿った断面図であり、図1(b)〜図26(b)は、活性領域の外周付近の一部と、活性領域を取り囲む耐圧領域の断面図である。
図1(a)、(b)の符号10は、本発明の半導体装置を製造するための処理基板を示している。
この処理基板10は、第1導電型の半導体単結晶から成る半導体支持層11と、該半導体支持層11表面に半導体支持層11と同じ導電型の半導体結晶がエピタキシャル成長によって成膜された成長層12とを有している。
熱酸化処理により、成長層12の表面には半導体単結晶の酸化物から成る初期酸化膜28が形成されている。
次に、処理基板10表面にレジスト膜を形成し、パターニングし、図2(a)、(b)に示すように、レジスト膜の活性領域上の位置に四角形の開口49を形成する。図2(b)の符号41は、パターニングされたレジスト膜を示しており、開口49底面には初期酸化膜28が露出している。
次に、開口49底面に位置する初期酸化膜28をエッチングによって除去すると、初期酸化膜28に、図3(a)、(b)に示すように、レジスト膜41の開口49と同形状の開口31が形成される。この開口31の底面には成長層12の表面が露出している。同図(a)、(b)の状態では、レジスト膜41は除去されている。
次に、熱酸化処理を行うと、図4(a)、(b)に示すように、開口31の底面の位置に、成長層12を構成する半導体の酸化物から成る緩和層32が形成される。この緩和層32の膜厚は薄く形成されている。
その状態で処理基板10の表面から第1導電型の不純物を照射すると、不純物は初期酸化膜28で遮蔽され、緩和層32は透過し、図5(a)、(b)に示すように、開口31底面位置の成長層12の内部表面に、第1導電型の高濃度不純物層13が形成される。この高濃度不純物層13の深さは浅い。
次に、熱酸化処理を行うと、高濃度不純物層13に含まれる第1導電型の不純物が深さ方向と横方向に拡散し、図6(a)、(b)に示すように、活性領域に第1導電型の導電層14が形成される。この導電層14と成長層12とで第1導電型の抵抗層15が構成される。
このとき、拡散の際の熱酸化により、処理基板10表面には半導体の熱酸化膜が形成される。図6(a)、(b)の符号33は、その熱酸化膜と、緩和層32や初期酸化膜28と一体になったマスク酸化膜を示している。
導電層14の表面の濃度は成長層12の濃度よりも一桁程度高濃度である。導電層14は拡散で形成されるため、その濃度は表面が高く、深さが深くなるほど小さくなる。なお、導電層14と成長層12は同じ導電型であり、PN接合を形成しないので、本発明では、導電層14の深さを、成長層12の濃度の二倍まで低下した位置で定義する。
図29は、図6(a)、(b)のA−A線切断面図である。第1導電型の不純物の横方向拡散により、導電層14の平面形状は、高濃度不純物層13よりも大きく、四隅が丸まった四角形である。
次に、マスク酸化膜33上にレジスト膜を形成し、パターニングして図7(a)に示すように、活性領域に複数の平行な細長開口42aを形成する。また、同図(b)に示すように、耐圧領域にリング形状の複数のリング状開口42bを形成する。符号41は、開口42a、42bが形成されたレジスト膜を示している。
細長開口42aは細長の長方形であり、リング状開口42bは大きさが異なる四角リング(長方形又は正方形のリング)である。リング状開口42bは同心状に配置されており、細長開口42aは、各リング状開口42bによって取り囲まれている。
隣り合うリング状開口42bの対向する辺同士は平行にされており、且つ、細長開口42aの四辺は、リング状開口42bの辺に対して平行か、又は垂直にされている。
各開口42a、42bの底面にはマスク酸化膜33表面が露出しており、エッチングによって開口42a、42b底面位置のマスク酸化膜33を除去してマスク酸化膜33をパターニングした後、レジスト膜41を除去し、今度はマスク酸化膜33をマスクとして抵抗層15をエッチングによって掘削すると、図8(a)、(b)に示すように、細長開口42aの底面位置に、活性溝43aが形成され、リング状開口42bの底面位置に、耐圧溝43bが形成される。
図8(a)、(b)のB−B線切断面図を図30に示す。
活性溝43aの平面形状は細長開口42aと同じく細長の長方形であり、耐圧溝43bの形状はリング状開口42bと同じ四角リングである。
活性溝43a相互間の距離や、耐圧溝43b間の距離や、活性溝43aと耐圧溝43bの間の距離は、開口42aの距離によって決定され、上記(a)式を満たす距離にされている。
活性溝43aと耐圧溝43bは同じエッチング工程によって形成されるため、それらは全て同じ深さであり、各溝43a、43bは、導電層14よりも深く、且つ、半導体支持層11に達しない深さに形成されている。従って、各溝43a、43bの底面には、成長層12が露出している。各溝43a、43bの底面は、成長層12の表面と平行であり、各溝43a、43bの側面は底面と垂直である。
活性溝43aの平面形状は、細長い長方形であり、耐圧溝43bの平面形状は、長方形又は正方形の四角リング状である。
次に、CVDにより、溝43a、43bの内部の底面及び側面に第2導電型の半導体単結晶又は半導体多結晶を成長させ、図9(a)、(b)に示すように、各溝43a、43b内を、成長させた半導体単結晶又は半導体多結晶から成る第2導電型の半導体材料40a、40bによって充填する。
充填直後の状態では、半導体材料40a、40bの上部はマスク酸化膜33の表面上に突き出ており、図10(a)、(b)に示すように、抵抗層15よりも上の部分をエッチングによって除去した後、図11(a)、(b)に示すように、導電層14上に位置するマスク酸化膜33表面は露出したままで、成長層12に密着しているマスク酸化膜33上にパターニングしたレジスト膜27を配置する。
その状態でエッチングすると、図12(a)、(b)に示すように、成長層12に密着したマスク酸化膜33は残り、耐圧領域の抵抗層15の表面(成長層12の表面)は覆われたまま、活性領域の導電層14と、活性領域及び耐圧領域の半導体材料40a、40b表面が露出する。
次に、熱酸化処理により、図13(a)、(b)に示すように、薄いゲート絶縁膜34を形成した後、CVD法等によりゲート絶縁膜34表面に導電性のポリシリコン薄膜を堆積させ、ポリシリコンから成る導電性薄膜35を形成する。
次いで、図14(a)、(b)に示すように、導電性薄膜35上の所定位置にパターニングしたレジスト膜46を配置し、エッチングによって導電性薄膜35をパターニングし、図15(a)、(b)に示すように、ゲート電極膜36を形成する。
次に、処理基板10の表面に第2導電型の不純物を照射すると、ゲート電極膜36とマスク酸化膜33がマスクとなり、露出されたゲート絶縁膜34を透過した不純物によって、図16(a)、(b)に示すように、導電層14の内部表面、及び活性溝43aと耐圧溝43b内部の半導体材料40a、40bの内部表面に第2導電型の高濃度不純物領域16が形成される。
次いで、熱処理によって高濃度不純物領域16に含まれる第2導電型の不純物を拡散させると、図17(a)、(b)に示すように、活性領域と耐圧領域に、第2導電型のベース拡散領域17aとガード拡散領域17bがそれぞれ形成される。
耐圧溝43b内に充填された半導体材料40bの上部には、半導体材料40bと同じ幅の高濃度不純物領域16が形成されるが、横方向拡散により、ガード拡散領域17bの幅は、ガード埋込領域44bの幅よりも広くなる。
ベース拡散領域17aとガード拡散領域17bの深さは同じであり、導電層14の深さよりも浅くされている。
半導体材料40a、40bに含まれる第2導電型の不純物濃度よりもベース拡散領域17aとガード拡散領域17bに含まれる第2導電型の不純物濃度の方が高いので、各半導体材料40a、40bのベース拡散領域17aやガード拡散領域17bよりも浅い部分は、それぞれベース拡散領域17aとガード拡散領域17bで置換されたものとする。
その場合、ベース拡散領域17aの底面に、活性溝43aの残部(下部)と、その内部に充填されている半導体材料40aとで第2導電型のベース埋込領域44aが形成され、また、ガード拡散領域17bの底面には、耐圧溝43bの残部(下部)と、その内部に充填されている第2導電型の半導体材料40bにより、第2導電型のガード埋込領域44bが形成される。
このガード埋込領域44bは、耐圧溝43b内部の半導体材料40bのうち、ガード拡散領域17bよりも下の部分で構成されており、ガード拡散領域17bとその下部のガード埋込領域44bとでガードリング領域が形成される。
ただし、本発明の半導体装置1では、ガード拡散領域17bを有さない場合も含み、その場合は、ガードリング領域はガード埋込領域44bで構成される。
ガードリング領域がガード拡散領域17bを有さない場合はガード埋込領域44bの上部は、成長層12の表面と同じ高さになる。更にまた、耐圧溝43bの上部が、マスク酸化膜33等の絶縁膜に形成された溝で構成され、半導体材料44bがその絶縁膜の溝内にも充填されている場合には、ガード埋込領域44aは、成長層12の表面よりも高くなる。
ベース埋込領域44aは細長であり、互いに平行になっている。ベース埋込領域44aは、ベース拡散領域17aの深さよりも下の部分で構成されており、横向きの直方体形状になる。また、ベース埋込領域44aの上部はベース拡散領域17aに接続されているから、ベース拡散領域17aと同電位になる。
図17(a)、(b)のC−C線切断面図を図31に示す。
各ベース拡散領域17aは、四隅が丸く、長辺がベース埋込領域44aが伸びる方向に沿った長方形である。
各ベース拡散領域17aは互いに離間しており、第2導電型の不純物の横方向拡散により、ベース拡散領域17aの縁はゲート電極膜36の底面下に進入するため、ゲート電極膜36は隣接するベース拡散領域17aを跨ぐように位置している。
ガード拡散領域17bの形状は四角リング状であり、同心状に隣接するガード拡散領域17bは、互いに一定距離だけ離間している。
次に、図18(a)、(b)に示すように、処理基板10表面にパターニングしたレジスト膜45を配置し、ベース拡散領域17aの幅方向中央位置のゲート絶縁膜34を露出させた状態で第2導電型の不純物を照射し、ゲート絶縁膜34を透過した第2導電型の不純物により、ベース拡散領域17aの内部表面に浅い第2導電型の高濃度不純物層18を形成する。
この第2導電型の高濃度不純物層18は、長辺がベース拡散領域17aの長手方向に沿った長方形であり、高濃度不純物層18の長辺とベース拡散領域17aの長辺とは平行である。
また、高濃度不純物層18の長辺は、ゲート電極膜36の縁から一定距離だけ離間しており、レジスト膜45を除去し、図19(a)、(b)に示すように、パターニングした別のレジスト膜46を形成し、高濃度不純物層18の長辺とゲート電極膜36の縁との間の位置のゲート絶縁膜34表面を露出させて他の部分を覆った状態で第1導電型の不純物を照射すると、その不純物はゲート絶縁膜34の露出部分を透過し、第2導電型の高濃度不純物領域18とゲート電極膜36の間に位置するベース拡散領域17aの内部表面に第1導電型の高濃度不純物領域19が形成される。
レジスト膜46を除去した後、熱処理を行うと、第2導電型の高濃度不純物領域18と第1導電型の高濃度不純物領域19に含まれる不純物がそれぞれ拡散し、図20(a)、(b)に示すように、第2導電型のオーミック拡散領域20と第1導電型のソース拡散領域21がそれぞれ形成される。オーミック拡散領域20の表面濃度は、ベース拡散領域17aの表面濃度よりも高く、ソース拡散領域21とオーミック拡散領域20は金属膜とオーミック接触を形成するようになっている。
図20(a)、(b)のF−F線切断面図を図32に示す。
オーミック拡散領域20とソース拡散領域21の平面形状の大きさはベース拡散領域17aよりも小さく、また、それらの深さはベース拡散領域17aの深さよりも浅い。オーミック拡散領域20とソース拡散領域21は、ベース拡散領域17aの内側に位置しており、導電層14や成長層12とは接触していない。
各ベース拡散領域17a内には、オーミック拡散領域20とソース拡散領域21とが少なくとも1個以上は形成される。
ソース拡散領域21の端部は、横方向拡散によってゲート電極膜36の底面下に進入するが、ベース拡散領域17aの端部とは接触せず、ゲート電極膜36の底面下のベース拡散領域17aの部分であって、ソース拡散領域21の縁とベース拡散領域17aの縁の間でゲート絶縁膜34と接触する部分によってチャネル領域22が形成される。
次に、CVD法等により、図21(a)、(b)に示すように、処理基板10表面にシリコン酸化膜等の層間絶縁膜37を形成した後、図22(a)、(b)に示すように、活性領域のゲート電極膜36上や、耐圧領域の表面上にパターニングしたレジスト膜47を配置し、露出した層間絶縁膜37とその下層に位置するゲート絶縁膜34とをエッチングして図23(a)、(b)に示すように、オーミック拡散領域20とソース拡散領域21の少なくとも一部表面を露出させ、次いで、図24(a)、(b)に示すように、アルミニウム等の金属薄膜29を形成すると、オーミック拡散領域20一部表面とソース拡散領域21一部表面は金属薄膜29と接触する。
次いで、パターニングしたレジスト膜(不図示)を金属薄膜29上に配置し、エッチングによって金属薄膜29をパターニングすると、図25に示すように、ソース電極膜38が形成される。
ソース電極膜38を形成する際に、ソース電極膜38を構成する金属膜から成り、ソース電極膜38からは絶縁され、ゲート電極膜36に接続されたゲートパッドと、ソース電極膜38の一部から成るソースパッドとを形成する。
このソース電極膜38はソース拡散領域21やオーミック拡散領域20とオーミック接触しており、ソース拡散領域21はソース電極膜38に直接電気的に接続され、ベース拡散領域17aは、オーミック拡散領域20を介してソース電極膜38に電気的に接続される。
ベース埋込領域44aは、ベース拡散領域17aに接触しており、従って、ベース埋込領域44aもソース電極膜38に電気的に接続される。ソース電極膜38は、層間絶縁膜37によってゲート電極膜36とは電気的に絶縁されており、また、導電層14や成長層12には接触していない。
次に、図26(a)、(b)に示すように、処理基板10表面にシリコン酸化膜等から成る保護層39を形成し、エッチングによって保護層39をパターニングする。そのパターニングにより、ゲートパッドやソースパッドは露出される。
次いで、図27、図28に示すように、半導体支持層11の裏面側の露出した表面に金属膜を形成し、その金属膜によってドレイン電極膜30を構成させる。そして、ダイシング工程を経ると、1枚のウェーハから複数の半導体装置1が得られる。
ドレイン電極膜30は、半導体支持層11とオーミック接触しており、成長層12や導電層14は、半導体支持層11を介してドレイン電極膜30に電気的に接続されている。
なお、この図27、28のG−G線切断面図は図20(a)、(b)のF−F線切断面図と同じであり、図32に示されている。
以上は、本発明の半導体装置1がMOSトランジスタの場合であったが、本発明は、他の種類の半導体装置も含まれる。
図33の符号2は、PN接合型IGBTの本発明の第2例の半導体装置である。この第2例の半導体装置2や、後述する各実施例の半導体装置3、4において、第1例の半導体装置1と同じ部材については同じ符号を付して説明を省略する。また、後述する各実施例のうち、少なくとも第2〜第3例の各半導体装置2〜3の耐圧領域の構成は第1例の半導体装置1と同じである。
第2例の半導体装置2は、第1導電型の支持層11に替え、第2導電型のコレクタ層51を有しており、該コレクタ層51上に、第1導電型の成長層12が配置されている。コレクタ層51裏面には、コレクタ層51とオーミック接触するコレクタ電極55が形成されている。他の構成は第1例の半導体装置1と同じである。
この半導体装置2では、コレクタ層51と成長層12との間でPN接合が形成されており、半導体装置2が導通するときには、そのPN接合が順バイアスされ、コレクタ層51から成長層12内に少数キャリアが注入されるため、導通抵抗が低くなるようになっている。
図34の符号3は、ショットキー接合型IGBTの本発明の第3例の半導体装置である。
この半導体装置3では、研磨工程等によって第1例の半導体装置1の半導体支持層11の相当する部分が除去された後、研磨によって露出された成長層12の表面に、成長層12とショットキー接合を形成するクロム等の金属膜が成膜され、その金属膜によってショットキー電極膜56が構成されている。
このショットキー接合の極性は、半導体装置3が導通する際に順バイアスされる極性であり、ショットキー接合が順バイアスされることにより、ショットキー電極膜56から成長層12内に少数キャリアが注入され、導通抵抗が低くなる。
図35の符号4は、本発明の第4例の半導体装置であり、第2導電型の支持基板52上に第1導電型の成長層12がエピタキシャル成長によって形成されている。
この半導体装置4では、抵抗層15表面から拡散によって形成され、底面が半導体支持層11に達する分離拡散領域53を有している。
分離拡散領域53はリング状であり、ベース拡散領域17aが配置された活性領域を取り囲んでいる。
分離拡散領域53が取り囲む領域の内側には、導電層14が形成されており、該導電層14の内部表面近傍には、ソース拡散領域21と同時形成の第1導電型のドレイン拡散領域54が配置されている。ドレイン拡散領域54表面には、ソース電極膜38と同時に形成され、ソース電極膜38とは電気的に絶縁されたドレイン電極膜59が配置されており、それらにより、トランジスタ6が構成されている。
他方、リング状の分離拡散領域53の外側には、小信号用のトランジスタやダイオード等の半導体素子57が形成されており、複数の半導体素子57によって制御回路等の電子回路が構成されている。
支持基板52の表面には、接地電位に接続されるアース電極膜58が形成されている。ゲート電極膜36は、分離拡散領域53外側の半導体素子57に接続されており、トランジスタ6は、半導体素子57によって形成された制御回路によって制御されている。
アース電極膜58を接地電位に置き、ドレイン電極膜59とソース電極膜38の間に電圧を印加した状態で、ゲート電極膜36にしきい値電圧以上の電圧を印加するとチャネル領域22に反転層が形成され、導通する。
導通すると、ソース電極膜38とドレイン電極膜59との間で、電流は抵抗層15内部を横方向に流れる。
ゲート電極膜36がしきい値電圧未満の電圧になると遮断する。
導通状態と遮断状態の両方において、分離拡散領域53と抵抗層15とは逆バイアスされており、このトランジスタ6と他の半導体素子57とは電気的に分離されている。
なお、本発明の半導体装置では、半導体単結晶にはシリコン単結晶を用いることができる他、GaAs等の他の半導体の単結晶を用いることもできる。
また、上記各実施例では、互いに分離された複数のベース拡散領域17aを有していたが、各ベース拡散領域17aを第2導電型の拡散領域で接続し、櫛状にしてもよい。
また、上記実施例では、ベース拡散領域17aを取り囲むリング状のガード埋込領域44bはソース電極膜38やゲート電極膜36には接続されておらず、浮遊電位に置かれていたが、最内周のガード埋込領域をソース電極膜38に電気的に接続することもできる。
図37の符号44cは最内周のガード埋込領域を示しており、最内周のガード埋込領域44cに隣接するベース拡散領域17aが外周方向に伸ばされ、最内周のガード埋込領域44cに接触している。
その結果、ソース電極膜38が接地電位に置かれると、最内周のガード埋込領域44cも接地電位に置かれる。ここでは、最内周のガード埋込領域44cを同心状に囲む他のガード埋込領域44bは浮遊電位に置かれたままである。
最内周のガード埋込領域44cが接地電位に接続される場合と浮遊電位に置かれる場合とを比較すると、降伏電圧に差はないが、アバランシェ電流は最内周のガード埋込領域44cにも流れ込むことができるため、接地電位に接続された方が破壊耐量が高くなる。
なお、1個のベース拡散領域17aの底面に2個のベース埋込領域44aが配置されている場合について、ベース拡散領域17aの底面とベース埋込領域44aの底面との間の領域での第1導電型の不純物量Q1は、(Wm1+Wm2)×N1であり、第2導電型の不純物量Q2は2×Wt×N2である。
1=Q2のリサーフ条件が成り立つ場合は、
(Wm1+Wm2)×N1 = 2×Wt×N2 ……(3)
である。各埋込領域44a、44bの幅Wtが全て等しいものとした。
同様に、リサーフ条件が成り立つ場合、ガードリング領域では、
1×WPE = Wt×N2 ……(4)
である。上記二式からWt×N2を消去すると、
1×WPE = N1(Wm1+Wm2)/2 ……(5)
∴ WPE = (Wm1+Wm2)/2 ……(6)
上記のように、ガード埋込領域44b間の距離WPEは、同じベース拡散領域17aの下のベース埋込領域44a間の距離Wm1と隣接するベース拡散領域17aのベース埋込領域44a間の距離Wm2の和の1/2に等しくすると、リサーフ条件が成り立つ。
本発明のように、リサーフ条件からはずれるような設定にする場合、先ず(6)式が成り立つように設計した後、(a)、(b)式、(c)、(d)式、又は(e)、(f)式が成り立つように、各距離Wm1、Wm2、WPEを設定すればよい。
(a)、(b):本発明の半導体装置の製造工程を説明するための図(1) (a)、(b):本発明の半導体装置の製造工程を説明するための図(2) (a)、(b):本発明の半導体装置の製造工程を説明するための図(3) (a)、(b):本発明の半導体装置の製造工程を説明するための図(4) (a)、(b):本発明の半導体装置の製造工程を説明するための図(5) (a)、(b):本発明の半導体装置の製造工程を説明するための図(6) (a)、(b):本発明の半導体装置の製造工程を説明するための図(7) (a)、(b):本発明の半導体装置の製造工程を説明するための図(8) (a)、(b):本発明の半導体装置の製造工程を説明するための図(9) (a)、(b):本発明の半導体装置の製造工程を説明するための図(10) (a)、(b):本発明の半導体装置の製造工程を説明するための図(11) (a)、(b):本発明の半導体装置の製造工程を説明するための図(12) (a)、(b):本発明の半導体装置の製造工程を説明するための図(13) (a)、(b):本発明の半導体装置の製造工程を説明するための図(14) (a)、(b):本発明の半導体装置の製造工程を説明するための図(15) (a)、(b):本発明の半導体装置の製造工程を説明するための図(16) (a)、(b):本発明の半導体装置の製造工程を説明するための図(17) (a)、(b):本発明の半導体装置の製造工程を説明するための図(18) (a)、(b):本発明の半導体装置の製造工程を説明するための図(19) (a)、(b):本発明の半導体装置の製造工程を説明するための図(20) (a)、(b):本発明の半導体装置の製造工程を説明するための図(21) (a)、(b):本発明の半導体装置の製造工程を説明するための図(22) (a)、(b):本発明の半導体装置の製造工程を説明するための図(23) (a)、(b):本発明の半導体装置の製造工程を説明するための図(24) (a)、(b):本発明の半導体装置の製造工程を説明するための図(25) (a)、(b):本発明の半導体装置の製造工程を説明するための図(26) 本発明の第1例の半導体装置の活性領域部分の切断面図 本発明の第1例の半導体装置の耐圧領域部分の切断面図 図6(a)、(b)のA−A線切断面図 図8(a)、(b)のB−B線切断面図 図17(a)、(b)のC−C線切断面図 図20(a)、(b)のF−F線切断面図 本発明の第2例の半導体装置を説明するための断面図 本発明の第3例の半導体装置を説明するための断面図 本発明の第4例の半導体装置を説明するための断面図 アバランシェ降伏が生じる位置を説明するための図 最内周のガード埋込領域が接地電位に接続される例を説明するための図面 従来技術の半導体装置を説明するための断面図
符号の説明
11……半導体支持層
15……抵抗層
17a……ベース拡散領域
17b……ガード拡散領域
21……ソース拡散領域
22……チャネル領域
34……ゲート絶縁膜
36……ゲート電極膜
38……ソース電極膜
40a……半導体材料
43a……溝
44a……ベース埋込領域
44b……ガード埋込領域

Claims (19)

  1. 第1導電型の抵抗層と、
    前記抵抗層内部に形成され、同心状に配置された第2導電型の複数のガード埋込領域と、
    前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第2導電型の複数のベース拡散領域と、
    前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第1導電型のソース拡散領域と、
    前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、
    少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極膜と、
    前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第2導電型のベース埋込領域とを有し、
    同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Wm1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Wm2と、
    前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離WPEは、下記(a)式、
    Wm1<WPE<Wm2 ……(a)
    の関係にあり、
    前記各ベース埋込領域の底面と前記各ガード埋込領域の底面は実質的に同じ深さに位置し、
    前記各ベース拡散領域の底面は実質的に同じ深さに位置し、
    最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、
    前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第1導電型の不純物量Q1と、前記第2導電型の不純物量Q2は、下記(b)式、
    0.90<Q2/Q1 ……(b)
    の関係にある半導体装置。
  2. 第1導電型の抵抗層と、
    前記抵抗層内部に形成され、同心状に配置された第2導電型の複数のガード埋込領域と、
    前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第2導電型の複数のベース拡散領域と、
    前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第1導電型のソース拡散領域と、
    前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、
    少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極膜と、
    前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第2導電型のベース埋込領域と、
    同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Wm1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Wm2と、
    前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離WPEは、下記(c)式、
    PE<Wm1<Wm2 ……(c)
    の関係にあり、
    前記各ベース埋込領域の底面と前記各ガード埋込領域の底面は実質的に同じ深さに位置し、
    前記各ベース拡散領域の底面は実質的に同じ深さに位置し、
    最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、
    前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第1導電型の不純物量Q1と、前記第2導電型の不純物量Q2は、下記(d)式、
    2/Q1<0.92 ……(d)
    の関係にある半導体装置。
  3. 第1導電型の抵抗層と、
    前記抵抗層内部に形成され、同心状に配置された第2導電型の複数のガード埋込領域と、
    前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第2導電型の複数のベース拡散領域と、
    前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第1導電型のソース拡散領域と、
    前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、
    少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極膜と、
    前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第2導電型のベース埋込領域と、
    同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Wm1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Wm2と、
    前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離WPEは、下記(e)式、
    Wm1<Wm2<WPE ……(e)
    の関係にあり、
    前記各ベース埋込領域の底面と前記各ガードリング領域の底面は実質的に同じ深さに位置し、
    前記各ベース拡散領域の底面は実質的に同じ深さに位置し、
    最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、
    前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第1導電型の不純物量Q1と、前記第2導電型の不純物量Q2は、下記(f)式、
    1.10<Q2/Q1 ……(f)
    の関係にある半導体装置。
  4. 前記各ガード埋込領域は、前記抵抗層に形成されたリング状の溝と、前記リング状の溝内に充填された第2導電型の半導体材料を有する請求項1乃至請求項3のいずれか1項記載の半導体装置。
  5. 前記各ベース埋込領域は、前記抵抗層に形成された溝と、前記溝内に充填された第2導
    電型の半導体材料を有する請求項1乃至請求項4のいずれか1項記載の半導体装置。
  6. 前記各ガード埋込領域の上部には、前記ガード埋込領域の幅よりも幅広の第2導電型のガード拡散領域が配置され、前記各ガード埋込領域とそれに接続された前記ガード拡散領域とでガードリング領域が構成され、前記ガードリング領域の上部の幅は、下部よりも広くされた請求項1乃至請求項5のいずれか1項記載の半導体装置。
  7. 前記各ベース拡散領域と前記ベース埋込領域は細長く形成され、
    前記各ベース拡散領域は互いに平行に配置され、
    前記ベース埋込領域は前記各ベース拡散領域の長手方向に沿って互いに平行に配置された請求項1乃至請求項6のいずれか1項記載の半導体装置。
  8. 前記各ガード埋込領域は長方形又は正方形の四角リング状に形成され、
    前記各ガード埋込領域の隣接する辺は互いに平行に配置され、
    前記各ベース埋込領域は、前記各ガード埋込領域の四辺のうち、互いに平行な二辺に対して平行に配置された請求項1乃至請求項7のいずれか1項記載の半導体装置。
  9. 前記ガード埋込領域のうちの最内周のガード埋込領域の内周の縁と、そのガード埋込領域と平行に対向するベース埋込領域の長辺の縁との間の距離Wbと、前記幅Wm1、Wm2とは、下記(g)式、
    Wm1<Wb<Wm2 ……(g)
    の関係にある請求項1乃至請求項8のいずれか1項記載の半導体装置。
  10. 前記ベース埋込領域は細長く形成され、
    前記ベース埋込領域の長手方向の両端と最内周の前記ガード埋込領域との間の距離Waは、
    前記ガード埋込領域のうちの最内周のガード埋込領域の内周の縁と、そのガード埋込領域と平行に対向するベース埋込領域の長辺の縁との間の距離Wbの実質的に半分の大きさにされた請求項1乃至請求項9のいずれか1項記載の半導体装置。
  11. 前記ベース埋込領域は細長く形成され、
    前記ベース埋込領域の長手方向の両端は最内周の前記埋込領域に接続された請求項1乃至請求項9のいずれか1項記載の半導体装置。
  12. 前記各ベース埋込領域の幅はそれぞれ等しい請求項1乃至請求項11のいずれか1項記載の半導体装置。
  13. 前記各ガード埋込領域の幅はそれぞれ等しい請求項1乃至請求項12のいずれか1項記載の半導体装置。
  14. 前記各ベース埋込領域の幅はそれぞれ等しく、
    前記各ガード埋込領域の幅はそれぞれ等しく、
    前記ベース埋込領域と前記ガード埋込領域の幅はそれぞれ等しい請求項1乃至請求項13のいずれか1項記載の半導体装置。
  15. 前記ソース拡散領域と前記ベース拡散領域に電気的に接続されたソース電極膜を有する請求項1乃至請求項14のいずれか1項記載の半導体装置。
  16. 前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層と同じ導電型で前記抵抗層よりも高濃度のドレイン層が配置された請求項1乃至請求項15のいずれか1項記載の半導体装置。
  17. 前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層とは反対の導電型のコレクタ層が配置された請求項1乃至請求項15のいずれか1項記載の半導体装置。
  18. 前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層とショットキー接合を形成するショットキー電極膜が配置された請求項1乃至請求項15のいずれか1項記載の半導体装置。
  19. 前記抵抗層の前記ベース拡散領域が形成された側の表面に、前記抵抗層と電気的に接続され、前記ソース電極膜とは絶縁されたドレイン電極膜が配置された請求項1乃至請求項15のいずれか1項記載の半導体装置。
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