JP3689420B1 - 半導体装置 - Google Patents

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Abstract


【課題】高耐圧化とともに破壊耐量が向上する半導体装置を提供する。
【解決手段】複数の第２導電型ベース拡散領域１７ａのうち、一つのベース拡散領域１７ａの底面に隣接して位置する第２導電型ベース埋込領域４４ａ間の距離Ｗｍ１と、異なるベース拡散領域１７ａの底面にそれぞれ位置し互いに隣接するベース埋込領域４４ａ間の距離Ｗｍ２と、複数のベース拡散領域１７ａを囲む複数の同心状に配置された第２導電型ガード埋込領域４４ｂ同士の間の距離ＷＰＥとの間の関係を適切に設定する。
【選択図】図２８

Description

本発明は半導体装置を高耐圧化する技術に関し、特に、高耐圧化と共に破壊耐量を向上させる技術に関する。
パワー半導体装置の技術分野では、高耐圧化の有力手段としてリサーフ構造の素子が研究されている。
図３８の符号１０１は、ＭＯＳＦＥＴ型の半導体装置の一例であり、抵抗値が小さいＮ型基板１１１上に抵抗値が大きいＮ型の抵抗層１１２がエピタキシャル成長によって形成されている。
抵抗層１１２の内部表面には、平面形状が四角リング状のＰ型のガード領域１４６ｂが複数個同心状に形成されている。
最内周のガード領域１４６ｂで取り囲まれた領域には、Ｐ型で細長い形状のベース拡散領域１１７が複数個形成されており、各ベース拡散領域１１７内部表面の幅方向中央位置には、表面濃度がベース拡散領域１１７よりも高い、Ｐ型で細長いオーミック拡散領域１２０が配置されている。
また、ベース拡散領域１１７の内部表面のオーミック拡散領域１２０の両側位置には、オーミック拡散領域１２０と平行にＮ型で細長のソース拡散領域１２１が配置されている。
ベース拡散領域１１７内部表面のうち、ソース拡散領域１２１の外周とベース拡散領域１１７の外周との間の部分はチャネル領域１２２であり、その上には、ゲート絶縁膜１３４とゲート電極膜１３６とがこの順序で配置されている。
ゲート電極膜１３６上には層間絶縁膜１３７が配置されており、その層間絶縁膜１３７上には、ソース拡散領域１２１とオーミック拡散領域１２０と接触したソース電極膜１３８が配置されている。ソース電極膜１３８は、層間絶縁膜１３７によってゲート電極膜１３６とは分離されている。
従って、ソース電極膜１３８はゲート電極膜１３６とは絶縁されながら、ソース拡散領域１２１とは電気的に接続され、ベース拡散領域１１７には、オーミック拡散領域１２０を介して電気的に接続されている。ソース電極膜１３８の表面には保護膜１３９が形成されている。
基板１１１の裏側の表面にはドレイン電極膜１３０が形成されている。ソース電極膜１３８を接地させ、ドレイン電極膜１３０に正電圧を印加した状態でゲート電極膜１３６にしきい値電圧以上の電圧を印加するとチャネル領域１２２がＮ型に反転し、その反転層によってソース拡散領域１２１と抵抗層１１２とが接続される。この状態は導通状態であり、ドレイン電極膜１３０からソース電極膜１３８に向けて電流が流れる。
その状態からゲート電極膜１３６がソース電極膜１３８と同じ電位にされると反転層は消滅する。その結果、電流は流れなくなり、遮断状態になる。
ベース拡散領域１１７の底部には、Ｐ型のベース埋込領域１４６ａがベース拡散領域１１７と接して配置されている。遮断状態では、ベース拡散領域１１７とベース埋込領域１４６ａとで構成されるＰ型の領域と、抵抗層１１２で構成されるＮ型の領域との間のＰＮ接合が逆バイアスされ、ベース拡散領域１１７とベース埋込領域１４６ａの両方のＰＮ接合から、Ｐ型の領域とＮ型の領域の両方に空乏層が大きく広がる。
ベース埋込領域１４６ａは、細長のベース拡散領域１１７が伸びる方向に沿った細長い領域であり、各ベース拡散領域１１７の幅方向の中央位置に１個ずつ配置されている。
各ベース拡散領域１１７は互いに平行に配置されており、ベース埋込領域１４６ａ相互間も互いに平行になっている。各ベース埋込領域１４６ａから横方向に広がった空乏層同士は、隣り合うベース埋込領域１４６ａの中央位置で接触すると、ベース埋込領域１４６ａで挟まれた部分の抵抗層１１２は空乏層で満たされる。
また、ベース埋込領域１４６ａやベース拡散領域１１７から横方向外側に向けて広がった空乏層がガード領域１４６ｂに到達すると、ガード領域１４６ｂからも空乏層が広がり始める。
最内周のガード領域１４６ｂの幅方向中央位置よりも内側の領域であって、ベース埋込領域１４６ａの底面とベース拡散領域１１７の底面の間に位置するリサーフ領域に含まれるＮ型の不純物量と、Ｐ型の不純物量とが等しくなるように設定されている場合は、ちょうどリサーフ領域内のＮ型の領域が空乏層で満たされる電圧が印加されたとき、リサーフ領域内のＰ型の領域も空乏層で満たされる。
この状態ではリサーフ領域内の空乏層の底面は平面になるから、その電圧よりも大きな電圧が印加され、ベース埋込領域１４６ａの底面を超えて基板１１１側に向けて空乏層が広がるときには、あたかもプレーナ接合から空乏層が広がったようになり、耐圧が高くなるという利点がある。このような空乏層を形成する不純物量や拡散構造はリサーフ条件と呼ばれている。
特開２００３−１０１０２２号公報 特開２００３−８６８００号公報
上記のような構造を持つ半導体装置は高耐圧であるが、大きな逆バイアスが印加された場合にはアバランシェ降伏が生じる。
そしてアバランシェ降伏が生じると半導体装置１０１が破壊する場合があるため、高耐圧で破壊耐量の高い半導体装置の開発が望まれている。
アバランシェ降伏は、最内周のガード領域１４６ｂよりも内側の活性領域内で発生する場合と、活性領域よりも外側の耐圧領域で発生する場合とがある。
ガード領域１４６ｂは浮遊電位に置かれているため、耐圧領域でアバランシェ降伏が発生した場合は、アバランシェ降伏で流れる電流は、最内周のガード領域１４６ｂに近接するベース拡散領域１１７の周辺に集中し、半導体装置１０１が破壊してしまう。
それに対し活性領域で発生した場合はベース拡散領域１１７の底面の広い領域に流れ、耐圧領域で発生した場合には破壊してしまう電流が流れても、活性領域で発生した場合は破壊しないで済む。
本発明の発明者等は、同じ前記ベース拡散領域の底面に隣接して位置する前記ベース埋込領域の距離Ｗｍ1と、異なるベース拡散領域の底面にそれぞれ位置し互いに隣接するベース埋込領域の距離Ｗｍ2と、ガード埋込領域同士の間の距離ＷPEとの間の関係を適切に設定すると、ベース領域が配置された領域のリサーフ条件を満足させながら、破壊耐量の高い半導体装置が得られることを見いだした。
本発明は、上記知見に基づいて創作されたものであり、請求項１記載の発明は、第１導電型の抵抗層と、前記抵抗層内部に形成され、同心状に配置された第２導電型の複数のガード埋込領域と、前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第２導電型の複数のベース拡散領域と、前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第１導電型のソース拡散領域と、前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極膜と、前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第２導電型のベース埋込領域とを有し、同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Ｗｍ1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Ｗｍ2と、前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離ＷPEは、下記(ａ)式、
Ｗｍ1＜ＷPE＜Ｗｍ2 ……(ａ)
の関係にあり、前記各ベース埋込領域の底面と前記各ガード埋込領域の底面は実質的に同じ深さに位置し、前記各ベース拡散領域の底面は実質的に同じ深さに位置し、最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、
前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第１導電型の不純物量Ｑ1と、前記第２導電型の不純物量Ｑ2は、下記(ｂ)式、
０．９０＜Ｑ2／Ｑ1 ……(ｂ)
の関係にある半導体装置である。
請求項２記載の発明は、第１導電型の抵抗層と、前記抵抗層内部に形成され、同心状に配置された第２導電型の複数のガード埋込領域と、前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第２導電型の複数のベース拡散領域と、前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第１導電型のソース拡散領域と、前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極膜と、前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第２導電型のベース埋込領域と、同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Ｗｍ1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Ｗｍ2と、前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離ＷPEは、下記(ｃ)式、
ＷPE＜Ｗｍ1＜Ｗｍ2 ……(ｃ)
の関係にあり、前記各ベース埋込領域の底面と前記各ガード埋込領域の底面は実質的に同じ深さに位置し、前記各ベース拡散領域の底面は実質的に同じ深さに位置し、最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、
前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第１導電型の不純物量Ｑ1と、前記第２導電型の不純物量Ｑ2は、下記(ｄ)式、
Ｑ2／Ｑ1＜０．９２ ……(ｄ)
の関係にある半導体装置である。
請求項３記載の発明は、第１導電型の抵抗層と、前記抵抗層内部に形成され、同心状に配置された第２導電型の複数のガード埋込領域と、前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第２導電型の複数のベース拡散領域と、前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第１導電型のソース拡散領域と、前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極膜と、前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第２導電型のベース埋込領域と、同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Ｗｍ1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Ｗｍ2と、前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離ＷPEは、下記(ｅ)式、
Ｗｍ1＜Ｗｍ2＜ＷPE ……(ｅ)
の関係にあり、前記各ベース埋込領域の底面と前記各ガードリング領域の底面は実質的に同じ深さに位置し、前記各ベース拡散領域の底面は実質的に同じ深さに位置し、最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第１導電型の不純物量Ｑ1と、前記第２導電型の不純物量Ｑ2は、下記(ｆ)式、
１．１０＜Ｑ2／Ｑ1 ……(ｆ)
の関係にある半導体装置である。
請求項４記載の発明は、請求項１乃至請求項３のいずれか１項記載の半導体装置であって、前記各ガード埋込領域は、前記抵抗層に形成されたリング状の溝と、前記リング状の溝内に充填された第２導電型の半導体材料を有する半導体装置である。
請求項５記載の発明は、請求項１乃至請求項４のいずれか１項記載の半導体装置であって、前記各ベース埋込領域は、前記抵抗層に形成された溝と、前記溝内に充填された第２導電型の半導体材料を有する半導体装置である。
請求項６記載の発明は、請求項１乃至請求項５のいずれか１項記載の半導体装置であって、前記各ガード埋込領域の上部には、前記ガード埋込領域の幅よりも幅広の第２導電型のガード拡散領域が配置され、前記各ガード埋込領域とそれに接続された前記ガード拡散領域とでガードリング領域が構成され、前記ガードリング領域の上部の幅は、下部よりも広くされた半導体装置である。
請求項７記載の発明は、請求項１乃至請求項６のいずれか１項記載の半導体装置であって、前記各ベース拡散領域と前記ベース埋込領域は細長く形成され、前記各ベース拡散領域は互いに平行に配置され、前記ベース埋込領域は前記各ベース拡散領域の長手方向に沿って互いに平行に配置された半導体装置である。
請求項８記載の発明は、請求項１乃至請求項７のいずれか１項記載の半導体装置であって、前記各ガード埋込領域は長方形又は正方形の四角リング状に形成され、前記各ガード埋込領域の隣接する辺は互いに平行に配置され、前記各ベース埋込領域は、前記各ガード埋込領域の四辺のうち、互いに平行な二辺に対して平行に配置された半導体装置である。
請求項９記載の発明は、請求項１乃至請求項８のいずれか１項記載の半導体装置であって、前記ガード埋込領域のうちの最内周のガード埋込領域の内周の縁と、そのガード埋込領域と平行に対向するベース埋込領域の長辺の縁との間の距離Ｗbと、前記幅Ｗｍ1、Ｗｍ2とは、下記(ｇ)式、
Ｗｍ1＜Ｗb＜Ｗｍ2 ……(ｇ)
の関係にある半導体装置である。
請求項１０記載の発明は、請求項１乃至請求項９のいずれか１項記載の半導体装置であって、前記ベース埋込領域は細長く形成され、前記ベース埋込領域の長手方向の両端と最内周の前記ガード埋込領域との間の距離Ｗaは、前記ガード埋込領域のうちの最内周のガード埋込領域の内周の縁と、そのガード埋込領域と平行に対向するベース埋込領域の長辺の縁との間の距離Ｗbの実質的に半分の大きさにされた半導体装置である。
請求項１１記載の発明は、請求項１乃至請求項９のいずれか１項記載の半導体装置であって、前記ベース埋込領域は細長く形成され、前記ベース埋込領域の長手方向の両端は最内周の前記埋込領域に接続された半導体装置である。
請求項１２記載の発明は、請求項１乃至請求項１１のいずれか１項記載の半導体装置であって、前記各ベース埋込領域の幅はそれぞれ等しい半導体装置である。
請求項１３記載の発明は、請求項１乃至請求項１２のいずれか１項記載の半導体装置であって、前記各ガード埋込領域の幅はそれぞれ等しい半導体装置である。
請求項１４記載の発明は、請求項１乃至請求項１３のいずれか１項記載の半導体装置であって、前記各ベース埋込領域の幅はそれぞれ等しく、前記各ガード埋込領域の幅はそれぞれ等しく、前記ベース埋込領域と前記ガード埋込領域の幅はそれぞれ等しい半導体装置である。
請求項１５記載の発明は、請求項１乃至請求項１４のいずれか１項記載の半導体装置であって、前記ソース拡散領域と前記ベース拡散領域に電気的に接続されたソース電極膜を有する半導体装置である。
請求項１６記載の発明は、請求項１乃至請求項１５のいずれか１項記載の半導体装置であって、前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層と同じ導電型で前記抵抗層よりも高濃度のドレイン層が配置された半導体装置である。
請求項１７記載の発明は、請求項１乃至請求項１５のいずれか１項記載の半導体装置であって、前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層とは反対の導電型のコレクタ層が配置された半導体装置である。
請求項１８記載の発明は、請求項１乃至請求項１５のいずれか１項記載の半導体装置であって、前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層とショットキー接合を形成するショットキー電極膜が配置された半導体装置である。
請求項１９記載の発明は、請求項１乃至請求項１５のいずれか１項記載の半導体装置前記抵抗層の前記ベース拡散領域が形成された側の表面に、前記抵抗層と電気的に接続され、前記ソース電極膜とは絶縁されたドレイン電極膜が配置された半導体装置である。
本発明は上記のように構成されており、ソース拡散領域は、ベース拡散領域の縁に沿ってベース拡散領域の縁からは所定の距離を保って配置することができる。この場合、ソース拡散領域に接続されたソース電極膜は、ベース拡散領域の幅方向中央付近でベース拡散領域と電気的に接続することができる。
本発明では、耐圧領域でアバランシェ降伏が発生しないため、アバランシェ電流は、最内周のガード領域に隣接するベース拡散領域に集中することがなく、高い破壊耐量が得られる。
更に請求項１と請求項３の条件にすることで、アバランシェ電流は、ソース拡散領域の底面下のベース拡散領域の高抵抗部分を通らないので、更に高い破壊耐量が得られる。
なお、ベース拡散領域とベース埋込領域を細長に形成した場合、ベース埋込領域はベース拡散領域の長手方向に沿って平行に配置される。
高耐圧、高破壊耐量の半導体素子が得られる。
本発明では、Ｐ型とＮ型のうち、いずれか一方を第１導電型とし、他方を第２導電型として説明する。第１導電型がＮ型の場合、第２導電型はＰ型であり、それとは逆に第１導電型がＰ型の場合は第２導電型はＮ型となる。
また、下記実施例では半導体基板や半導体層はシリコン単結晶であるが、他の半導体材料の結晶であってもよい。
本発明の半導体装置の構造を説明する。図２７、図２８の符号１は、本発明の第１例の半導体装置を示している。
先ず、ウェーハ状態の第１導電型の半導体支持層１１の表面にエピタキシャル成長によって第１導電型の成長層１２が形成される。本発明の半導体装置は、１枚のウェーハ中に複数個が作成されるが、以下、１個の半導体装置の内部構造を図示して説明する。
成長層１２のうち、その内部表面であって、半導体装置１の中央位置には、成長層１２よりも高濃度の第１導電型の導電層１４が形成されており、成長層１２と導電層１４とでＭＯＳトランジスタのドレインである抵抗層１５が構成されている。本発明には導電層１４を有さない半導体装置も含まれるが、その場合、成長層１２によって抵抗層１５が構成される。
本発明の半導体装置１は、複数の第２導電型のガード埋込領域４４ｂを有している。各ガード埋込領域４４ｂは、リング状であり、同心状に配置されている。
最内周のガード埋込領域４４ｂの内側であって、抵抗層１５内部の表面付近には、第２導電型のベース拡散領域１７ａが複数個所定間隔で形成されている。全てのベース拡散領域１７ａの深さは同じであり、ここでは導電層１４の深さよりも浅くされている。但し、導電層１４の深さがベース拡散領域１７ａよりも浅い半導体装置も本発明に含まれる。
各ベース拡散領域１７ａ内部の表面付近には、第１導電型のソース拡散領域２１と、ベース拡散領域１７ａよりも表面濃度が高い第２導電型のオーミック拡散領域２０とが配置されている。
ベース拡散領域１７ａの平面形状とソース拡散領域２１の平面形状とオーミック拡散領域２０の平面形状はそれぞれ長方形等の細長に形成されており、１個のベース拡散領域１７ａの内部には、１又は２個のソース拡散領域２１が、その長辺がベース拡散領域１７ａの長手方向に沿って配置されている。
また、オーミック拡散領域２０は、各ベース拡散領域１７ａの幅方向中央位置に、その長辺がベース拡散領域１７ａの長手方向に沿って配置されている。
ソース拡散領域２１とオーミック拡散領域２０の幅と長さはベース拡散領域１７ａの幅と長さよりも小さくされており、また、ソース拡散領域２１とオーミック拡散領域２０はベース拡散領域１７ａよりも浅くされ、ソース拡散領域２１とオーミック拡散領域２０は、ベース拡散領域１７ａからはみ出さないように配置されている。
ソース拡散領域２１とベース拡散領域１７ａとは、反対の導電型であるからソース拡散領域２１とベース拡散領域１７ａの間にはｐｎ接合が形成され、オーミック拡散領域２０とベース拡散領域１７ａとは同じ導電型であるから、オーミック拡散領域２０とベース拡散領域１７ａとは、互いに電気的に接続されている。
ソース拡散領域２１は、ベース拡散領域１７ａの長辺から一定距離だけ離間されており、ベース拡散領域１７ａ内部のうち、ベース拡散領域の１７ａ長辺とソース拡散領域２１の長辺の間の部分は、後述するような反転層が形成されるチャネル領域２２にされている。ベース拡散領域１７ａとソース拡散領域２１は細長いので、チャネル領域２２も細長い。
チャネル領域２２上にはゲート絶縁膜３４が配置されている。ゲート絶縁膜３４はチャネル領域２２の幅方向両側に僅かにはみ出ており、従って、ゲート絶縁膜３４の幅方向の端は、ソース拡散領域２１上と抵抗層１５上に位置している。
ゲート絶縁膜３４の表面にはゲート電極膜３６が配置されており、ゲート電極膜３６上には層間絶縁膜３７が配置されている。
層間絶縁膜３７上にはソース電極膜３８が配置されている。ソース拡散領域２１の表面とオーミック拡散領域２０の表面の少なくとも一部は露出されており、ソース電極膜３８は、その露出部分にも配置され、ソース拡散領域２１とオーミック拡散領域２０とに電気的に接続されている。
その結果、ベース拡散領域１７ａはオーミック拡散領域２０を介してソース電極膜３８に接続されている。従って、ソース拡散領域２１とベース拡散領域１７ａとはソース電極膜３８によって短絡されている。ソース電極膜３８とゲート電極膜３６の間には層間絶縁膜３７が位置しているので、ソース電極膜３８とゲート電極膜３６とは、層間絶縁膜３７によって絶縁されている。
半導体支持層１１の抵抗層１５が配置された側の面とは反対側の面にはドレイン電極膜３０が配置されている。ドレイン電極膜３０と半導体支持層１１とは、後述するショットキー接合型ＩＧＢＴとは異なり、オーミック接触であり、ドレイン電極膜３０と半導体支持層１１とは電気的に接続されている。
この半導体装置１の動作を説明すると、第１導電型がＮ型、第２導電型がＰ型の場合、ソース電極膜３８を接地させ、ドレイン電極膜３０に正電圧を印加した状態で、ゲート電極膜３６にしきい値電圧以上の正電圧を印加すると、チャネル領域２２の内部表面にチャネル領域２２とは反対の導電型の反転層が形成され、ソース拡散領域２１と抵抗層１５とがその反転層で接続され、導通状態になる。
半導体装置１がＭＯＳトランジスタの場合は半導体支持層１１がドレイン層として機能し、導通状態では、ドレイン電極膜３０からソース電極膜３８に向け、反転層と抵抗層１５とドレイン層(半導体支持層１１)を通って電流が流れる。
導通状態からゲート電極膜３６とソース電極膜３８とを短絡させる等、ゲート電極膜３６の電位をしきい値電圧未満にすると反転層は消滅し、遮断状態になる。遮断状態では電流は流れない。
この半導体装置１では、後述する図８(ａ)に示すように、抵抗層１５には細長の溝４３ａが形成され(この実施例では溝４３ａは導電領域１４を形成した後に形成されているが、溝４３ａの形成は、導電領域１４を形成する前であってもよい)、図９(ａ)に示すように、その溝４３ａ内に第２導電型の半導体材料４０ａが充填され、溝４３ａ及び半導体材料４０ａのベース拡散領域１７ａよりも下の部分でベース埋込領域４４ａが構成されている。
後述するように、ベース埋込領域４４ａの上部はベース拡散領域１７ａに接続されている。
ベース拡散領域１７ａとベース埋込領域４４ａとで構成される第２導電型の領域と、抵抗層１５で構成される第１導電型の領域の間にはＰＮ接合が形成されており、そのＰＮ接合が逆バイアスされると、そのＰＮ接合からベース拡散領域１７ａ内や抵抗層１５内と、ベース埋込領域４４ａ内に空乏層が広がる。
ここで、ベース埋込領域４４ａの形状や位置関係を説明すると、溝４３ａの抵抗層１５表面からの深さＤ1は、半導体支持層１１に達しない深さであって、ベース拡散領域１７ａの深さＤ2や導電層１４の深さよりも深く形成されている。
ベース拡散領域１７ａは、その長手方向が溝４３ａの長手方向に沿って配置されている。また、ベース拡散領域１７ａは、複数個の溝４３ａを跨ぐ幅に形成されており、その結果、各ベース拡散領域１７ａの底部にはベース埋込領域４４ａが２個以上配置されている。各ベース拡散領域１７ａの底面に位置するベース埋込領域４４ａの個数は同じである。
各ベース拡散領域１７ａは互いに平行であり、１個のベース拡散領域１７ａの底部に位置する複数のベース埋込領域４４ａは、それらの上部が接続されたベース拡散領域１７ａの長辺に対して平行になっている。従って、各ベース埋込領域４４ａは互いに平行である。また、各ベース埋込領域４４ａの幅は等しくなっている。
ベース埋込領域４４ａとベース拡散領域１７ａの接続部分は、チャネル領域２２よりもベース拡散領域１７ａの内側に位置しており、従って、チャネル領域２２の真下には、ベース埋込領域４４ａは存しないようにされている。
ベース埋込領域４４ａ間の距離と、ベース埋込領域４４ａとガード埋込領域４４ｂ間の距離と、ガード埋込領域４４ｂ間の距離を、相対する二個のベース埋込領域４４ａで挟まれた抵抗層１５の幅や、相対するベース埋込領域４４ａとガード埋込領域４４ｂ、又は相対するガード埋込領域４４ｂで挟まれた抵抗層１５の幅であると定義すると、同じベース拡散領域１７ａの底面下に３個以上のベース埋込領域４４ａが位置した場合、同じベース拡散領域１７ａ底面下のベース埋込領域４４ａ間の距離Ｗｍ1は等しくされている(１個のベース拡散領域１７ａの底面下に３個以上のベース埋込領域４４ａが位置した場合)。
また、異なるベース拡散領域１７ａ同士の間でも、同じベース拡散領域１７ａ底面下のベース埋込領域１７ａの距離Ｗｍ1は同じ値になっている。従って、全部のベース拡散領域１７ａに対し、距離Ｗｍ1は一定にされている。
図２７は、１個のベース拡散領域１７ａの底面に２個のベース埋込領域４４ａが位置する場合であり、距離Ｗｍ1は、同じベース拡散領域１７ａ底面に位置する二個のベース埋込領域４４ａで挟まれた抵抗層１５の幅でもある。
また、隣接する２個のベース拡散領域１７ａを一組とすると、異なるベース拡散領域１７ａの底面に位置し、互いに面するベース埋込領域４４ａ間の距離Ｗｍ2は、各ベース拡散領域１７ａの組に関して一定値である。
それに対し、同じベース拡散領域１７ａの底面下のベース埋込領域４４ａ間の距離Ｗｍ1と、異なるベース拡散領域１７ａの底面に位置し、互いに面するベース埋込領域４４ａ間の距離Ｗｍ2とは等しいとは限らない。
ベース埋込領域４４ａには最内周のガード埋込領域４４ｂが面している。
各ガード埋込領域４４ｂは四角リング状であり、隣接するガード埋込領域４４ｂの各辺は互いに平行で、等しい距離ＷPEに配置されている。
各ガード埋込領域４４ｂのうち、最内周のガード埋込領域４４ｂは、ベース埋込領域４４ａの長辺と平行に面する一辺を有している。ベース埋込領域４４ａの長辺とその長辺と面する最内周のガード埋込領域４４ｂの間の距離をＷbとし、各ベース埋込領域４４ａとガード埋込領域４４ｂは、同じ幅Ｗｔに形成されている。
また、ベース拡散領域１７ａの深さＤ2からベース埋込領域４４ａの底面の深さＤ1の間の距離、即ち、ベース埋込領域４４ａの高さＤ1−Ｄ2をＨ(この符号Ｈは、ベース拡散領域１７ａの深さよりも深く、ベース埋込領域４４ａの底面よりも浅い範囲を示している。)、ベース埋込領域４４ａの長さをＬ、１個のベース拡散領域１７ａ底面に位置するベース埋込領域４４ａの数をｎ、導電領域が形成されている領域であって、ベース埋込領域４４ａの上部(ベース拡散領域１７ａの底面)と底面の間の抵抗層１５の第１導電型の不純物の平均濃度をＮ1、ベース埋込領域４４ａの第２導電型の不純物濃度をＮ2で表す。
図２７の符号Ｓは、１個のセル範囲を示す領域であり、隣接する２個一組のベース拡散領域１７ａのうち、一方のベース拡散領域１７ａの幅方向中央位置から他方のベース拡散領域１７ａの幅方向中央位置までの間の範囲を示しており、１個のセル範囲Ｓ内のベース拡散領域１７ａの深さよりも深く、ベース埋込領域４４ａの底面よりも浅い範囲Ｈの間に含まれる第１導電型の不純物量ｑ1と第２導電型の不純物量ｑ2は、
ｑ1＝｛Ｗｍ1×(ｎ−１)＋Ｗｍ2｝×Ｎ1×Ｈ×Ｌ ……(１)
ｑ2＝ Ｗｔ×ｎ×Ｈ×Ｌ×Ｎ2 ……(２)
となる。
第１導電型の不純物量と第２導電型の不純物量が等しいリサーフ条件は、ｑ1＝ｑ2である。
ベース拡散領域１７ａと抵抗層１５とが逆バイアスされ、抵抗層１５のうち、ベース埋込領域４４ａで挟まれた部分が空乏層で満たされるときには、ベース埋込領域４４ａの内部も空乏層で満たされる(但し、抵抗層１５やベース埋込領域４４ａが空乏層で満たされる前にベース埋込領域４４ａと抵抗層１５の間のＰＮ接合部の電界がアバランシェ降伏を起こす臨界値に達しないことが前提である。)。
そして、逆バイアスがそれ以上の大きさになると、空乏層は半導体支持層１１方向に向かって広がり、耐圧を超える大きさになったときにアバランシェ降伏が生じる。
最内周のガード埋込領域４４ｂの幅方向中央位置よりも内側であって、ベース拡散領域１７ａの底面よりも深く、ベース埋込領域４４ａやガード埋込領域４４ｂの底面よりも浅い部分の間に含まれる第１導電型の不純物量をＱ1とし、第２導電型の不純物量をＱ2とすると、図３６は、下記(ａ)式、
Ｗｍ1＜ＷPE＜Ｗｍ2 ……(ａ)
を満たす場合に、不純物量Ｑ1、Ｑ2の比Ｑ2／Ｑ1とアバランシェ降伏が生じる位置の関係を説明するためのグラフであり、縦軸は、最内周のガード埋込領域４４ｂよりも内側の領域である活性領域に流れる電流Ｉａと、活性領域の外側の耐圧領域に流れる電流Ｉｇの比Ｉｇ／Ｉａであり、横軸は不純物量Ｑ1、Ｑ2の比Ｑ2／Ｑ1である。
Ｉｇ／Ｉａの値から、アバランシェブレークダウンが生じた位置が分かる。
即ち、耐圧領域でアバランシェブレークダウンが生じた場合、耐圧領域に流れる電流Ｉｇが活性領域に流れる電流Ｉａよりも大きくなるから、Ｉｇ／Ｉａの値は１よりも大きくなる。
活性領域でアバランシェブレークダウンが生じた場合、活性領域に流れる電流Ｉａが耐圧領域に流れる電流Ｉｇよりも大きくなるから、Ｉｇ／Ｉａの値は１よりも小さくなる。
図３６のグラフを計算した条件は、下記表１の通りである。
Figure 0003689420
図３６から分かるように、Ｑ2／Ｑ1の値が０．９以下の場合はＩｇ／Ｉａが１よりも大きく、耐圧領域でアバランシェブレークダウンが生じているが、Ｑ2／Ｑ1の値が０．９よりも大きくなるとＩｇ／Ｉａが１よりも小さくなり、活性領域でアバランシェブレークダウンが生じるようになる。
特に、Ｑ2／Ｑ1の値が１以上の場合は、表１の各条件でＩｇ／Ｉａが１よりも小さい。Ｑ2／Ｑ1の値を１以上にするためには、第２導電型の不純物総量が第１導電型の不純物総量よりも多くなるようにすればよく、例えばベース埋込領域４４ａとガード埋込領域４４ｂ中の第２導電型の不純物濃度Ｎ2を適切な値に設定することで達成できる。
リサーフ条件が大きく崩れると、耐圧が低下するので、第２導電型の不純物量Ｑ2、ｑ2は、Ｑ1≦Ｑ2≦Ｑ1×２．０、ｑ1≦ｑ2≦ｑ1×２．０である。
なお、上記は、各ベース拡散領域１７ａの底面下にベース埋込領域４４ａが二個ずつ配置されていたが、三個以上であってもよい。(２)式を満たすために第二導電型の不純物量を増加させる場合は、第２導電型の不純物濃度Ｎ2を高くしたり、ベース埋込領域４４ａの幅Ｗｔを大きくする他、各ベース拡散領域１７ａ底面にそれぞれ位置するベース埋込領域４４ａの本数を増やすことができる。但し、幅Ｗｔを大きくすると溝４３ａの内部表面に半導体材料４０ａを成長させにくくなるので、ベース埋込領域４４ａの本数を増やす方がよい。
次に、距離Ｗｍ1、Ｗｍ2、ＷPEや深さＤ1、Ｄ2等を下記表２、
Figure 0003689420
に示した値に固定し、成長層１２の濃度と、ベース埋込領域４４ａ及びガード埋込領域４４ｂの濃度を変えて計算することで、濃度Ｑ1、Ｑ2の比を変え、アバランシェ降伏が生じる位置を検証した。
その結果を下記表３に示す。
Figure 0003689420
表２の条件では、下記(ａ)式、
Ｗｍ1＜ＷPE＜Ｗｍ2 ……(ａ)
が成立しており、その場合、Ｑ2／Ｑ1の値が０．９以下のときにアバランシェ降伏が周辺領域で発生している。従って、Ｑ2／Ｑ1が０．９０を超える大きさ、特に１．００以上のときに活性領域で生じるようになっている。
次に、距離Ｗｍ1、Ｗｍ2、ＷPEや深さＤ1、Ｄ2等を上記表２とは異なり、下記表４、表６に示した値に固定し、成長層１２の濃度と、ベース埋込領域４４ａ及びガード埋込領域４４ｂの濃度を変えて計算することで、濃度Ｑ1、Ｑ2の比を変え、アバランシェ降伏が生じる位置を検証した。
表４に対応する結果を表５に示し、表６に対応する結果を表７に示す。
Figure 0003689420
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表４の条件では、下記(ｃ)式、
ＷPE＜Ｗｍ1＜Ｗｍ2 ……(ｃ)
が成立しており、その場合、Ｑ2／Ｑ1の値が０．９２以上のときにアバランシェ降伏が周辺領域で発生している。従って、Ｑ2／Ｑ1が０．９２未満、特に０．８３以下のときに活性領域で生じるようになっている。
表６の条件では、下記(ｅ)式、
Ｗｍ1＜Ｗｍ2＜ＷPE ……(ｅ)
が成立しており、その場合、Ｑ2／Ｑ1の値が１．１０以下のときにアバランシェ降伏が周辺領域で発生している。従って、Ｑ2／Ｑ1が１．１０を超える値、特に１．２２以上のときに活性領域で生じるようになっている。
また、本発明の半導体装置１では、ベース埋込領域４４ａは細長く形成され、ベース埋込領域４４ａの長手方向の両端と最内周のガード埋込領域４４ｂとの間の距離Ｗa(この距離Ｗaは、ベース埋込領域４４ａの長手方向の両端と最内周のガード埋込領域４４ｂとの間に挟まれた成長層１２の幅である。)は、最内周のガード埋込領域４４ｂの内周の縁と、そのガード埋込領域４４ｂと平行に対向するベース埋込領域４４ａの長辺の縁との間の距離Ｗbの実質的に半分の大きさにされている。
ベース埋込領域４４ａと最内周のガード埋込領域４４ｂの間の成長層１２が空乏層で満たされる場合、ベース埋込領域４４ａの両端から最内周のガード埋込領域４４ｂに向けて空乏層は広がらず、ベース埋込領域４４ａの長辺から最内周のガード埋込領域４４ｂに向けて空乏層が広がるとすると、ベース埋込領域４４ａの長辺と、最内周のガード埋込領域４４ｂの内周面から、それぞれ距離Ｗbの半分だけ空乏層が広がり、空乏層同士が接触することになる。
この場合、ベース埋込領域４４ａの両端と最内周のガード埋込領域４４ｂの間には、ガード埋込領域４４ｂから、距離Ｗbの半分だけ空乏層が広がっているから、ベース埋込領域４４ａの両端と最内周のガード埋込領域４４ｂの内周の縁との間の距離を、距離Ｗｂの実質的に半分の大きさにしておけば、ベース埋込領域４４ａの両端と最内周のガード埋込領域４４ｂの間も空乏層で満たされることになる。
＜製造方法＞
次に、本発明の半導体装置の製造方法を説明する。
図１(ａ)〜図２６(ａ)は、活性領域の形成工程に沿った断面図であり、図１(ｂ)〜図２６(ｂ)は、活性領域の外周付近の一部と、活性領域を取り囲む耐圧領域の断面図である。
図１(ａ)、(ｂ)の符号１０は、本発明の半導体装置を製造するための処理基板を示している。
この処理基板１０は、第１導電型の半導体単結晶から成る半導体支持層１１と、該半導体支持層１１表面に半導体支持層１１と同じ導電型の半導体結晶がエピタキシャル成長によって成膜された成長層１２とを有している。
熱酸化処理により、成長層１２の表面には半導体単結晶の酸化物から成る初期酸化膜２８が形成されている。
次に、処理基板１０表面にレジスト膜を形成し、パターニングし、図２(ａ)、(ｂ)に示すように、レジスト膜の活性領域上の位置に四角形の開口４９を形成する。図２(ｂ)の符号４１は、パターニングされたレジスト膜を示しており、開口４９底面には初期酸化膜２８が露出している。
次に、開口４９底面に位置する初期酸化膜２８をエッチングによって除去すると、初期酸化膜２８に、図３(ａ)、(ｂ)に示すように、レジスト膜４１の開口４９と同形状の開口３１が形成される。この開口３１の底面には成長層１２の表面が露出している。同図(ａ)、(ｂ)の状態では、レジスト膜４１は除去されている。
次に、熱酸化処理を行うと、図４(ａ)、(ｂ)に示すように、開口３１の底面の位置に、成長層１２を構成する半導体の酸化物から成る緩和層３２が形成される。この緩和層３２の膜厚は薄く形成されている。
その状態で処理基板１０の表面から第１導電型の不純物を照射すると、不純物は初期酸化膜２８で遮蔽され、緩和層３２は透過し、図５(ａ)、(ｂ)に示すように、開口３１底面位置の成長層１２の内部表面に、第１導電型の高濃度不純物層１３が形成される。この高濃度不純物層１３の深さは浅い。
次に、熱酸化処理を行うと、高濃度不純物層１３に含まれる第１導電型の不純物が深さ方向と横方向に拡散し、図６(ａ)、(ｂ)に示すように、活性領域に第１導電型の導電層１４が形成される。この導電層１４と成長層１２とで第１導電型の抵抗層１５が構成される。
このとき、拡散の際の熱酸化により、処理基板１０表面には半導体の熱酸化膜が形成される。図６(ａ)、(ｂ)の符号３３は、その熱酸化膜と、緩和層３２や初期酸化膜２８と一体になったマスク酸化膜を示している。
導電層１４の表面の濃度は成長層１２の濃度よりも一桁程度高濃度である。導電層１４は拡散で形成されるため、その濃度は表面が高く、深さが深くなるほど小さくなる。なお、導電層１４と成長層１２は同じ導電型であり、ＰＮ接合を形成しないので、本発明では、導電層１４の深さを、成長層１２の濃度の二倍まで低下した位置で定義する。
図２９は、図６(ａ)、(ｂ)のＡ−Ａ線切断面図である。第１導電型の不純物の横方向拡散により、導電層１４の平面形状は、高濃度不純物層１３よりも大きく、四隅が丸まった四角形である。
次に、マスク酸化膜３３上にレジスト膜を形成し、パターニングして図７(ａ)に示すように、活性領域に複数の平行な細長開口４２ａを形成する。また、同図(ｂ)に示すように、耐圧領域にリング形状の複数のリング状開口４２ｂを形成する。符号４１は、開口４２ａ、４２ｂが形成されたレジスト膜を示している。
細長開口４２ａは細長の長方形であり、リング状開口４２ｂは大きさが異なる四角リング(長方形又は正方形のリング)である。リング状開口４２ｂは同心状に配置されており、細長開口４２ａは、各リング状開口４２ｂによって取り囲まれている。
隣り合うリング状開口４２ｂの対向する辺同士は平行にされており、且つ、細長開口４２ａの四辺は、リング状開口４２ｂの辺に対して平行か、又は垂直にされている。
各開口４２ａ、４２ｂの底面にはマスク酸化膜３３表面が露出しており、エッチングによって開口４２ａ、４２ｂ底面位置のマスク酸化膜３３を除去してマスク酸化膜３３をパターニングした後、レジスト膜４１を除去し、今度はマスク酸化膜３３をマスクとして抵抗層１５をエッチングによって掘削すると、図８(ａ)、(ｂ)に示すように、細長開口４２ａの底面位置に、活性溝４３ａが形成され、リング状開口４２ｂの底面位置に、耐圧溝４３ｂが形成される。
図８(ａ)、(ｂ)のＢ−Ｂ線切断面図を図３０に示す。
活性溝４３ａの平面形状は細長開口４２ａと同じく細長の長方形であり、耐圧溝４３ｂの形状はリング状開口４２ｂと同じ四角リングである。
活性溝４３ａ相互間の距離や、耐圧溝４３ｂ間の距離や、活性溝４３ａと耐圧溝４３ｂの間の距離は、開口４２ａの距離によって決定され、上記(ａ)式を満たす距離にされている。
活性溝４３ａと耐圧溝４３ｂは同じエッチング工程によって形成されるため、それらは全て同じ深さであり、各溝４３ａ、４３ｂは、導電層１４よりも深く、且つ、半導体支持層１１に達しない深さに形成されている。従って、各溝４３ａ、４３ｂの底面には、成長層１２が露出している。各溝４３ａ、４３ｂの底面は、成長層１２の表面と平行であり、各溝４３ａ、４３ｂの側面は底面と垂直である。
活性溝４３ａの平面形状は、細長い長方形であり、耐圧溝４３ｂの平面形状は、長方形又は正方形の四角リング状である。
次に、ＣＶＤにより、溝４３ａ、４３ｂの内部の底面及び側面に第２導電型の半導体単結晶又は半導体多結晶を成長させ、図９(ａ)、(ｂ)に示すように、各溝４３ａ、４３ｂ内を、成長させた半導体単結晶又は半導体多結晶から成る第２導電型の半導体材料４０ａ、４０ｂによって充填する。
充填直後の状態では、半導体材料４０ａ、４０ｂの上部はマスク酸化膜３３の表面上に突き出ており、図１０(ａ)、(ｂ)に示すように、抵抗層１５よりも上の部分をエッチングによって除去した後、図１１(ａ)、(ｂ)に示すように、導電層１４上に位置するマスク酸化膜３３表面は露出したままで、成長層１２に密着しているマスク酸化膜３３上にパターニングしたレジスト膜２７を配置する。
その状態でエッチングすると、図１２(ａ)、(ｂ)に示すように、成長層１２に密着したマスク酸化膜３３は残り、耐圧領域の抵抗層１５の表面(成長層１２の表面)は覆われたまま、活性領域の導電層１４と、活性領域及び耐圧領域の半導体材料４０ａ、４０ｂ表面が露出する。
次に、熱酸化処理により、図１３(ａ)、(ｂ)に示すように、薄いゲート絶縁膜３４を形成した後、ＣＶＤ法等によりゲート絶縁膜３４表面に導電性のポリシリコン薄膜を堆積させ、ポリシリコンから成る導電性薄膜３５を形成する。
次いで、図１４(ａ)、(ｂ)に示すように、導電性薄膜３５上の所定位置にパターニングしたレジスト膜４６を配置し、エッチングによって導電性薄膜３５をパターニングし、図１５(ａ)、(ｂ)に示すように、ゲート電極膜３６を形成する。
次に、処理基板１０の表面に第２導電型の不純物を照射すると、ゲート電極膜３６とマスク酸化膜３３がマスクとなり、露出されたゲート絶縁膜３４を透過した不純物によって、図１６(ａ)、(ｂ)に示すように、導電層１４の内部表面、及び活性溝４３ａと耐圧溝４３ｂ内部の半導体材料４０ａ、４０ｂの内部表面に第２導電型の高濃度不純物領域１６が形成される。
次いで、熱処理によって高濃度不純物領域１６に含まれる第２導電型の不純物を拡散させると、図１７(ａ)、(ｂ)に示すように、活性領域と耐圧領域に、第２導電型のベース拡散領域１７ａとガード拡散領域１７ｂがそれぞれ形成される。
耐圧溝４３ｂ内に充填された半導体材料４０ｂの上部には、半導体材料４０ｂと同じ幅の高濃度不純物領域１６が形成されるが、横方向拡散により、ガード拡散領域１７ｂの幅は、ガード埋込領域４４ｂの幅よりも広くなる。
ベース拡散領域１７ａとガード拡散領域１７ｂの深さは同じであり、導電層１４の深さよりも浅くされている。
半導体材料４０ａ、４０ｂに含まれる第２導電型の不純物濃度よりもベース拡散領域１７ａとガード拡散領域１７ｂに含まれる第２導電型の不純物濃度の方が高いので、各半導体材料４０ａ、４０ｂのベース拡散領域１７ａやガード拡散領域１７ｂよりも浅い部分は、それぞれベース拡散領域１７ａとガード拡散領域１７ｂで置換されたものとする。
その場合、ベース拡散領域１７ａの底面に、活性溝４３ａの残部(下部)と、その内部に充填されている半導体材料４０ａとで第２導電型のベース埋込領域４４ａが形成され、また、ガード拡散領域１７ｂの底面には、耐圧溝４３ｂの残部(下部)と、その内部に充填されている第２導電型の半導体材料４０ｂにより、第２導電型のガード埋込領域４４ｂが形成される。
このガード埋込領域４４ｂは、耐圧溝４３ｂ内部の半導体材料４０ｂのうち、ガード拡散領域１７ｂよりも下の部分で構成されており、ガード拡散領域１７ｂとその下部のガード埋込領域４４ｂとでガードリング領域が形成される。
ただし、本発明の半導体装置１では、ガード拡散領域１７ｂを有さない場合も含み、その場合は、ガードリング領域はガード埋込領域４４ｂで構成される。
ガードリング領域がガード拡散領域１７ｂを有さない場合はガード埋込領域４４ｂの上部は、成長層１２の表面と同じ高さになる。更にまた、耐圧溝４３ｂの上部が、マスク酸化膜３３等の絶縁膜に形成された溝で構成され、半導体材料４４ｂがその絶縁膜の溝内にも充填されている場合には、ガード埋込領域４４ａは、成長層１２の表面よりも高くなる。
ベース埋込領域４４ａは細長であり、互いに平行になっている。ベース埋込領域４４ａは、ベース拡散領域１７ａの深さよりも下の部分で構成されており、横向きの直方体形状になる。また、ベース埋込領域４４ａの上部はベース拡散領域１７ａに接続されているから、ベース拡散領域１７ａと同電位になる。
図１７(ａ)、(ｂ)のＣ−Ｃ線切断面図を図３１に示す。
各ベース拡散領域１７ａは、四隅が丸く、長辺がベース埋込領域４４ａが伸びる方向に沿った長方形である。
各ベース拡散領域１７ａは互いに離間しており、第２導電型の不純物の横方向拡散により、ベース拡散領域１７ａの縁はゲート電極膜３６の底面下に進入するため、ゲート電極膜３６は隣接するベース拡散領域１７ａを跨ぐように位置している。
ガード拡散領域１７ｂの形状は四角リング状であり、同心状に隣接するガード拡散領域１７ｂは、互いに一定距離だけ離間している。
次に、図１８(ａ)、(ｂ)に示すように、処理基板１０表面にパターニングしたレジスト膜４５を配置し、ベース拡散領域１７ａの幅方向中央位置のゲート絶縁膜３４を露出させた状態で第２導電型の不純物を照射し、ゲート絶縁膜３４を透過した第２導電型の不純物により、ベース拡散領域１７ａの内部表面に浅い第２導電型の高濃度不純物層１８を形成する。
この第２導電型の高濃度不純物層１８は、長辺がベース拡散領域１７ａの長手方向に沿った長方形であり、高濃度不純物層１８の長辺とベース拡散領域１７ａの長辺とは平行である。
また、高濃度不純物層１８の長辺は、ゲート電極膜３６の縁から一定距離だけ離間しており、レジスト膜４５を除去し、図１９(ａ)、(ｂ)に示すように、パターニングした別のレジスト膜４６を形成し、高濃度不純物層１８の長辺とゲート電極膜３６の縁との間の位置のゲート絶縁膜３４表面を露出させて他の部分を覆った状態で第１導電型の不純物を照射すると、その不純物はゲート絶縁膜３４の露出部分を透過し、第２導電型の高濃度不純物領域１８とゲート電極膜３６の間に位置するベース拡散領域１７ａの内部表面に第１導電型の高濃度不純物領域１９が形成される。
レジスト膜４６を除去した後、熱処理を行うと、第２導電型の高濃度不純物領域１８と第１導電型の高濃度不純物領域１９に含まれる不純物がそれぞれ拡散し、図２０(ａ)、(ｂ)に示すように、第２導電型のオーミック拡散領域２０と第１導電型のソース拡散領域２１がそれぞれ形成される。オーミック拡散領域２０の表面濃度は、ベース拡散領域１７ａの表面濃度よりも高く、ソース拡散領域２１とオーミック拡散領域２０は金属膜とオーミック接触を形成するようになっている。
図２０(ａ)、(ｂ)のＦ−Ｆ線切断面図を図３２に示す。
オーミック拡散領域２０とソース拡散領域２１の平面形状の大きさはベース拡散領域１７ａよりも小さく、また、それらの深さはベース拡散領域１７ａの深さよりも浅い。オーミック拡散領域２０とソース拡散領域２１は、ベース拡散領域１７ａの内側に位置しており、導電層１４や成長層１２とは接触していない。
各ベース拡散領域１７ａ内には、オーミック拡散領域２０とソース拡散領域２１とが少なくとも１個以上は形成される。
ソース拡散領域２１の端部は、横方向拡散によってゲート電極膜３６の底面下に進入するが、ベース拡散領域１７ａの端部とは接触せず、ゲート電極膜３６の底面下のベース拡散領域１７ａの部分であって、ソース拡散領域２１の縁とベース拡散領域１７ａの縁の間でゲート絶縁膜３４と接触する部分によってチャネル領域２２が形成される。
次に、ＣＶＤ法等により、図２１(ａ)、(ｂ)に示すように、処理基板１０表面にシリコン酸化膜等の層間絶縁膜３７を形成した後、図２２(ａ)、(ｂ)に示すように、活性領域のゲート電極膜３６上や、耐圧領域の表面上にパターニングしたレジスト膜４７を配置し、露出した層間絶縁膜３７とその下層に位置するゲート絶縁膜３４とをエッチングして図２３（ａ）、（ｂ）に示すように、オーミック拡散領域２０とソース拡散領域２１の少なくとも一部表面を露出させ、次いで、図２４(ａ)、(ｂ)に示すように、アルミニウム等の金属薄膜２９を形成すると、オーミック拡散領域２０一部表面とソース拡散領域２１一部表面は金属薄膜２９と接触する。
次いで、パターニングしたレジスト膜(不図示)を金属薄膜２９上に配置し、エッチングによって金属薄膜２９をパターニングすると、図２５に示すように、ソース電極膜３８が形成される。
ソース電極膜３８を形成する際に、ソース電極膜３８を構成する金属膜から成り、ソース電極膜３８からは絶縁され、ゲート電極膜３６に接続されたゲートパッドと、ソース電極膜３８の一部から成るソースパッドとを形成する。
このソース電極膜３８はソース拡散領域２１やオーミック拡散領域２０とオーミック接触しており、ソース拡散領域２１はソース電極膜３８に直接電気的に接続され、ベース拡散領域１７ａは、オーミック拡散領域２０を介してソース電極膜３８に電気的に接続される。
ベース埋込領域４４ａは、ベース拡散領域１７ａに接触しており、従って、ベース埋込領域４４ａもソース電極膜３８に電気的に接続される。ソース電極膜３８は、層間絶縁膜３７によってゲート電極膜３６とは電気的に絶縁されており、また、導電層１４や成長層１２には接触していない。
次に、図２６(ａ)、(ｂ)に示すように、処理基板１０表面にシリコン酸化膜等から成る保護層３９を形成し、エッチングによって保護層３９をパターニングする。そのパターニングにより、ゲートパッドやソースパッドは露出される。
次いで、図２７、図２８に示すように、半導体支持層１１の裏面側の露出した表面に金属膜を形成し、その金属膜によってドレイン電極膜３０を構成させる。そして、ダイシング工程を経ると、１枚のウェーハから複数の半導体装置１が得られる。
ドレイン電極膜３０は、半導体支持層１１とオーミック接触しており、成長層１２や導電層１４は、半導体支持層１１を介してドレイン電極膜３０に電気的に接続されている。
なお、この図２７、２８のＧ−Ｇ線切断面図は図２０(ａ)、(ｂ)のＦ−Ｆ線切断面図と同じであり、図３２に示されている。
以上は、本発明の半導体装置１がＭＯＳトランジスタの場合であったが、本発明は、他の種類の半導体装置も含まれる。
図３３の符号２は、ＰＮ接合型ＩＧＢＴの本発明の第２例の半導体装置である。この第２例の半導体装置２や、後述する各実施例の半導体装置３、４において、第１例の半導体装置１と同じ部材については同じ符号を付して説明を省略する。また、後述する各実施例のうち、少なくとも第２〜第３例の各半導体装置２〜３の耐圧領域の構成は第１例の半導体装置１と同じである。
第２例の半導体装置２は、第１導電型の支持層１１に替え、第２導電型のコレクタ層５１を有しており、該コレクタ層５１上に、第１導電型の成長層１２が配置されている。コレクタ層５１裏面には、コレクタ層５１とオーミック接触するコレクタ電極５５が形成されている。他の構成は第１例の半導体装置１と同じである。
この半導体装置２では、コレクタ層５１と成長層１２との間でＰＮ接合が形成されており、半導体装置２が導通するときには、そのＰＮ接合が順バイアスされ、コレクタ層５１から成長層１２内に少数キャリアが注入されるため、導通抵抗が低くなるようになっている。
図３４の符号３は、ショットキー接合型ＩＧＢＴの本発明の第３例の半導体装置である。
この半導体装置３では、研磨工程等によって第１例の半導体装置１の半導体支持層１１の相当する部分が除去された後、研磨によって露出された成長層１２の表面に、成長層１２とショットキー接合を形成するクロム等の金属膜が成膜され、その金属膜によってショットキー電極膜５６が構成されている。
このショットキー接合の極性は、半導体装置３が導通する際に順バイアスされる極性であり、ショットキー接合が順バイアスされることにより、ショットキー電極膜５６から成長層１２内に少数キャリアが注入され、導通抵抗が低くなる。
図３５の符号４は、本発明の第４例の半導体装置であり、第２導電型の支持基板５２上に第１導電型の成長層１２がエピタキシャル成長によって形成されている。
この半導体装置４では、抵抗層１５表面から拡散によって形成され、底面が半導体支持層１１に達する分離拡散領域５３を有している。
分離拡散領域５３はリング状であり、ベース拡散領域１７ａが配置された活性領域を取り囲んでいる。
分離拡散領域５３が取り囲む領域の内側には、導電層１４が形成されており、該導電層１４の内部表面近傍には、ソース拡散領域２１と同時形成の第１導電型のドレイン拡散領域５４が配置されている。ドレイン拡散領域５４表面には、ソース電極膜３８と同時に形成され、ソース電極膜３８とは電気的に絶縁されたドレイン電極膜５９が配置されており、それらにより、トランジスタ６が構成されている。
他方、リング状の分離拡散領域５３の外側には、小信号用のトランジスタやダイオード等の半導体素子５７が形成されており、複数の半導体素子５７によって制御回路等の電子回路が構成されている。
支持基板５２の表面には、接地電位に接続されるアース電極膜５８が形成されている。ゲート電極膜３６は、分離拡散領域５３外側の半導体素子５７に接続されており、トランジスタ６は、半導体素子５７によって形成された制御回路によって制御されている。
アース電極膜５８を接地電位に置き、ドレイン電極膜５９とソース電極膜３８の間に電圧を印加した状態で、ゲート電極膜３６にしきい値電圧以上の電圧を印加するとチャネル領域２２に反転層が形成され、導通する。
導通すると、ソース電極膜３８とドレイン電極膜５９との間で、電流は抵抗層１５内部を横方向に流れる。
ゲート電極膜３６がしきい値電圧未満の電圧になると遮断する。
導通状態と遮断状態の両方において、分離拡散領域５３と抵抗層１５とは逆バイアスされており、このトランジスタ６と他の半導体素子５７とは電気的に分離されている。
なお、本発明の半導体装置では、半導体単結晶にはシリコン単結晶を用いることができる他、ＧａＡｓ等の他の半導体の単結晶を用いることもできる。
また、上記各実施例では、互いに分離された複数のベース拡散領域１７ａを有していたが、各ベース拡散領域１７ａを第２導電型の拡散領域で接続し、櫛状にしてもよい。
また、上記実施例では、ベース拡散領域１７ａを取り囲むリング状のガード埋込領域４４ｂはソース電極膜３８やゲート電極膜３６には接続されておらず、浮遊電位に置かれていたが、最内周のガード埋込領域をソース電極膜３８に電気的に接続することもできる。
図３７の符号４４ｃは最内周のガード埋込領域を示しており、最内周のガード埋込領域４４ｃに隣接するベース拡散領域１７ａが外周方向に伸ばされ、最内周のガード埋込領域４４ｃに接触している。
その結果、ソース電極膜３８が接地電位に置かれると、最内周のガード埋込領域４４ｃも接地電位に置かれる。ここでは、最内周のガード埋込領域４４ｃを同心状に囲む他のガード埋込領域４４ｂは浮遊電位に置かれたままである。
最内周のガード埋込領域４４ｃが接地電位に接続される場合と浮遊電位に置かれる場合とを比較すると、降伏電圧に差はないが、アバランシェ電流は最内周のガード埋込領域４４ｃにも流れ込むことができるため、接地電位に接続された方が破壊耐量が高くなる。
なお、１個のベース拡散領域１７ａの底面に２個のベース埋込領域４４ａが配置されている場合について、ベース拡散領域１７ａの底面とベース埋込領域４４ａの底面との間の領域での第１導電型の不純物量Ｑ1は、(Ｗｍ1＋Ｗｍ2)×Ｎ1であり、第２導電型の不純物量Ｑ2は２×Ｗｔ×Ｎ2である。
Ｑ1＝Ｑ2のリサーフ条件が成り立つ場合は、
(Ｗｍ1＋Ｗｍ2)×Ｎ1 ＝ ２×Ｗｔ×Ｎ2 ……(３)
である。各埋込領域４４ａ、４４ｂの幅Ｗtが全て等しいものとした。
同様に、リサーフ条件が成り立つ場合、ガードリング領域では、
Ｎ1×ＷPE ＝ Ｗｔ×Ｎ2 ……(４)
である。上記二式からＷｔ×Ｎ2を消去すると、
Ｎ1×ＷPE ＝ Ｎ1(Ｗｍ1＋Ｗｍ2)／２ ……(５)
∴ ＷPE ＝ (Ｗｍ1＋Ｗｍ2)／２ ……(６)
上記のように、ガード埋込領域４４ｂ間の距離ＷPEは、同じベース拡散領域１７ａの下のベース埋込領域４４ａ間の距離Ｗｍ1と隣接するベース拡散領域１７ａのベース埋込領域４４ａ間の距離Ｗｍ2の和の１／２に等しくすると、リサーフ条件が成り立つ。
本発明のように、リサーフ条件からはずれるような設定にする場合、先ず(６)式が成り立つように設計した後、(ａ)、(ｂ)式、(ｃ)、(ｄ)式、又は(ｅ)、(ｆ)式が成り立つように、各距離Ｗｍ1、Ｗｍ2、ＷPEを設定すればよい。
(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(３) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(４) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(５) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(６) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(７) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(８) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(９) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１０) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１１) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１２) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１３) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１４) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１５) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１６) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１７) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１８) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１９) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２０) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２１) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２２) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２３) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２４) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２５) (ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２６) 本発明の第１例の半導体装置の活性領域部分の切断面図 本発明の第１例の半導体装置の耐圧領域部分の切断面図 図６(ａ)、(ｂ)のＡ−Ａ線切断面図 図８(ａ)、(ｂ)のＢ−Ｂ線切断面図 図１７(ａ)、(ｂ)のＣ−Ｃ線切断面図 図２０(ａ)、(ｂ)のＦ−Ｆ線切断面図 本発明の第２例の半導体装置を説明するための断面図 本発明の第３例の半導体装置を説明するための断面図 本発明の第４例の半導体装置を説明するための断面図 アバランシェ降伏が生じる位置を説明するための図 最内周のガード埋込領域が接地電位に接続される例を説明するための図面 従来技術の半導体装置を説明するための断面図
符号の説明
１１……半導体支持層
１５……抵抗層
１７ａ……ベース拡散領域
１７ｂ……ガード拡散領域
２１……ソース拡散領域
２２……チャネル領域
３４……ゲート絶縁膜
３６……ゲート電極膜
３８……ソース電極膜
４０ａ……半導体材料
４３ａ……溝
４４ａ……ベース埋込領域
４４ｂ……ガード埋込領域

Claims (19)

  1. 第１導電型の抵抗層と、
    前記抵抗層内部に形成され、同心状に配置された第２導電型の複数のガード埋込領域と、
    前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第２導電型の複数のベース拡散領域と、
    前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第１導電型のソース拡散領域と、
    前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、
    少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極膜と、
    前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第２導電型のベース埋込領域とを有し、
    同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Ｗｍ1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Ｗｍ2と、
    前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離ＷPEは、下記(ａ)式、
    Ｗｍ1＜ＷPE＜Ｗｍ2 ……(ａ)
    の関係にあり、
    前記各ベース埋込領域の底面と前記各ガード埋込領域の底面は実質的に同じ深さに位置し、
    前記各ベース拡散領域の底面は実質的に同じ深さに位置し、
    最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、
    前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第１導電型の不純物量Ｑ1と、前記第２導電型の不純物量Ｑ2は、下記(ｂ)式、
    ０．９０＜Ｑ2／Ｑ1 ……(ｂ)
    の関係にある半導体装置。
  2. 第１導電型の抵抗層と、
    前記抵抗層内部に形成され、同心状に配置された第２導電型の複数のガード埋込領域と、
    前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第２導電型の複数のベース拡散領域と、
    前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第１導電型のソース拡散領域と、
    前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、
    少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極膜と、
    前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第２導電型のベース埋込領域と、
    同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Ｗｍ1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Ｗｍ2と、
    前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離ＷPEは、下記(ｃ)式、
    ＷPE＜Ｗｍ1＜Ｗｍ2 ……(ｃ)
    の関係にあり、
    前記各ベース埋込領域の底面と前記各ガード埋込領域の底面は実質的に同じ深さに位置し、
    前記各ベース拡散領域の底面は実質的に同じ深さに位置し、
    最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、
    前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第１導電型の不純物量Ｑ1と、前記第２導電型の不純物量Ｑ2は、下記(ｄ)式、
    Ｑ2／Ｑ1＜０．９２ ……(ｄ)
    の関係にある半導体装置。
  3. 第１導電型の抵抗層と、
    前記抵抗層内部に形成され、同心状に配置された第２導電型の複数のガード埋込領域と、
    前記抵抗層の内部の表面付近であって、最内周の前記ガード埋込領域よりも内側に配置された第２導電型の複数のベース拡散領域と、
    前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表面付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第１導電型のソース拡散領域と、
    前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、
    少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極膜と、
    前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第２導電型のベース埋込領域と、
    同じ前記ベース拡散領域の底面に位置する隣り合う前記ベース埋込領域間の距離Ｗｍ1と、異なる前記ベース拡散領域の底面に位置して隣り合う前記ベース埋込領域間の距離Ｗｍ2と、
    前記ベース拡散領域の底面よりも深い位置での前記ガード埋込領域同士の間の距離ＷPEは、下記(ｅ)式、
    Ｗｍ1＜Ｗｍ2＜ＷPE ……(ｅ)
    の関係にあり、
    前記各ベース埋込領域の底面と前記各ガードリング領域の底面は実質的に同じ深さに位置し、
    前記各ベース拡散領域の底面は実質的に同じ深さに位置し、
    最内周の前記ガード埋込領域の幅方向中央位置よりも内側の領域であって、
    前記ベース埋込領域及び前記ガード埋込領域の底面と前記ベース拡散領域の底面の間の領域に含まれる前記第１導電型の不純物量Ｑ1と、前記第２導電型の不純物量Ｑ2は、下記(ｆ)式、
    １．１０＜Ｑ2／Ｑ1 ……(ｆ)
    の関係にある半導体装置。
  4. 前記各ガード埋込領域は、前記抵抗層に形成されたリング状の溝と、前記リング状の溝内に充填された第２導電型の半導体材料を有する請求項１乃至請求項３のいずれか１項記載の半導体装置。
  5. 前記各ベース埋込領域は、前記抵抗層に形成された溝と、前記溝内に充填された第２導
    電型の半導体材料を有する請求項１乃至請求項４のいずれか１項記載の半導体装置。
  6. 前記各ガード埋込領域の上部には、前記ガード埋込領域の幅よりも幅広の第２導電型のガード拡散領域が配置され、前記各ガード埋込領域とそれに接続された前記ガード拡散領域とでガードリング領域が構成され、前記ガードリング領域の上部の幅は、下部よりも広くされた請求項１乃至請求項５のいずれか１項記載の半導体装置。
  7. 前記各ベース拡散領域と前記ベース埋込領域は細長く形成され、
    前記各ベース拡散領域は互いに平行に配置され、
    前記ベース埋込領域は前記各ベース拡散領域の長手方向に沿って互いに平行に配置された請求項１乃至請求項６のいずれか１項記載の半導体装置。
  8. 前記各ガード埋込領域は長方形又は正方形の四角リング状に形成され、
    前記各ガード埋込領域の隣接する辺は互いに平行に配置され、
    前記各ベース埋込領域は、前記各ガード埋込領域の四辺のうち、互いに平行な二辺に対して平行に配置された請求項１乃至請求項７のいずれか１項記載の半導体装置。
  9. 前記ガード埋込領域のうちの最内周のガード埋込領域の内周の縁と、そのガード埋込領域と平行に対向するベース埋込領域の長辺の縁との間の距離Ｗbと、前記幅Ｗｍ1、Ｗｍ2とは、下記(ｇ)式、
    Ｗｍ1＜Ｗb＜Ｗｍ2 ……(ｇ)
    の関係にある請求項１乃至請求項８のいずれか１項記載の半導体装置。
  10. 前記ベース埋込領域は細長く形成され、
    前記ベース埋込領域の長手方向の両端と最内周の前記ガード埋込領域との間の距離Ｗaは、
    前記ガード埋込領域のうちの最内周のガード埋込領域の内周の縁と、そのガード埋込領域と平行に対向するベース埋込領域の長辺の縁との間の距離Ｗbの実質的に半分の大きさにされた請求項１乃至請求項９のいずれか１項記載の半導体装置。
  11. 前記ベース埋込領域は細長く形成され、
    前記ベース埋込領域の長手方向の両端は最内周の前記埋込領域に接続された請求項１乃至請求項９のいずれか１項記載の半導体装置。
  12. 前記各ベース埋込領域の幅はそれぞれ等しい請求項１乃至請求項１１のいずれか１項記載の半導体装置。
  13. 前記各ガード埋込領域の幅はそれぞれ等しい請求項１乃至請求項１２のいずれか１項記載の半導体装置。
  14. 前記各ベース埋込領域の幅はそれぞれ等しく、
    前記各ガード埋込領域の幅はそれぞれ等しく、
    前記ベース埋込領域と前記ガード埋込領域の幅はそれぞれ等しい請求項１乃至請求項１３のいずれか１項記載の半導体装置。
  15. 前記ソース拡散領域と前記ベース拡散領域に電気的に接続されたソース電極膜を有する請求項１乃至請求項１４のいずれか１項記載の半導体装置。
  16. 前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層と同じ導電型で前記抵抗層よりも高濃度のドレイン層が配置された請求項１乃至請求項１５のいずれか１項記載の半導体装置。
  17. 前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層とは反対の導電型のコレクタ層が配置された請求項１乃至請求項１５のいずれか１項記載の半導体装置。
  18. 前記抵抗層の前記ベース領域が形成された面とは反対側の面には、前記抵抗層とショットキー接合を形成するショットキー電極膜が配置された請求項１乃至請求項１５のいずれか１項記載の半導体装置。
  19. 前記抵抗層の前記ベース拡散領域が形成された側の表面に、前記抵抗層と電気的に接続され、前記ソース電極膜とは絶縁されたドレイン電極膜が配置された請求項１乃至請求項１５のいずれか１項記載の半導体装置。
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