JP3689419B1 - 半導体装置、半導体装置の製造方法 - Google Patents
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【課題】高耐圧の半導体装置を提供する。
【解決手段】細長の主溝部26と、主溝部の長手方向側面に接続された副溝部27とで活性溝22aを構成させ、主溝部26の底面上に、第二導電型のベース拡散領域32aの底面よりも高さが低い第二導電型の埋込領域24を配置し、副溝部27内にベース拡散領域32aと接触する第二導電型の活性溝充填領域25を配置する。埋込領域24は活性溝充填領域25を介してベース拡散領域32aと接触される。1個の活性溝22a内では、埋込領域24よりも上の部分で1個のゲート溝83が形成されるから、ゲート電極プラグ48が分断されず、電極パターンが簡単になる。
【選択図】 図1
Description
このトランジスタ102は、トレンチ型パワーMOSFETであり、n+型不純物がシリコン単結晶中に高濃度にドープされた半導体基板111と、該半導体基板111上にエピタキシャル成長法によって形成されたn-型のシリコンエピタキシャル層から成るドレイン層112とを有している。
細溝120の内周面には、ゲート絶縁膜124が形成されており、その細溝120の内部には、そのゲート絶縁膜によって処理基板110とは非接触の状態で、ポリシリコンが充填され、そのポリシリコンによってゲート電極プラグ127が形成されている。
ソース拡散領域130とオーミック拡散領域116の表面には、金属薄膜から成るソース電極膜137が形成されている。細溝120上には層間絶縁膜131が形成されており、この層間絶縁膜131により、ソース電極膜137とゲート電極プラグ127とは電気的に絶縁されている。
ソース電極膜137を接地電位に接続し、ドレイン電極膜139に正電圧を印加した状態で、ゲート電極膜にしきい値電圧以上の正電圧を印加すると、ゲート絶縁膜124とボディ層113の界面にn型の反転層が形成され、その反転層によって、ソース拡散領域130とドレイン層112とが接続され、反転層を通って、ドレイン層112からソース拡散領域130に向けて電流が流れる。この状態は、トランジスタ102が導通した状態であり、細溝120を用いないパワーMOSFETに存在するJFET領域が存在しないため、通常のパワーMOSFETに比べて導通抵抗が小さくなっている。
この状態では、ボディ層113とドレイン層112との間のpn接合は逆バイアスされており、そのpn接合のアバランシェ耐圧がトランジスタ102の耐圧と等しくなっている。
請求項2記載の発明は、請求項1記載の半導体装置であって、前記活性溝充填領域の上端は、前記導電層表面よりも高くされた半導体装置である。
請求項3記載の発明は、請求項1又は請求項2のいずれか1項記載の半導体装置であって、前記ソース拡散領域表面に形成されたソース電極膜を有し、前記ソース電極膜は前記活性溝充填領域の表面と接触された半導体装置である。
請求項4記載の発明は、請求項1乃至請求項3のいずれか1項記載の半導体装置であって、前記活性溝充填領域の表面の前記ソース電極膜と接触する部分には、第二導電型の不純物層が拡散によって形成された半導体装置である。
請求項5記載の発明は、請求項1乃至請求項4のいずれか1項記載の半導体装置であって、前記ソース電極膜は前記ベース拡散領域に接触され、前記活性溝充填領域は、前記ベース拡散領域に接触された半導体装置である。
請求項6記載の発明は、請求項1乃至請求項5のいずれか1項記載の半導体装置であって、前記活性溝を同心状に取り囲み、所定間隔で互いに離間された複数本のリング状のガード溝と、前記ガード溝内に配置された第二導電型のガード溝充填領域とを有する半導体装置である。
請求項7記載の発明は、請求項1乃至請求項6のいずれか1項記載の半導体装置であって、前記処理基板の裏面には、前記導電層に電気的に接続されたドレイン電極膜が配置された半導体装置である。
請求項8記載の発明は、請求項1乃至請求項6のいずれか1項記載の半導体装置であって、前記処理基板の裏面には、前記導電層と接触してpn接合を形成する第二導電型のコレクタ層と、前記コレクタ層と電気的に接続されたコレクタ電極膜が配置された半導体装置である。
請求項9記載の発明は、請求項1乃至請求項6のいずれか1項記載の半導体装置であって、前記処理基板の裏面には、前記導電層とショットキー接合を形成するショットキー電極膜が配置された半導体装置である。
請求項10記載の発明は、第一導電型の導電層を有する処理基板と、前記導電層の内部表面に形成された第二導電型のベース拡散領域と、前記導電層の前記ベース拡散領域が配置された位置に形成され、底部が前記ベース拡散領域の底面よりも深くされた活性溝とを有し、前記活性溝は、細長の主溝部と、前記主溝部の長手方向側面に接続された副溝部とを有し、前記主溝部の底面上には、上部が前記ベース拡散領域よりも低い第2導電型の埋込領域が配置され、前記活性溝の前記埋込領域よりも上の部分でゲート溝が構成され、前記ゲート溝の側面にはゲート絶縁膜が配置され、前記ゲート溝内には前記ゲート絶縁膜と接触し前記埋込領域とは電気的に絶縁された導電性のゲート電極プラグが配置され、前記ベース拡散領域の内部表面の前記ゲート絶縁膜と接触する位置には、前記ベース拡散領域によって前記導電層から分離された第一導電型のソース拡散領域が配置され、前記副溝部の底面上には、上部が前記ベース拡散領域と接触し、下部が前記埋込領域と接触した第二導電型の活性溝充填領域が配置された半導体装置を製造する半導体装置の製造方法であって、前記活性溝は、前記ベース拡散領域を形成した後、上部側面に前記ベース拡散領域が露出し、下部側面に前記導電層が露出するように形成し、前記活性溝内に第二導電型の半導体充填物を成長させた後、前記副溝部内の前記半導体充填物表面にマスク膜を配置した状態でエッチングし、前記主溝部内に位置する前記半導体充填物の上部を前記ベース拡散領域の底面よりも低い位置まで除去し、残された下部によって前記埋込領域を形成し、前記半導体充填物が除去された部分によって前記ゲート溝を構成させる半導体装置の製造方法である。
ゲート電極膜の配置が簡単になるため、寄生容量や抵抗値が小さくなる。
各実施例では、p型又はn型のうちのいずれか一方を第一導電型とし、他方を第二導電型とする。従って、第一導電型がn型であれば第二導電型はp型であり、逆に、第一導電型がp型であれば第二導電型はn型であり、本発明にはその両方が含まれる。
図1の符号1は、本発明の第一の実施例の半導体装置を示している。この図1は、半導体装置1の拡散構造を説明するための平面図である。
半導体単結晶層11は、第一導電型のシリコン単結晶で構成されており、導電層12は、該半導体単結晶層11表面にエピタキシャル法によって成長された第一導電型のシリコンエピタキシャル層で構成されている。半導体単結晶層11の濃度に比べ導電層12は低濃度であり、空乏層が広がりやすくされている。
ここで図26(a)〜(c)の符号10は、プロセス処理の対象となる処理基板を示しており、導電層12やベース拡散領域32a等の拡散層を含んでいる。
このオーミック拡散領域63の表面濃度は、ベース拡散領域32aの表面濃度よりも高濃度であり、アルミニウム等の金属とオーミック接触するように構成されている。
各ガード溝22b1〜22b3の底面上には、埋込領域24や活性溝充填領域25と同じ材料から成る第二導電型のガード溝充填領域23b1〜23b3が配置されている。
各補助拡散領域331〜333、341〜343はベース拡散領域32aと一緒に形成されるため、ベース拡散領域32aと同じ深さである。
ガード溝22b1〜22b3や活性溝22aの底面は導電層12の表面と平行であるから{1 0 0}面である。
上記のような半導体装置1の製造工程を説明する。
図2〜図26の(a)は活性溝22aの主溝部26を横断する切断面図であり、(b)は副溝部27を横断する切断面図、(c)はガード溝22b1〜22b3を横断する切断面図である。
ベース拡散領域32aや補助拡散領域32b1〜32b3を形成するときは、その熱処理によって導電層12表面に熱酸化物薄膜が形成される。
図4(a)〜(c)の符号43は、その熱酸化物薄膜と、上記第一のマスク層41とが一体になったフィールド絶縁膜を示している。
図4(a)〜(c)は、それぞれ図29のPa−Pa線、Pb−Pb線、Pc−Pc線切断面図に相当する。
活性溝用窓開部81aは長手方向が互いに平行にされ、ベース拡散領域32aの縁に対して平行か、又は直角に配置されている。
活性溝22aとガード溝22bの断面形状は、深さが幅よりも大きい細長の長方形形状である。
活性溝22aはベース拡散領域32aの縁よりも内側に位置しており、ベース拡散領域32aは活性溝22aによって分離されていない。
活性溝22aの平面形状は活性溝用窓開部81aの平面形状が反映され、細長の長方形の主溝部26と、その長手方向中央部分の両側に接続された副溝部27で構成されている。主溝部26と副溝部27の内部はつながっている。
活性溝22aは互いに平行になっており、ガード溝22b1〜22b3の二辺に対して平行にされている。
図31は、図7(a)〜(c)のC−C線切断面図である。逆に、図7(a)〜(c)は、図31のRa−Ra線、Rb−Rb線、Rc−Rc線切断面図に相当する。
また、同図(c)に示すように、ガード溝充填領域23b1〜23b3もエッチングされずに残る。
なお、ここでは、ゲート絶縁膜45は、熱酸化法によって形成したシリコン酸化膜であるが、他の種類の絶縁膜、例えばCVD法等によって形成したシリコン窒化膜等も用いることができる。
なお、ここでは各ゲート溝83内部に形成されたゲート電極プラグ48は互いに分離されているが、導電性薄膜46をエッチングする際に、パターニングしたレジスト膜を用い、ゲート溝83の外部の導電性薄膜46を部分的に残して配線膜を構成させ、各ゲート電極プラグ48を配線膜で相互に接続してもよい。
このレジスト膜51は、互いに隣接するゲート溝83の間の位置に開口52を有しており、開口52の底面には緩和層50が露出されている。
次に、レジスト膜51を除去して緩和層50表面を露出させた後、図19(a)に示すように、主溝部26の長手方向に沿った位置に開口54を有するレジスト膜53を配置する。
また、図19(c)に示すように、ガード溝充填領域23b1〜23b3上やガード溝充填領域23b1〜23b3の間には第一導電型の高濃度不純物層は形成しない。
このとき、活性溝充填領域25の内部にも第二導電型の高濃度不純物層からオーミック拡散領域が形成される。
また、ソース開口56aやゲート開口56bを形成するときに、同図(b)に示すように、底面に活性溝充填領域25の表面が露出する接地開口56cが形成されている。この接地開口56cは、ゲート開口56bとは分離されており、ソース開口56aとはつながっている。ガード溝充填領域23b1〜23b3上には開口は形成しない(同図(c))。
ソース拡散領域64とオーミック拡散領域63とゲート電極プラグ48の表面濃度は高く、それらと金属薄膜58とはオーミック接合を形成する。
金属薄膜58のパターニングの際、同図(c)に示すように、ガード溝充填領域23b1〜23b3上部は除去され、層間絶縁膜55表面が露出される。
この半導体装置1は、一枚の処理基板10に複数個形成されており、ドレイン電極膜71を形成する工程の後工程となるダイシング工程において、処理基板10を切断し、複数の半導体装置1を互いに分離させた後、低融点の金属や導電性ペースト材によってドレイン電極膜71をリードフレーム上に固定する。
半導体装置1が導通状態にあるときと遮断状態にあるときの両方とも、ベース拡散領域32aと導電層12との間のpn接合は逆バイアスされており、pn接合からベース拡散領域32a内部と導電層12内部に向けて空乏層が広がっている。
これにより、ガード溝充填領域23b1〜23b3が配置された領域の電界強度が緩和され、耐圧領域の耐圧が向上する。
なお、各活性溝22aやガード溝22b1〜22b3の底面や側面には、処理基板10の{1 0 0}面が露出されており、活性溝充填領域23aやガード溝充填領域23b1〜23b3はその面から成長する。従って、埋込領域24やガード溝充填領域23bには欠陥が無く、耐圧が低下しないようになっている。
また、上記実施形態の半導体装置1はMOSFETであったが、本発明の半導体装置はこれに限られるものではなく、例えば、pn接合型のIGBT(Insulated gate bipolar transistor)やショットキー接合型のIGBTも含まれる。
この半導体装置2は、上記実施例ではドレイン層として用いた第1導電型の半導体単結晶層11に替え、半導体単結晶層11とは反対の導電型(第二導電型)の半導体単結晶から成るコレクタ層11’が用いられている。それ以外の構成は、上記実施例の半導体装置1と同じ構造である。
図27(a)〜(c)の符号71'はコレクタ層11’とオーミック接合を形成するコレクタ電極膜である。
この半導体装置4は、第一の実施例の半導体装置1のベース拡散領域32aの下に、導電層12よりも高濃度の第一導電型の低抵抗領域29を有している。他の構造は、第一の実施例の半導体装置1と同じである。
図40(a)〜(c)以降の工程は、第一の実施例のベース拡散領域32aを形成した後の工程と同じであり、説明は省略する。
また、上記実施例では主溝部26の両側に副溝部27が配置されていたが、主溝部26のどちらか片側に副溝部27を配置してもよい。
10……処理基板
11……半導体単結晶層(ドレイン層)
11’……コレクタ層
12……導電層
22a……活性溝
22b1〜22b3……ガード溝
23a、25……活性溝充填領域
23b1〜23b3……ガード溝充填領域
24……埋込領域
26……主溝部
27……副溝部
32a……ベース拡散領域
43……フィールド絶縁膜
45……ゲート絶縁膜
48……ゲート電極プラグ
58a……ソース電極膜
58b……ゲート電極膜
64……ソース拡散領域
71……ドレイン電極膜
71'……コレクタ電極膜
72……ショットキー電極膜
83……ゲート溝
Claims (10)
- 第一導電型の導電層を有する処理基板と、
前記導電層の内部表面に形成された第二導電型のベース拡散領域と、
前記導電層の前記ベース拡散領域が配置された位置に形成され、底部が前記ベース拡散領域の底面よりも深くされた活性溝とを有し、
前記活性溝は、細長の主溝部と、前記主溝部の長手方向側面に接続された副溝部とを有し、
前記主溝部の底面上には、上部が前記ベース拡散領域よりも低い第2導電型の埋込領域が配置され、
前記主溝部の前記埋込領域よりも上の部分でゲート溝が構成され、
前記ゲート溝の側面にはゲート絶縁膜が配置され、
前記ゲート溝内には前記ゲート絶縁膜と接触し前記埋込領域とは電気的に絶縁された導電性のゲート電極プラグが配置され、
前記ベース拡散領域の内部表面の前記ゲート絶縁膜と接触する位置には、前記ベース拡散領域によって前記導電層から分離された第一導電型のソース拡散領域が配置され、
前記副溝部の底面上には、上部が前記ベース拡散領域と接触し、下部が前記埋込領域と接触した第二導電型の活性溝充填領域が配置された半導体装置。 - 前記活性溝充填領域の上端は、前記導電層表面よりも高くされた請求項1記載の半導体装置。
- 前記ソース拡散領域表面に形成されたソース電極膜を有し、
前記ソース電極膜は前記活性溝充填領域の表面と接触された請求項1又は請求項2のいずれか1項記載の半導体装置。 - 前記活性溝充填領域の表面の前記ソース電極膜と接触する部分には、第二導電型の不純物層が拡散によって形成された請求項1乃至請求項3のいずれか1項記載の半導体装置。
- 前記ソース電極膜は前記ベース拡散領域に接触され、
前記活性溝充填領域は、前記ベース拡散領域に接触された請求項1乃至請求項4のいずれか1項記載の半導体装置。 - 前記活性溝を同心状に取り囲み、所定間隔で互いに離間された複数本のリング状のガード溝と、
前記ガード溝内に配置された第二導電型のガード溝充填領域とを有する請求項1乃至請求項5のいずれか1項記載の半導体装置。 - 前記処理基板の裏面には、前記導電層に電気的に接続されたドレイン電極膜が配置された請求項1乃至請求項6のいずれか1項記載の半導体装置。
- 前記処理基板の裏面には、前記導電層と接触してpn接合を形成する第二導電型のコレクタ層と、
前記コレクタ層と電気的に接続されたコレクタ電極膜が配置された請求項1乃至請求項6のいずれか1項記載の半導体装置。 - 前記処理基板の裏面には、前記導電層とショットキー接合を形成するショットキー電極膜が配置された請求項1乃至請求項6のいずれか1項記載の半導体装置。
- 第一導電型の導電層を有する処理基板と、
前記導電層の内部表面に形成された第二導電型のベース拡散領域と、
前記導電層の前記ベース拡散領域が配置された位置に形成され、底部が前記ベース拡散領域の底面よりも深くされた活性溝とを有し、
前記活性溝は、細長の主溝部と、前記主溝部の長手方向側面に接続された副溝部とを有し、
前記主溝部の底面上には、上部が前記ベース拡散領域よりも低い第2導電型の埋込領域が配置され、
前記活性溝の前記埋込領域よりも上の部分でゲート溝が構成され、
前記ゲート溝の側面にはゲート絶縁膜が配置され、
前記ゲート溝内には前記ゲート絶縁膜と接触し前記埋込領域とは電気的に絶縁された導電性のゲート電極プラグが配置され、
前記ベース拡散領域の内部表面の前記ゲート絶縁膜と接触する位置には、前記ベース拡散領域によって前記導電層から分離された第一導電型のソース拡散領域が配置され、
前記副溝部の底面上には、上部が前記ベース拡散領域と接触し、下部が前記埋込領域と接触した第二導電型の活性溝充填領域が配置された半導体装置を製造する半導体装置の製造方法であって、
前記活性溝は、前記ベース拡散領域を形成した後、上部側面に前記ベース拡散領域が露出し、下部側面に前記導電層が露出するように形成し、
前記活性溝内に第二導電型の半導体充填物を成長させた後、前記副溝部内の前記半導体充填物表面にマスク膜を配置した状態でエッチングし、前記主溝部内に位置する前記半導体充填物の上部を前記ベース拡散領域の底面よりも低い位置まで除去し、残された下部によって前記埋込領域を形成し、前記半導体充填物が除去された部分によって前記ゲート溝を構成させる半導体装置の製造方法。
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