KR101098208B1 - 반도체 장치, 반도체 장치의 제조 방법 - Google Patents

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마사토 미카와
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Abstract

고내압의 반도체 장치를 제공한다. 가늘고 긴 주홈부 (26) 와, 주홈부의 길이 방향 측면에 접속된 부홈부 (27) 로 활성홈 (22a) 을 구성하고, 주홈부 (26) 의 바닥면 상에, 제 2 도전형의 베이스 확산 영역 (32a) 의 바닥면보다도 높이가 낮은 제 2 도전형의 매립 영역 (24) 을 배치하고, 부홈부 (27) 내에 베이스 확산 영역 (32a) 과 접촉하는 제 2 도전형의 활성홈 충전 영역 (25) 을 배치한다. 매립 영역 (24) 은 활성홈 충전 영역 (25) 을 통하여 베이스 확산 영역 (32a) 과 접촉된다. 1 개의 활성홈 (22a) 내에서는, 매립 영역 (24) 보다도 위의 부분에서 1 개의 게이트홈 (83) 이 형성되기 때문에, 게이트 전극 플러그 (48) 가 분단되지 않고, 전극 패턴이 간단해진다.
반도체 장치

Description

반도체 장치, 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 장치에 관한 것으로, 특히, 홈 안에 반도체 충전물이 배치된 반도체 장치에 관한 것이다.
도 41 은 종래 기술의 트랜지스터 (102) 의 단면도를 나타내고 있다.
이 트랜지스터 (102) 는 트랜치형 파워 MOSFET 이고, n+ 형 불순물이 실리콘 단결정 안에 고농도로 도핑된 반도체 기판 (111) 과, 이 반도체 기판 (111) 상에 에피택셜 성장법에 따라 형성된 n- 형 실리콘 에피택셜층으로 이루어지는 드레인층 (112) 을 갖고 있다.
부호 110 은 반도체 기판 (111) 과 드레인층 (112) 을 갖는 처리 기판을 나타내고 있으며, 이 처리 기판 (110) 에 반도체 제조 프로세스가 실시된 결과, 드레인층 (112) 내부의 표면측에 p 형 보디층 (113) 이 형성되어 있고, 이 보디층 (113) 내부의 표면 근방에 p+ 형 오믹 확산 영역 (116) 과 n+ 형 소스 확산 영역 (130) 이 복수 형성되어 있다.
소스 확산 영역 (130) 사이의 위치에서는, 처리 기판 (110) 표면이 띠 형상 으로 에칭되어 세홈 (細溝; 120) 이 형성되어 있다.
세홈 (120) 의 내주면에는 게이트 절연막 (124) 이 형성되고 있으며, 그 세홈 (120) 의 내부에는, 그 게이트 절연막에 의해 처리 기판 (110) 과는 비접촉 상태에서, 폴리실리콘이 충전되고, 그 폴리실리콘에 의해 게이트 전극 플러그 (127) 가 형성되어 있다.
각 세홈 (120) 내의 게이트 전극 플러그 (127) 는, 금속 박막으로 이루어지는 도시하지 않은 게이트 전극막에 의해 서로 접속되어 있다.
소스 확산 영역 (130) 과 오믹 확산 영역 (116) 의 표면에는, 금속 박막으로 이루어지는 소스 전극막 (137) 이 형성되어 있다. 세홈 (120) 상에는 층간 절연막 (131) 이 형성되고 있으며, 이 층간 절연막 (131) 에 의해, 소스 전극막 (137) 과 게이트 전극 플러그 (127) 는 전기적으로 절연되어 있다.
처리 기판 (110) 의 이면, 즉 반도체 기판 (111) 의 표면에는 드레인 전극막 (139) 이 형성되어 있다.
소스 전극막 (137) 을 접지 전위에 접속시키고, 드레인 전극막 (139) 에 정전압을 인가한 상태에서, 게이트 전극막에 문턱값 전압 이상의 정전압을 인가하면, 게이트 절연막 (124) 과 보디층 (113) 의 계면에 n 형 반전층이 형성되고, 그 반전층에 의해, 소스 확산 영역 (130) 과 드레인층 (112) 이 접속되고 반전층을 통과하여, 드레인층 (112) 으로부터 소스 확산 영역 (130) 을 향해 전류가 흐른다. 이 상태는 트랜지스터 (102) 가 도통한 상태이고, 세홈 (120) 을 사용하지 않는 파워 MOSFET 에 존재하는 JFET 영역이 존재하지 않기 때문에, 통상의 파워 MOSFET 에 비해 도통 저항이 작게 되어 있다.
그리고, 도통한 상태로부터 게이트 전극막의 전위가 소스 전극막 (137) 과 동일한 전위로 바뀌면, 반전층은 소멸하여, 전류는 흐르지 않게 된다.
이 상태에서는, 보디층 (113) 과 드레인층 (112) 사이의 pn 접합은 역바이어스되어 있으며, 그 pn 접합의 애벌런취 내압이 트랜지스터 (102) 의 내압과 동일해져 있다.
일반적으로, pn 접합의 애벌런취 내압은, 역바이어스되었을 때의 공핍층의 형상에 따라 다르지만, 상기와 같은 트랜지스터 (102) 에서는, 드레인층 (112) 내에 확산되는 공핍층 내의 전계 강도가 불균일하기 때문에, 전계 강도가 강해지는 부분에서 애벌런취 내압이 결정되어, 내압이 낮아져 버린다.
그래서, 도 42 와 같은 구조의 반도체 장치 (103) 가 제안되고 있으며, 세홈 (120) 의 하측에 드레인층 (112) 과는 다른 도전형의 매립 영역 (122) 을 형성하여, 드레인층 (112) 내에 확산되는 공핍층의 전계 강도를 완화시키는 시도가 이루어지고 있다.
매립 영역 (122) 은 일단 세홈 (120) 을 깊게 굴삭하여, 세홈 (120) 내부의 바닥부와 측벽에 충전물을 성장시킴으로써 형성하고 있으며, 충전물로는 반도체 단결정이나 반도체 다결정을 사용할 수 있다.
그러나, 매립 영역 (122) 이 부유 전위인 경우에는 내압이 안정되지 않는다. 시뮬레이션에 의해 내압을 구한 결과, 매립 영역 (122) 을 소스 전극막 (137) 과 단락시키면 내압이 높아진다는 것을 알았기 때문에, 그를 위한 구체적인 구조가 요 구되고 있다.
특허 문헌 : 일본 공개특허공보 2003-069017호
발명의 개시
발명이 해결하고자 하는 과제
본 발명은 상기 종래 기술의 문제점을 해결하기 위해 실시된 것으로서, 그 목적은 고내압의 반도체 장치를 제공하는 것에 있다.
과제를 해결하기 위한 수단
상기 과제를 해결하기 위해, 제 1 항에 기재된 발명은, 제 1 도전형의 도전층을 갖는 처리 기판과, 상기 도전층의 내부 표면에 형성된 제 2 도전형의 베이스 확산 영역과, 상기 도전층의 상기 베이스 확산 영역이 배치된 위치에 형성되고, 바닥부가 상기 베이스 확산 영역의 바닥면보다도 깊게 된 활성홈을 갖고, 상기 활성홈은 상기 베이스 확산 영역의 일 측에서 타 측으로 연장되고 서로 이격되어 배치되는 복수개의 주홈부와, 상기 주홈부의 길이 방향 측면에 접속된 부홈부를 갖고, 상기 주홈부의 바닥면 상에는, 상부가 상기 베이스 확산 영역보다도 낮은 제 2 도전형의 매립 영역이 배치되고, 상기 주홈부의 상기 매립 영역보다도 위의 부분에서 게이트홈이 구성되고, 상기 게이트홈의 측면에는 게이트 절연막이 배치되고, 상기 게이트홈 안에는 상기 게이트 절연막과 접촉하고 상기 매립 영역과는 전기적으로 절연된 도전성의 게이트 전극 플러그가 배치되고, 상기 베이스 확산 영역의 내부 표면의 상기 게이트 절연막과 접촉하는 위치에는, 상기 베이스 확산 영역에 의해 상기 도전층으로부터 분리된 제 1 도전형의 소스 확산 영역이 배치되고, 상기 부홈부의 바닥면 상에는, 상부가 상기 베이스 확산 영역과 접촉하고, 하부가 상기 매립 영역과 접촉된 제 2 도전형의 활성홈 충전 영역이 배치되고, 상기 소스 확산 영역 표면에 형성된 소스 전극막을 갖고, 상기 소스 전극막은 상기 활성홈 충전 영역의 표면과 접촉된 반도체 장치이다.
제 2 항에 기재된 발명은, 제 1 항에 기재된 반도체 장치로서, 상기 활성홈 충전 영역의 상단은, 상기 도전층 표면보다도 높게 된 반도체 장치이다.
삭제
제 3 항에 기재된 발명은, 제 1 항에 기재된 반도체 장치로서, 상기 활성홈 충전 영역의 표면의 상기 소스 전극막과 접촉하는 부분에는, 제 2 도전형의 불순물층이 확산에 의해 형성된 반도체 장치이다.
제 4 항에 기재된 발명은, 제 1 항에 기재된 반도체 장치로서, 상기 소스 전극막은 상기 베이스 확산 영역에 접촉되고, 상기 활성홈 충전 영역은 상기 베이스 확산 영역에 접촉된 반도체 장치이다.
제 5 항에 기재된 발명은, 제 1 항에 기재된 반도체 장치로서, 상기 활성홈을 동심 형상으로 둘러싸고, 소정 간격으로 서로 이간된 복수개의 링 형상의 가이드홈과, 상기 가이드홈 안에 배치된 제 2 도전형의 가이드홈 충전 영역을 갖는 반도체 장치이다.
제 6 항에 기재된 발명은, 제 1 항에 기재된 반도체 장치로서, 상기 처리 기판의 이면에는, 상기 도전층에 전기적으로 접속된 드레인 전극막이 배치된 반도체 장치이다.
제 7 항에 기재된 발명은, 제 1 항에 기재된 반도체 장치로서, 상기 처리 기판의 이면에는, 상기 도전층과 접촉하여 pn 접합을 형성하는 제 2 도전형의 컬렉터층과, 상기 컬렉터층과 전기적으로 접속된 컬렉터 전극막이 배치된 반도체 장치이다.
제 8 항에 기재된 발명은, 제 1 항에 기재된 반도체 장치로서, 상기 처리 기판의 이면에는, 상기 도전층과 쇼트키 접합을 형성하는 쇼트키 전극막이 배치된 반도체 장치이다.
제 9 항에 기재된 발명은, 제 1 도전형의 도전층을 갖는 처리 기판과, 상기 도전층의 내부 표면에 형성된 제 2 도전형의 베이스 확산 영역과, 상기 도전층의 상기 베이스 확산 영역이 배치된 위치에 형성되고, 바닥부가 상기 베이스 확산 영역의 바닥면보다도 깊게 된 활성홈을 갖고, 상기 활성홈은 상기 베이스 확산 영역의 일 측에서 타 측으로 연장되고 서로 이격되어 배치되는 복수개의 주홈부와, 상기 주홈부의 길이 방향 측면에 접속된 부홈부를 갖고, 상기 주홈부의 바닥면 상에는, 상부가 상기 베이스 확산 영역보다도 낮은 제 2 도전형의 매립 영역이 배치되고, 상기 활성홈의 상기 매립 영역보다도 위의 부분에서 게이트홈이 구성되고, 상기 게이트홈의 측면에는 게이트 절연막이 배치되고, 상기 게이트홈 안에는 상기 게이트 절연막과 접촉하고 상기 매립 영역과는 전기적으로 절연된 도전성의 게이트 전극 플러그가 배치되고, 상기 베이스 확산 영역의 내부 표면의 상기 게이트 절연막과 접촉하는 위치에는, 상기 베이스 확산 영역에 의해 상기 도전층으로부터 분리된 제 1 도전형의 소스 확산 영역이 배치되고, 상기 부홈부의 바닥면 상에는, 상부가 상기 베이스 확산 영역과 접촉하고, 하부가 상기 매립 영역과 접촉된 제 2 도전형의 활성홈 충전 영역이 배치된 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서, 상기 활성홈은 상기 베이스 확산 영역을 형성한 후, 상부 측면으로 상기 베이스 확산 영역이 노출되고, 하부 측면으로 상기 도전층이 노출되도록 형성하고, 상기 활성홈 안에 제 2 도전형의 반도체 충전물을 성장시킨 후, 상기 부홈부 내의 상기 반도체 충전물 표면에 마스크막을 배치한 상태에서 에칭하고, 상기 주홈부 내에 위치하는 상기 반도체 충전물의 상부를 상기 베이스 확산 영역의 바닥면보다도 낮은 위치까지 제거하고, 남겨진 하부에 의해 상기 매립 영역을 형성하고, 상기 반도체 충전물이 제거된 부분에 의해 상기 게이트홈을 구성하는 반도체 장치의 제조 방법이다.
발명의 효과
고내압의 반도체 장치를 얻을 수 있다.
게이트 전극막의 배치가 간단해지기 때문에, 기생 용량이나 저항값이 작아진다.
도 1 은 본 발명의 일례의 반도체 장치의 확산 구조를 나타내는 평면도이며, 도 26 의 G-G 선 절단면도이다.
도 2(a) 내지 도 2(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (1)
도 3(a) 내지 도 3(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (2)
도 4(a) 내지 도 4(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (3)
도 5(a) 내지 도 5(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (4)
도 6(a) 내지 도 6(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (5)
도 7(a) 내지 도 7(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (6)
도 8(a) 내지 도 8(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (7)
도 9(a) 내지 도 9(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (8)
도 10(a) 내지 도 10(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (9)
도 11(a) 내지 도 11(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (10)
도 12(a) 내지 도 12(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (11)
도 13(a) 내지 도 13(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (12)
도 14(a) 내지 도 14(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (13)
도 15(a) 내지 도 15(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (14)
도 16(a) 내지 도 16(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (15)
도 17(a) 내지 도 17(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (16)
도 18(a) 내지 도 18(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (17)
도 19(a) 내지 도 19(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (18)
도 20(a) 내지 도 20(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (19)
도 21(a) 내지 도 21(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (20)
도 22(a) 내지 도 22(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (21)
도 23(a) 내지 도 23(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (22)
도 24(a) 내지 도 24(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (23)
도 25(a) 내지 도 25(c) : 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도 (24)
도 26(a) 내지 도 26(c) : 본 발명이 MOSFET 인 경우의 구조를 설명하기 위한 도면
도 27(a) 내지 도 27(c) : 본 발명이 pn 접합형 IGBT 인 경우의 구조를 설명하기 위한 단면도
도 28(a) 내지 도 28(c) : 본 발명이 쇼트키 접합형 IGBT 인 경우의 구조를 설명하기 위한 단면도
도 29 는 본 발명의 반도체 장치의 확산 구조를 나타내는 평면도이며, 도 4(a) 내지 도 4(c) 의 A-A 선 절단면도.
도 30 은 본 발명의 반도체 장치의 확산 구조를 나타내는 평면도이며, 도 6(a) 내지 도 6(c) 의 B-B 선 절단면도.
도 31 은 본 발명의 제 1 예의 반도체 장치의 확산 구조를 나타내는 평면도이며, 도 7(a) 내지 도 7(c) 의 C-C 선 절단면도.
도 32 는 본 발명의 반도체 장치의 확산 구조를 나타내는 평면도이며, 도 11(a) 내지 도 11(c) 의 D-D 선 절단면도.
도 33 은 본 발명의 반도체 장치의 확산 구조를 나타내는 평면도이며, 도 13(a) 내지 도 13(c) 의 E-E 선 절단면도.
도 34 는 본 발명의 반도체 장치의 확산 구조를 나타내는 평면도이며, 도 15(a) 내지 도 15(c) 의 F-F 선 절단면도.
도 35 는 인접하는 주홈부가 부홈부에서 접속된 본 발명의 반도체 장치의 평면도.
도 36(a) 내지 도 36(c) : 본 발명이 저저항 영역을 갖는 반도체 장치인 경우의 확산 구조를 설명하기 위한 단면도.
도 37(a) 내지 도 37(c) : 그 제조 공정을 설명하기 위한 단면도 (1)
도 38(a) 내지 도 38(c) : 그 제조 공정을 설명하기 위한 단면도 (2)
도 39(a) 내지 도 39(c) : 그 제조 공정을 설명하기 위한 단면도 (3)
도 40(a) 내지 도 40(c) : 그 제조 공정을 설명하기 위한 단면도 (4)
도 41 은 종래 기술의 MOSFET 의 확산 구조를 설명하기 위한 단면도.
도 42 는 종래 기술의 MOSFET 을 개량한 경우의 확산 구조를 설명하기 위한 단면도.
*부호의 설명*
1∼5……반도체 장치 10……처리 기판
11……반도체 단결정층 (드레인층) 11'……컬렉터층
12……도전층 22a……활성홈
22b1∼22b3……가이드홈 23a, 25……활성홈 충전 영역
23b1∼23b3……가이드홈 충전 영역 24……매립 영역
26……주홈부 27……부홈부
32a……베이스 확산 영역 43……필드 절연막
45……게이트 절연막 48……게이트 전극 플러그
58a……소스 전극막 58b……게이트 전극막
64……소스 확산 영역 71……드레인 전극막
71'……컬렉터 전극막 72……쇼트키 전극막
83……게이트홈
발명을 실시하기 위한 최선의 형태
본 발명의 실시예에 대하여 설명한다.
각 실시예에서는, p 형 또는 n 형 중 어느 일방을 제 1 도전형으로 하고, 타방을 제 2 도전형으로 한다. 따라서, 제 1 도전형이 n 형이면 제 2 도전형은 p 형이고, 반대로 제 1 도전형이 p 형이면 제 2 도전형은 n 형으로서, 본 발명에는 그 양방이 포함된다.
<구조의 설명>
도 1 의 부호 1 은, 본 발명의 제 1 실시예의 반도체 장치를 나타내고 있다. 이 도 1 은 반도체 장치 (1) 의 확산 구조를 설명하기 위한 평면도이다.
반도체 장치 (1) 의 중앙 부분인 활성 영역에는, 후술하는 베이스 확산 영역 (32a) 이나 소스 확산 영역 (64) 이 배치되고, 그 활성 영역의 주변의 영역으로서, 활성 영역을 둘러싸는 내압 영역에는, 후술하는 가이드홈 충전 영역 (23b1∼23b3) 이나 내주측 보조 확산 영역 (331∼333) 이나 외주측 보조 확산 영역 (341∼343) 이 배치되어 있다.
도 1 의 Wa-Wa 선과 Wb-Wb 선을 따른 활성 영역의 절단면도를 도 26(a), 도 26(b) 에 나타낸다. 또, 도 1 의 Wc-Wc 선에 따른 내압 영역의 절단면도를 도 26(c) 에 나타낸다. 도 1 은 도 26(a)∼도 26(c) 의 G-G 선 절단면도이다.
도 1 과 도 26(a)∼도 26(c) 를 참조하여, 이 반도체 장치 (1) 는, 반도체 단결정층 (11) 과 이 반도체 단결정층 (11) 과 접촉된 도전층 (12) 을 갖고 있다.
반도체 단결정층 (11) 은 제 1 도전형의 실리콘 단결정으로 구성되어 있으며, 도전층 (12) 은 이 반도체 단결정층 (11) 표면에 에피택셜법에 따라 성장된 제 1 도전형의 실리콘 에피택셜층으로 구성되어 있다. 반도체 단결정층 (11) 의 농도에 비해 도전층 (12) 은 저농도이며, 공핍층이 확산되기 쉽도록 되어 있다.
도전층 (12) 중, 활성 영역에 위치하는 부분의 내부 표면에는, 제 2 도전형의 베이스 확산 영역 (32a) 이 반도체 단결정층 (11) 에 도달하지 않는 깊이에 형성되어 있다.
여기에서 도 26(a)∼도 26(c) 의 부호 10 은, 프로세스 처리의 대상이 되는 처리 기판을 나타내고 있으며, 도전층 (12) 이나 베이스 확산 영역 (32a) 등의 확산층을 포함하고 있다.
도 1 에 나타내는 바와 같이, 베이스 확산 영역 (32a) 의 평면 형상은 네 모 퉁이가 둥글게 된 사각형이며, 그 가장자리보다도 내측의 영역에, 활성홈 (22a) 이 복수개 서로 등간격으로 평행하게 배치되어 있다.
각 활성홈 (22a) 은 폭이 좁고 가늘고 긴 주홈부 (26) 와, 주홈부 (26) 의 길이 방향 측면의 중앙 부분에 접속된 부홈부 (27) 로 구성되어 있다. 각 활성홈 (22a) 은 베이스 확산 영역 (32a) 의 가장자리보다도 내측에 배치되고 있어, 베이스 확산 영역 (32a) 으로부터 나오지 않도록 되어 있다.
도 26(a), 도 26(b) 에 나타내는 바와 같이, 각 활성홈 (22a) 중 주홈부 (26) 의 바닥면 상에는, 제 2 도전형의 반도체 단결정 (여기에서는 실리콘 단결정) 으로 이루어지는 제 2 도전형의 매립 영역 (24) 이 배치되어 있다. 매립 영역 (24) 의 높이는 베이스 확산 영역 (32a) 의 바닥면보다도 낮아, 매립 영역 (24) 은 베이스 확산 영역 (32a) 에 접촉하지 않도록 되어 있다.
주홈부 (26) 의 베이스 확산 영역 (32a) 보다도 위의 부분을 게이트홈 (83) 으로 하면, 게이트홈 (83) 의 측면에는 게이트 절연막 (45) 이 배치되고, 게이트 절연막 (45) 으로 둘러싸인 영역 내에는 게이트 전극 플러그 (48) 가 배치되어 있다. 게이트 전극 플러그 (48) 는 매립 영역 (24) 이나 베이스 확산 영역 (32a) 이나 소스 확산 영역 (64) 이나 도전층 (12) 이나 활성홈 충전 영역 (23a) 과는 절연되어 있다.
한편, 부홈부 (27) 의 바닥면 상에는, 매립 영역과 동일한 재료로 이루어지는 제 2 도전형의 활성홈 충전 영역 (25) 이 형성되어 있다. 이 활성홈 충전 영역 (25) 의 상부는, 적어도 베이스 확산 영역 (32a) 의 바닥면보다도 높아, 베이 스 확산 영역 (32a) 과 접촉하도록 되어 있다. 여기에서는 활성홈 충전 영역 (25) 의 상단은 도전층 (12) 의 표면, 즉 베이스 확산 영역 (32a) 의 표면보다도 높게 되어 있다.
각 활성홈 (22a) 의 주홈부 (26) 의 길이 방향의 측면을 따른 위치에는, 제 1 도전형의 가늘고 긴 소스 확산 영역 (64) 이 배치되어 있다. 소스 확산 영역 (64) 은 게이트 절연막 (45) 과 접촉하고 있다. 소스 확산 영역 (64) 의 깊이는 베이스 확산 영역 (32a) 보다도 얕게 되어 있으며, 또 횡방향은 베이스 확산 영역 (32a) 의 외주로부터 나오지 않도록 되어 있어, 따라서, 소스 확산 영역 (64) 은 도전층 (12) 으로부터 전기적으로 분리되어 있다.
인접하는 소스 확산 영역 (64) 사이의 위치에는, 제 2 도전형의 오믹 확산 영역 (63) 이 배치되어 있다.
이 오믹 확산 영역 (63) 의 표면 농도는, 베이스 확산 영역 (32a) 의 표면 농도보다도 고농도이며, 알루미늄 등의 금속과 오믹 접촉하도록 구성되어 있다.
한편, 내압 영역에는 복수개 (여기에서는 3 개) 의 사각 링 형상의 가이드홈 (22b1∼22b3) 이 동심 형상으로 형성되고 있으며, 베이스 확산 영역 (32a) 은 최내주의 가이드홈 (22b1) 보다도 내측에 배치되어 있다. 따라서, 베이스 확산 영역 (32a) 은 가이드홈 (22b1∼22b3) 에 의해 동심 형상으로 둘러싸여 있다.
가이드홈 (22b1∼22b3) 은 바닥면이 도전층 (12) 의 내부에 위치하는 깊이이고, 상부의 개구는 도전층 (12) 표면의 필드 절연막 (43) 에 위치하고 있다.
각 가이드홈 (22b1∼22b3) 의 바닥면 상에는, 매립 영역 (24) 이나 활성홈 충전 영역 (25) 과 동일한 재료로 이루어지는 제 2 도전형의 가이드홈 충전 영역 (23b1∼23b3) 이 배치되어 있다.
도전층 (12) 내부의 표면 부근으로서, 각 가이드홈 충전 영역 (23b1∼23b3) 의 내주측과 외주측에는, 가이드 충전 영역 (23b1∼23b3) 의 전주(全周)와 접촉하여 제 2 도전형의 내주측 보조 확산 영역 (331∼333) 과 외주측 보조 확산 영역 (341∼343) 이 각각 배치되어 있다. 내주측 및 외주측의 각 보조 확산 영역 (331∼333, 341∼343) 은 네 모퉁이 부분이 둥글게 된 사각 링 형상이다.
내주측 보조 확산 영역 (331∼333) 과 외주측 보조 확산 영역 (341∼343) 은 어느 1 개의 가이드홈 충전 영역 (23b1∼23b3) 에 접촉하고, 또한 내주측 보조 확산 영역 (331∼333) 과 외주측 보조 확산 영역 (341∼343) 과는 접촉하지 않도록 되어 있어, 따라서, 가이드홈 충전 영역 (23b1∼23b3) 끼리는 서로 전기적으로 분리되어 있다.
각 보조 확산 영역 (331∼333, 341∼343) 은 베이스 확산 영역 (32a) 과 함께 형성되기 때문에, 베이스 확산 영역 (32a) 과 동일한 깊이이다.
가이드홈 충전 영역 (23b1∼23b3) 의 형상은 가이드홈 (22b1∼22b3) 의 형상과 동일하고, 가이드홈 충전 영역 (23b1∼23b3) 도 가이드홈 (22b1∼22b3) 도, 네 모퉁이 부분이 각각 직각 (90deg) 으로 교차하고 있다.
가이드홈 충전 영역 (23b1∼23b3) 의 상부에는, 외주측 및 내주측 보조 확산 영역 (331∼333, 341∼343) 이 배치되어 있기 때문에, 가이드홈 충전 영역 (23b1∼23b3) 중 적어도 네 모퉁이의 상부는, 도전층 (12) 과 pn 접합을 형성하지 않고, 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343) 과 도전층 (12) 이 pn 접합을 형성한다.
외주측 보조 확산 영역 (341∼343) 의 모퉁이 부분은, 반경 0.7㎛ 이상의 1/4 원으로 형성되어 있으며, 따라서, 가이드홈 충전 영역 (23b1∼23b3) 의 상부의 pn 접합은, 실린드리컬(cylindrical) 접합보다도 플래너(planer) 접합에 가깝게 되어 있다.
최내주의 가이드홈 충전 영역 (23b1) 에 접속된 내주측 보조 확산 영역 (331) 은, 베이스 확산 영역 (32a) 으로부터 일정 거리만큼 이간되어 있으며, 따라서, 최내주의 가이드홈 충전 영역 (23b1) 은 베이스 확산 영역 (32a) 으로부터 전기적으로 분리되어 있다.
베이스 확산 영역 (32a) 과 소스 확산 영역 (64) 이나 도전층 (12) 은 외부 단자에 접속되어 있는데 반해, 가이드홈 충전 영역 (23b1∼23b3) 이나 내주측 및 외 주측 보조 확산 영역 (331∼333, 341∼343) 은 외부 단자에 접속되어 있지 않아, 베이스 확산 영역 (32a) 이나 도전층 (12) 에 전압이 인가되어도, 각 가이드홈 충전 영역 (23b1∼23b3) 과 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343) 은 부유 전위에 놓여진다.
또한, 최내주의 가이드홈 충전 영역 (23b1) 은 베이스 확산 영역 (32a) 에 접속되어 있어도 된다. 이 경우에는, 최내주의 가이드홈 충전 영역 (23b1) 은 베이스 확산 영역 (32a) 과 동일한 전위가 되고, 다른 가이드홈 충전 영역 (23b2, 23b3) 이 부유 전위에 놓여진다.
반도체 단결정층 (11) 및 도전층 (12) 이 실리콘 단결정으로 구성되어 있는 경우, 반도체 단결정층 (11) 과 도전층 (12) 표면의 면방위는 {100} 으로 되어 있다. 본 명세서에서는, {100} 은 하기 면방위 모두를 포함하는 것으로 한다.
(수 1)
Figure 112006071415952-pct00001
각 가이드홈 (22b1∼22b3) 의 평면 형상은 정방형 또는 직사각형의 사각 링 형상이며, 가이드홈 (22b1∼22b3) 끼리의 인접하는 2 변은 평행하게 배치되어 있다.
그리고, 각 가이드홈 (22b1∼22b3) 의 변의 방향은 도전층 (12) 의 면방위에 대해 위치맞춤이 되어 있으며, 각 가이드홈 (22b1∼22b3) 의 링 내주측 측면이나 외 주측 측면에는 도전층 (12) 의 {100} 면이 노출하도록 되어 있다.
또, 각 활성홈 (22a) 은 가늘고 긴 직사각형 형상이며, 서로 평행하고, 또한, 길이 방향이 가이드홈 (22b1∼22b3) 의 평행한 2 변에 대해 평행하게 배치되고, 각 활성홈 (22a) 의 4 측면에도 도전층 (12) 의 {100} 면이 노출되어 있다.
가이드홈 (22b1∼22b3) 이나 활성홈 (22a) 의 바닥면은 도전층 (12) 의 표면과 평행하기 때문에 {100} 면이다.
이와 같이, 가이드홈 (22b1∼22b3) 이나 활성홈 (22a) 내에 노출되는 도전층 (12) 의 표면의 면방위는 모두 동일하게 {100} 면이기 때문에, 활성홈 (22a) 과 가이드홈 (22b) 의 내부에 실리콘 단결정을 성장시키는 경우, 그 실리콘 단결정은 균일하게 성장한다.
활성홈 충전 영역 (23a) 과 가이드홈 충전 영역 (23b) 과 매립 영역 (24) 은, 활성홈 (22a) 과 가이드홈 (22b1∼22b3) 내에 에피택셜 성장된 실리콘 단결정으로 각각 구성되어 있다. 따라서, 균일하게 성장된 경우에는 내부에 보이드는 생기지 않는다.
<제조 공정의 설명>
상기와 같은 반도체 장치 (1) 의 제조 공정을 설명한다.
도 2∼도 26 의 (a) 는 활성홈 (22a) 의 주홈부 (26) 를 횡단하는 절단면도이고, (b) 는 부홈부 (27) 를 횡단하는 절단면도, (c) 는 가이드홈 (22b1∼22b3) 을 횡단하는 절단면도이다.
도 2(a)∼도 2(c) 를 참조하여, 부호 10 은 처리 기판을 나타내고 있다. 이 처리 기판 (10) 은 상기 기술한 바와 같이, 제 1 도전형의 실리콘 단결정으로 이루어지는 반도체 단결정층 (11) 과, 이 반도체 단결정층 (11) 상에 실리콘의 에피택셜 성장에 의해 형성된 제 1 도전형의 도전층 (12) 을 갖고 있다.
처리 기판 (10) 은 직경 수 인치∼수십 인치의 웨이퍼이며, 한 장의 웨이퍼 안에는 동일한 패턴이 복수개 형성되고, 각 패턴이 하기의 공정을 거쳐 각각 1 개의 반도체 장치 (1) 가 된다. 하기는 1 개의 반도체 장치 (1) 에 주목하여 그 제조 공정을 설명한다.
우선, 열산화 처리에 의해 형성된 실리콘 산화막으로 이루어지는 제 1 절연막이 도전층 (12) 상에 배치되고, 이 제 1 절연막이 패터닝되어, 제 1 마스크층 (41) 이 형성된다. 이 제 1 마스크층 (41) 은 정방형 또는 직사각형의 베이스 확산용 개구 (80a) 와, 복수개 (여기에서는 3 개) 의 사각 링 형상의 보조 확산용 개구 (80b1∼80b3) 를 갖고 있다.
베이스 확산용 개구 (80a) 는 중앙 위치에 배치되고 있으며, 보조 확산용 개구 (80b1∼80b3) 는 베이스 확산용 개구 (80a) 를 동심 형상으로 둘러싸도록, 베이스 확산용 개구 (80a) 주위에 배치되어 있다. 베이스 확산용 개구 (80a) 와 보조 확산용 개구 (80b1∼80b3) 의 바닥면에는 도전층 (12) 의 표면이 노출되어 있다.
베이스 확산용 개구 (80a) 의 네 모퉁이와 보조 확산용 개구 (80b1∼80b3) 의 내주측 4 모퉁이 및 외주측 네 모퉁이는 직각이 아니고, 반경 0.7㎛ 이상의 1/4 원처럼 둥글게 되어 있다.
다음으로, 처리 기판 (10) 의 도전층 (12) 측의 표면에 제 2 도전형의 불순물을 조사하면, 제 1 마스크층 (41) 이 차폐물 (마스크) 이 되어, 도 3(a)∼도 3(c) 에 나타내는 바와 같이, 각 개구 (80a, 80b1∼80b3) 바닥면의 도전층 (12) 의 내부 표면에 제 2 도전형의 고농도 불순물층 (31a, 31b1∼31b3) 이 각각 형성된다.
다음으로, 열처리에 의해 고농도 불순물층 (31a, 31b1∼31b3) (에 함유되는 제 2 도전형의 불순물) 을 확산시키면, 도 4(a)∼도 4(c) 에 나타내는 바와 같이, 베이스 확산용 개구 (80a) 의 바닥면에 베이스 확산 영역 (32a) 이 형성되고, 보조 확산용 개구 (80b1∼80b3) 바닥면에 보조 확산 영역 (32b1∼32b3) 이 각각 형성된다. 베이스 확산 영역 (32a) 과 보조 확산 영역 (32b1∼32b3) 은 제 2 도전형이다.
베이스 확산 영역 (32a) 이나 보조 확산 영역 (32b1∼32b3) 을 형성할 때에는, 그 열처리에 의해 도전층 (12) 의 표면에 열산화물 박막이 형성된다.
도 4(a)∼도 4(c) 의 부호 43 은, 그 열산화물 박막과 상기 제 1 마스크층 (41) 이 일체가 된 필드 절연막을 나타내고 있다.
도 29 는 도 4(a)∼도 4(c) 의 A-A 선 절단면도이다. 베이스 확산 영역 (32a) 의 네 모퉁이나 보조 확산 영역 (32b1∼32b3) 의 외주 및 내주의 네 모퉁이는, 베이스 확산용 개구 (80a) 나 보조 확산용 개구 (80b1∼80b3) 의 형상을 반영하 여, 반경 0.7㎛ 이상의 1/4 원으로 형성된다.
도 4(a)∼도 4(c) 는 각각 도 29 의 Pa-Pa 선, Pb-Pb 선, Pc-Pc 선 절단면도에 상당한다.
다음으로, 필드 절연막 (43) 을 패터닝하여, 도 5(a)∼도 5(c) 에 나타내는 바와 같이, 베이스 확산 영역 (32a) 상에 활성홈용 창개부 (81a) 를 복수개 형성하고, 또 각 보조 확산 영역 (32b1∼32b3) 의 폭방향 중앙 위치에 가이드홈용 창개부 (81b1∼81b3) 를 1 개씩 형성한다. 가이드홈용 창개부 (81b1∼81b3) 는 링 형상이 된다.
활성홈용 창개부 (81a) 는 가늘고 긴 직사각형 부분과, 그 길이 방향의 대략 중앙에 위치하고, 가늘고 긴 직사각형 부분에 접속된 사각형 부분으로 구성되어 있다. 각 활성홈용 창개부 (81a) 는 베이스 확산 영역 (32a) 의 가장자리보다도 내측에 배치되어 있다. 따라서, 각 활성홈용 창개부 (81a) 의 바닥면에는, 베이스 확산 영역 (32a) 의 표면이 노출되고 있으며, 도전층 (12) 의 표면은 노출되어 있지 않다.
활성홈용 창개부 (81a) 는 길이 방향이 서로 평행이 되어, 베이스 확산 영역 (32a) 의 가장자리에 대해 평행하거나, 또는 직각으로 배치되어 있다.
가이드홈용 창개부 (81b1∼81b3) 의 링은 사각 형상이며, 링을 구성하는 4 변이 서로 수직으로 교차하고, 네 모퉁이는 둥글지 않다. 가이드홈용 창개부 (81b1∼81b3) 의 폭은 보조 확산 영역 (32b1∼32b3) 의 폭보다도 좁고, 보조 확산 영 역 (32b1∼32b3) 의 폭방향 중앙에 위치하고 있으며, 가이드홈용 창개부 (81b1∼81b3) 의 바닥면에는, 각 보조 확산 영역 (32b1∼32b3) 의 표면이 노출되어 있다.
각 보조 확산 영역 (32b1∼32b3) 은 가이드홈용 창개부 (81b1∼81b3) 의 양측으로 나와 있으며, 가이드홈용 창개부 (81b1∼81b3) 의 바닥면에는 도전층 (12) 의 표면은 노출되어 있지 않다.
다음으로, 필드 절연막 (43) 을 마스크로 하여 드라이 에칭법에 의해, 활성홈용 창개부 (81a) 와 가이드홈용 창개부 (81b1∼81b3) 의 바닥면에 노출되는 처리 기판 (10) 을 구성하는 반도체 재료를 에칭하면, 도 6(a)∼도 6(c) 에 나타내는 바와 같이, 활성홈 (22a) 과 가이드홈 (22b1∼22b3) 이 각각 형성된다.
활성홈 (22a) 과 가이드홈 (22b1∼22b3) 은 동일한 깊이이고, 에칭 시간을 조절함으로써, 이들 바닥면은 베이스 확산 영역 (32a) 이나 보조 확산 영역 (32b1∼32b3) 의 바닥부와 반도체 단결정층 (11) 의 표면 사이에 배치된다.
활성홈 (22a) 과 가이드홈 (22b1) 의 단면 형상은, 깊이가 폭보다도 큰 가늘고 긴 직사각형 형상이다.
활성홈용 창개부 (81a) 는 활성홈 (22a) 의 상부를 구성하고 있으며, 활성홈 (22a) 의 하부는 처리 기판 (10) 에 형성된 홈으로 구성되어 있다. 동일하게, 가이드홈 (22b1∼22b3) 의 상부는, 가이드홈용 창개부 (81b1∼81b3) 로 구성되어 있 으며, 하부는 처리 기판 (10) 에 형성된 홈으로 구성되어 있다.
따라서, 활성홈 (22a) 과 가이드홈 (22b1∼22b3) 상부의 내주에는, 필드 절연막 (43) 이 노출되고 있으며, 각 홈의 바닥부는 도전층 (12) 내에 위치하고 있기 때문에, 하단부의 내주에는 도전층 (12) 이 노출되어 있다. 그 사이의 내주에는, 베이스 확산 영역 (32a) 이나 보조 확산 영역 (32b1∼32b3) 이 노출되어 있다.
가이드홈 (22b1∼22b3) 의 깊이는 보조 확산 영역 (32b1∼32b3) 보다도 깊기 때문에, 보조 확산 영역 (32b1∼32b3) 은, 가이드홈 (22b1∼22b3) 에 의해 내주측 보조 확산 영역 (331∼333) 과 외주측 보조 확산 영역 (341∼343) 으로 각각 분리된다.
활성홈 (22a) 은 베이스 확산 영역 (32a) 의 가장자리보다도 내측에 위치하고 있으며, 베이스 확산 영역 (32a) 은 활성홈 (22a) 에 의해 분리되어 있지 않다.
도 30 은 도 6(a)∼도 6(c) 의 B-B 선 절단면도이다. 반대로, 도 6(a)∼도 6(c) 는 도 30 의 Qa-Qa 선, Qb-Qb 선, Qc-Qc 선 절단면도에 상당한다.
활성홈 (22a) 의 평면 형상은 활성홈용 창개부 (81a) 의 평면 형상이 반영되어, 가늘고 긴 직사각형 주홈부 (26) 와, 그 길이 방향의 중앙 부분의 양측에 접속된 부홈부 (27) 로 구성되어 있다. 주홈부 (26) 와 부홈부 (27) 의 내부는 연결되어 있다.
가이드홈 (22b1∼22b3) 의 평면 형상은, 가이드홈용 창개부 (81b1∼81b3) 의 평면 형상이 반영되어, 내주측과 외주측의 네 모퉁이가 양방 모두 직각인 사각 링 형상으로 되어 있다.
활성홈 (22a) 은 서로 평행하게 되어 있으며, 가이드홈 (22b1∼22b3) 의 2 변에 대해 평행하게 되어 있다.
주홈부 (26) 의 폭과 가이드홈 (22b1∼22b3) 의 폭은 동일하게 되어 있으며, 인접하는 주홈부 (26) 간의 거리와, 인접하는 가이드홈 (22b1∼22b3) 간의 거리와, 최내주의 가이드홈 (22b1) 과 그것에 인접하는 주홈부 (26) 의 장변의 거리는 동일하게 되어 있다.
활성홈 (22a) 의 양단과 최내주의 가이드홈 (22b1) 사이의 거리는, 최내주의 가이드홈 (22b1) 과 인접하는 주홈부 (26) 의 장변 사이의 거리의 절반으로 되어 있다.
활성홈 (22a) 의 주홈부 (26) 가 연장되는 방향과 가이드홈 (22b1∼22b3) 의 4 변의 방향은 도전층 (12) 의 결정 방향에 대해 위치맞춤되어 있으며, {100} 방향으로 연장되도록 되어 있다.
각 홈 (22a, 22b1∼22b3) 의 단면 형상은 직사각형이며, 각 홈 (22a, 22b1∼22b3) 의 측면은 도전층 (12) 의 표면에 대해 수직이기 때문에, 각 홈 (22a, 22b1∼22b3) 의 측면에는 {100} 면이 노출되어 있다. 또, 각 홈 (22a, 22b1∼22b3) 의 바닥면은 도전층 (12) 의 표면에 대해 평행하기 때문에, 바닥면에도 {100} 면이 노 출되어 있다.
도 6(a)∼도 6(c) 의 상태에서는, 각 홈 (22a, 22b1∼22b3) 내에 처리 기판 (10) 을 구성하는 반도체 단결정이 노출되고, 처리 기판 (10) 의 표면은 필드 절연막 (43) 에 의해 덮여 있다.
다음으로, 에피택셜 성장법에 의해, 각 홈 (22a, 22b1∼22b3) 내의 바닥면 및 측면에 노출되는 반도체 단결정의 표면에, 제 2 도전형의 불순물이 첨가된 반도체 단결정을 성장시키면, 각 홈 (22a, 22b1∼22b3) 의 내부는, 성장된 제 2 도전형의 반도체 단결정에 의해 충전된다.
도 7(a)∼도 7(c) 의 부호 23a 는, 활성홈 (22a) 내에서 성장한 반도체 단결정으로 이루어지는 활성홈 충전 영역을 나타내고 있으며, 부호 23b1∼23b3 는 가이드홈 (22b1∼22b3) 내에서 성장한 반도체 단결정으로 이루어지는 가이드홈 충전 영역을 나타내고 있다. 여기에서는, 반도체 단결정으로서 실리콘 단결정이 사용되고 있다.
도 31 은 도 7(a)∼도 7(c) 의 C-C 선 절단면도이다. 반대로, 도 7(a)∼도 7(c) 는, 도 31 의 Ra-Ra 선, Rb-Rb 선, Rc-Rc 선 절단면도에 상당한다.
반도체 단결정의 성장 직후의 상태에서는, 각 충전 영역 (23a, 23b1∼23b3) 의 상단부는, 마스크로서 사용된 필드 절연막 (43) 의 표면보다도 부풀어 올라와 있으며, 그 부풀어 올라온 부분을 에칭에 의해 제거하여, 도 8(a)∼도 8(c) 에 나 타내는 바와 같이, 각 충전 영역 (23a, 23b1∼23b3) 의 높이를 필드 절연막 (43) 의 높이와 대략 일치시킨다. 각 충전 영역 (23a, 23b1∼23b3) 의 상부를 필드 절연막 (43) 의 표면보다도 조금 하방에 위치시켜도 된다.
다음으로, 도 9(a)∼도 9(c) 에 나타내는 바와 같이, 각 충전 영역 (23a, 23b1∼23b3) 의 상부나 필드 절연막 (43) 의 표면에, CVD 법 등에 의해, 실리콘 산화막 등의 절연막으로 이루어지는 제 2 마스크층 (44) 을 형성하고, 도 10(a)∼도 10(c) 에 나타내는 바와 같이, 제 2 마스크층 (44) 을 패터닝하여, 주홈부 (26) 상의 위치에 개구 (82) 를 형성하고, 그 개구 (82) 의 바닥면에, 주홈부 (26) 내의 활성홈 충전 영역 (23a) 의 표면을 노출시킨다. 부홈부 (27) 내의 활성홈 충전 영역 (23a) 의 표면과, 가이드홈 (22b1∼22b3) 내의 가이드홈 충전 영역 (23b1∼23b3) 의 표면은 제 2 마스크층 (44) 으로 덮어 둔다.
그 상태에서, 제 2 마스크층 (44) 을 마스크로 하고, 개구 (82) 의 바닥면의 활성홈 충전 영역 (23a) 의 상부를 에칭하면, 도 11(a), 도 11(b) 에 나타내는 바와 같이, 주홈부 (26) 의 바닥면 상에 활성홈 충전 영역 (23a) 의 하부로 이루어지는 매립 영역 (24) 이 형성된다. 부호 83 은, 활성홈 충전 영역 (23a) 이 제거된 부분에 의해 형성된 게이트홈을 나타내고 있다.
활성홈 충전 영역 (23a) 의 제 2 마스크층 (44) 으로 보호된 부분은 에칭되지 않기 때문에, 부홈부 (27) 내에는 활성홈 충전 영역 (25) 이 남는다. 도 11(b) 의 부호 25 는 부홈부 (27) 내의 활성홈 충전 영역을 나타내고 있다.
또, 동 도면 (c) 에 나타내는 바와 같이, 가이드홈 충전 영역 (23b1∼23b3) 도 에칭되지 않고 남는다.
매립 영역 (24) 은 활성홈 충전 영역 (25) 에 접촉하고 있으며, 활성홈 충전 영역 (25) 은 베이스 확산 영역 (32a) 에 접촉하고 있다. 따라서, 매립 영역 (24) 은, 활성홈 충전 영역 (25) 에 의해 베이스 확산 영역 (32a) 에 전기적으로 접속되어 있다.
활성홈 충전 영역 (25) 의 상단부의 표면이나 가이드홈 충전 영역 (23b1∼23b3) 의 상단부의 표면은, 필드 절연막 (43) 의 표면과 대략 동일한 높이에 위치하고 있으며, 따라서, 적어도 도전층 (12) 의 표면보다도 높게 되어 있다.
도 32 는 도 11(a)∼도 11(c) 의 D-D 선 절단면도이며, 반대로, 도 11(a)∼도 11(c) 는 각각 도 32 의 Sa-Sa 선, Sb-Sb 선, Sc-Sc 선 절단면도이다.
제 2 마스크층 (44) 의 개구 (82) 의 폭은 주홈부 (26) 의 폭보다도 넓게 되어 있으며, 주홈부 (26) 의 양측에는 필드 절연막 (43) 이 약간 노출되어 있다. 개구 (82) 의 폭은 일정하고, 부홈부 (27) 상에서는 주홈부 (26) 의 폭보다도 폭이 넓게 되고, 개구 (82) 의 바닥면에는 활성홈 충전 영역 (23a) 의 표면만이 노출되어 있다.
활성홈 충전 영역 (23a) 을 에칭할 때에 필드 절연막 (43) 은 에칭되지 않기 때문에, 게이트홈 (83) 의 폭은, 부홈부 (27) 에서는 폭이 넓은 개구 (82) 의 폭이 되고, 주홈부 (26) 에서는 주홈부 (26) 의 폭이 된다. 따라서, 게이트홈 (83) 의 폭은 부홈부 (27) 의 부분에서 폭이 넓게 되어 있다.
다음으로, 제 2 마스크층 (44) 을 에칭에 의해 전부 제거한 후, 필드 절연막 (43) 을 부분적으로 에칭하고, 도 12(a)∼도 12(c) 에 나타내는 바와 같이, 활성홈 충전 영역 (25) 과 가이드홈 충전 영역 (23b1∼23b3) 의 표면이나, 베이스 확산 영역 (32a) 의 가장자리로부터 일정 거리만큼 내측의 표면을 노출시킨다.
그 상태에서 처리 기판 (10) 을 열산화 처리하면, 도 13(a)∼도 13(c) 에 나타내는 바와 같이, 게이트홈 (83) 의 측면과 바닥면을 포함한 처리 기판 (10) 의 표면에 게이트 절연막 (45) 이 형성된다. 게이트홈 (83) 의 바닥면이나 측면은 이 게이트 절연막 (45) 에 의해 덮인다. 게이트 절연막 (45) 은, 게이트홈 (83) 의 길이 방향으로 연장되는 측면 부분에서 베이스 확산 영역 (32a) 과 도전층 (12) 에 접촉하고 있으며, 중앙 부분에서는 활성홈 충전 영역 (25) 에 접촉하고 있다.
도 33 은 도 13(a)∼도 13(c) 의 E-E 선 절단면도이다. 반대로, 도 13(a)∼도 13(c) 는 도 33 의 Ta-Ta 선, Tb-Tb 선, Tc-Tc 선 절단면도이다.
또한, 여기에서는, 게이트 절연막 (45) 은, 열산화법에 의해 형성한 실리콘 산화막이지만, 다른 종류의 절연막, 예를 들어, CVD 법 등에 의해 형성한 실리콘 질화막 등도 사용할 수 있다.
이어서, 도 14(a)∼도 14(c) 에 나타내는 바와 같이, CVD 법 등에 의해 게이 트 절연막 (45) 표면에 도전성 재료를 퇴적시키고, 도전성 박막 (46) 을 형성하면, 게이트홈 (83) 의 내부는 도전성 박막 (46) 으로 충전된다. 도전성 박막 (46) 을 구성하는 도전성 재료는, 여기에서는 불순물이 첨가된 폴리실리콘으로 구성되어 있다.
이어서, 도전성 박막 (46) 을 에칭하여, 도 15(a)∼도 15(c) 에 나타내는 바와 같이, 게이트홈 (83) 내부의 부분을 남기고, 다른 부분을 제거하면, 게이트홈 (83) 의 내부에 남은 부분에 의해 게이트 전극 플러그 (48) 가 형성된다.
도 34 는 도 15(a)∼도 15(c) 의 F-F 선 절단면도이다. 반대로, 도 15(a)∼도 15(c) 는 도 34 의 Ua-Ua 선, Ub-Ub 선, Uc-Uc 선 절단면도이다.
또한, 여기에서는 각 게이트홈 (83) 내부에 형성된 게이트 전극 플러그 (48) 는 서로 분리되어 있지만, 도전성 박막 (46) 을 에칭할 때에, 패터닝한 레지스트막을 사용하여, 게이트홈 (83) 외부의 도전성 박막 (46) 을 부분적으로 남겨 배선막을 구성하여, 각 게이트 전극 플러그 (48) 을 배선막으로 서로 접속시켜도 된다.
다음으로, 게이트 절연막 (45) 을 에칭하여, 도 16(a) 에 나타내는 바와 같이 베이스 확산 영역 (32a) 의 표면의 적어도 일부를 노출시킨 후, 열산화 처리를 실시하여, 도 17(a) 에 나타내는 바와 같이, 베이스 확산 영역 (32a) 의 표면에 실리콘 산화막으로 이루어지는 완화층 (50) 을 형성한다.
이 때, 도 16(b), 도 16(c) 에 나타내는 바와 같이, 활성홈 충전 영역 (25) 이나 가이드홈 충전 영역 (23b1∼23b3) 의 표면도 일단 노출되고, 그 표면에도, 도 17(b), 도 17(c) 에 나타내는 바와 같이 완화층 (50) 이 형성된다.
다음으로, 도 18(a)∼도 18(c) 에 나타내는 바와 같이, 완화층 (50) 의 표면에 패터닝된 레지스트막 (51) 을 배치한다.
이 레지스트막 (51) 은, 서로 인접하는 게이트홈 (83) 사이의 위치에 개구 (52) 를 갖고 있으며, 개구 (52) 의 바닥면에는 완화층 (50) 이 노출되어 있다.
그 상태에서 제 2 도전형의 불순물 이온을 조사하면, 불순물 이온은 개구 (52) 의 바닥면에 위치하는 완화층 (50) 을 투과하여, 베이스 확산 영역 (32a) 이나 활성홈 충전 영역 (25) 의 내부 표면에 제 2 도전형의 고농도 불순물층이 형성된다. 도 18(a), 도 18(b) 의 부호 61 은, 베이스 확산 영역 (32a) 의 내부 표면에 형성된 제 2 도전형의 고농도 불순물층을 나타내고 있으며, 활성홈 충전 영역 (25) 의 내부 표면에 형성된 고농도 불순물층은 도시를 생략한다. 제 2 도전형의 고농도 불순물층 (61) 은, 인접하는 게이트홈 (83) 사이의 위치에 배치되어 있다. 내압 영역 측에는 제 2 도전형의 고농도 불순물층은 형성되지 않는다 (도 18(c)).
다음으로, 레지스트막 (51) 을 제거하여 완화층 (50) 의 표면을 노출시킨 후, 도 19(a) 에 나타내는 바와 같이, 주홈부 (26) 의 길이 방향에 따른 위치에 개구 (54) 를 갖는 레지스트막 (53) 을 배치한다.
개구 (54) 의 바닥면에는 완화층 (50) 의 표면이 노출되어 있으며, 제 1 도전형의 불순물을 조사하면, 개구 (54) 의 바닥면의 완화층 (50) 을 투과하여, 개구 (54) 의 바닥면의 바로 아래 위치에 제 1 도전형의 고농도 불순물층 (62) 이 형성 된다.
개구 (54) 는, 활성홈 충전 영역 (25) 의 표면으로부터 일정 거리만큼 이간되고 있으며, 또 부홈부 (27) 와 부홈부 (27) 사이나, 부홈부 (27) 의 측면 가까이에는 개구 (54) 는 배치하지 않고, 고농도 불순물층 (62) 은 형성하지 않는다. 따라서, 제 1 도전형의 고농도 불순물층 (62) 은 활성홈 충전 영역 (25) 과 접촉하지 않는다.
또, 도 19(c) 에 나타내는 바와 같이, 가이드홈 충전 영역 (23b1∼23b3) 상이나 가이드홈 충전 영역 (23b1∼23b3) 사이에는 제 1 도전형의 고농도 불순물층은 형성하지 않는다.
다음으로, 레지스트막 (53) 을 박리하여 완화층 (50) 의 표면을 노출시킨 후, 도 20(a)∼도 20(c) 에 나타내는 바와 같이, CVD 법 등에 의해 완화층 (50) 상에 절연성의 층간 절연막 (55) 을 형성한다.
이어서, 열처리를 실시하여, 고농도 불순물층 (61, 62) 중의 제 1 도전형의 불순물과 제 2 도전형의 불순물을 확산시키면, 도 21(a) 에 나타내는 바와 같이, 베이스 확산 영역 (32a) 내에 제 1 도전형의 소스 확산 영역 (64) 와 표면 농도가 높은 제 2 도전형의 오믹 확산 영역 (63) 이 형성된다.
소스 확산 영역 (64) 은 활성홈 충전 영역 (25) 과는 접촉하고 있지 않으며, 게이트 절연막 (45) 과 접촉하고 있다.
이 때, 활성홈 충전 영역 (25) 의 내부에도 제 2 도전형의 고농도 불순물층 으로 오믹 확산 영역이 형성된다.
다음으로, 층간 절연막 (55) 을 패터닝하여, 도 22(a) 에 나타내는 바와 같이, 오믹 확산 영역 (63) 이나 소스 확산 영역 (64) 상의 위치와, 게이트 전극 플러그 (48) 상의 위치에 소스 개구 (56a) 와 게이트 개구 (56b) 를 각각 형성한다.
소스 개구 (56a) 의 바닥면에는 소스 확산 영역 (64) 과 오믹 확산 영역 (63) 이 노출되어 있으며, 게이트 개구 (56b) 의 바닥면에는 게이트 전극 플러그 (48) 의 상단부가 노출되어 있다.
소스 개구 (56a) 와 게이트 개구 (56b) 사이에는 층간 절연막 (55) 이 남겨져 있어, 소스 개구 (56a) 와 게이트 개구 (56b) 는 분리되어 있다.
또, 소스 개구 (56a) 나 게이트 개구 (56b) 를 형성할 때에, 동 도면 (b) 에 나타내는 바와 같이, 바닥면에 활성홈 충전 영역 (25) 의 표면이 노출되는 접지 개구 (56c) 가 형성되어 있다. 이 접지 개구 (56c) 는 게이트 개구 (56b) 와는 분리되고 있으며, 소스 개구 (56a) 와는 연결되어 있다. 가이드홈 충전 영역 (23b1∼23b3) 상에는 개구는 형성하지 않는다 (동 도면 (c)).
다음으로, 도 23(a)∼도 23(c) 에 나타내는 바와 같이, 처리 기판 (10) 의 소스 개구 (56a) 나 게이트 개구 (56b) 가 형성된 측의 표면에 금속 박막 (58) 을 형성하면, 금속 박막 (58) 은 소스 확산 영역 (64) 와, 베이스 확산 영역 (32a) 내의 오믹 확산 영역 (63) 과, 게이트 전극 플러그 (48) 와, 활성홈 충전 영역 (25) 내의 오믹 확산 영역에 접촉한다.
금속 박막 (58) 은 예를 들면, 스퍼터링법에 의해 형성된 알루미늄을 주성분으로 하는 박막을 사용할 수 있다.
소스 확산 영역 (64) 과 오믹 확산 영역 (63) 과 게이트 전극 플러그 (48) 의 표면 농도는 높고, 이들과 금속 박막 (58) 은 오믹 접합을 형성한다.
다음으로, 그 금속 박막 (58) 을 패터닝하여, 도 24(a), 도 24(b) 에 나타내는 바와 같이, 소스 확산 영역 (64) 과 베이스 확산 영역 (32a) 내의 오믹 확산 영역 (63) 및 활성홈 충전 영역 (25) 내의 오믹 확산 영역에 접촉하는 부분과, 게이트 전극 플러그 (48) 에 접촉하는 부분을 분리하여, 소스 확산 영역 (64) 이나 오믹 확산 영역 (63) 에 접속된 부분에서 소스 전극막 (58a) 을 구성하고, 게이트 전극 플러그 (48) 에 접촉하는 부분에서 게이트 전극막 (58b) 을 구성한다.
금속 박막 (58) 의 패터닝시에, 동 도면 (c) 에 나타내는 바와 같이, 가이드홈 충전 영역 (23b1∼23b3) 의 상부는 제거되어, 층간 절연막 (55) 의 표면이 노출된다.
다음으로, 도 25(a)∼도 25(c) 에 나타내는 바와 같이, CVD 법 등에 의해 처리 기판 (10) 의 표면에 패터닝된 절연성의 보호막 (68) 을 형성한 후, 도 26(a)∼도 26(c) 에 나타내는 바와 같이, 처리 기판 (10) 의 이면에 노출되는 반도체 단결정층 (11) 의 표면에, 드레인 전극막 (71) 을 형성하면 본 발명의 반도체 장치 (1) 가 얻어진다. 드레인 전극막 (71) 의 구성 재료는, 반도체 단결정층 (11) 과 오믹 접합을 형성하는 금속을 선택한다.
도 26(a)∼도 26(c) 의 G-G 선 절단면도는, 도 1 에 나타낸 바와 같다.
이 반도체 장치 (1) 는, 한 장의 처리 기판 (10) 에 복수개 형성되어 있으며, 드레인 전극막 (71) 을 형성하는 공정의 후속 공정이 되는 다이싱 공정에 있어서, 처리 기판 (10) 을 절단하여 복수의 반도체 장치 (1) 를 서로 분리시킨 후, 저융점의 금속이나 도전성 페이스트재에 의해 드레인 전극막 (71) 을 리드 프레임 상에 고정시킨다.
그리고, 게이트 전극막 (58b) 의 일부분으로 이루어지는 게이트 패드의 표면과, 소스 전극막 (58a) 의 일부분으로 이루어지는 소스 패드의 표면을, 와이어 본드 등에 의해 다른 리드 프레임에 접속하여 반도체 장치 (1) 를 몰드한다.
마지막으로, 리드 프레임을 절단하여, 드레인 전극막 (71) 에 접속된 리드와, 게이트 패드에 접속된 리드와, 소스 패드에 접속된 리드를 분리시키면, 수지 밀봉된 반도체 장치 (1) 가 얻어진다.
수지 밀봉된 반도체 장치 (1) 는, 그 리드가 전기 회로에 접속되어, 사용될 때, 소스 전극막 (58a) 이 접지 전위에 접속되어 드레인 전극막 (71) 에 정전압이 인가된 상태에서, 게이트 전극 플러그 (48) 에 문턱값 전압 이상의 전압이 인가되면, 베이스 확산 영역 (32a) 중의, 소스 확산 영역 (64) 과 도전층 (12) 사이에 위치하여, 게이트 절연막 (45) 에 접촉하는 부분이 제 1 도전형으로 반전되고, 그에 따라 형성된 반전층에서 소스 확산 영역 (64) 과 도전층 (12) 이 접속되어 드레인 전극막 (71) 으로부터 소스 전극막 (58a) 에 전류가 흐른다.
도통시킬 때의 전압의 극성은, 제 1 도전형이 n 형, 제 2 도전형이 p 형인 경우에는, 소스 전극막 (58a) 은 접지 전위, 드레인 전극막 (71) 과 게이트 전극 플러그 (48) 는 정전압이며, 문턱값 전압은 정전압이다. 제 1 도전형이 p 형, 제 2 도전형이 n 형인 경우에는, 드레인 전극막 (71) 과 게이트 전극 플러그 (48) 가 접지 전위이고, 소스 전극막 (58a) 이 정전압이며, 문턱값 전압은 부전압이다.
다음으로, 게이트 전극 플러그 (48) 에 인가되는 전압의 크기가 문턱값 전압 이하가 되면, 반전층은 소멸하고, 반도체 장치 (1) 는 차단 상태로 변해 전류는 흐르지 않게 된다.
반도체 장치 (1) 가 도통 상태에 있을 때와 차단 상태에 있을 때의 양방 모두, 베이스 확산 영역 (32a) 과 도전층 (12) 사이의 pn 접합은 역바이어스되어 있으며, pn 접합으로부터 베이스 확산 영역 (32a) 의 내부와 도전층 (12) 의 내부를 향해 공핍층이 확산되어 있다.
본 발명의 반도체 장치 (1) 에서는, 매립 영역 (24) 은 활성홈 충전 영역 (25) 을 개재하여 소스 전극막 (58a) 에 전기적으로 접속되고 있으며, 매립 영역 (24) 은 부유 전위가 되지 않고, 소스 확산 영역 (64) 나 베이스 확산 영역 (32a) 과 동일한 전위가 되도록 되어 있다.
베이스 확산 영역 (32a) 과 도전층 (12) 사이에, 그 pn 접합이 역바이어스 되는 극성의 전압이 인가된 경우, 매립 영역 (24) 과 도전층 (12) 사이의 pn 접합도 역바이어스된다. 따라서, 도전층 (12) 의 내부에는, 베이스 확산 영역 (32a) 과 매립 영역 (24) 의 양방으로부터 공핍층이 확산된다. 그 결과, 베이스 확산 영역 (32a) 의 바로 아래로서, 매립 영역 (24) 의 바닥부보다도 위의 부분 의 도전층 (12) 의 내부는 용이하게 전부 공핍화된다.
그리고, 도전층 (12) 이나 매립 영역 (24) 의 불순물 농도나, 매립 영역 (24) 간의 거리와 폭 등을 최적값으로 설정함으로써, 베이스 확산 영역 (32a) 의 바닥면과, 매립 영역 (24) 의 바닥부 사이의 부분의 도전층 (12) 이 전부 공핍화 되었을 때, 매립 영역 (24) 의 내부도 전부 공핍화되어 있도록 하면, 베이스 확산 영역 (32a) 의 바로 아래 위치의 전계 강도가 완화되어, 활성 영역의 내압이 향상된다.
한편, 내압 영역 내에서는, 가이드홈 충전 영역 (23b1∼23b3) 과 내주측 및 외주측의 각 보조 확산 영역 (331∼333, 341∼343) 은 부유 전위에 놓여져 있으며, 베이스 확산 영역 (32a) 이나 매립 영역 (24) 등으로부터 횡방향으로 확산된 공핍층은, 먼저, 최내주의 내주측 보조 확산 영역 (331) 에 도달한다.
그리고, 공핍층이 도달함으로써, 최내주의 내주측 보조 확산 영역 (331) 이나, 거기에 접속된 최내주의 가이드홈 충전 영역 (23b1), 및 외주측 보조 확산 영역 (341) 의 전위가 안정되어, 이들로부터도 공핍층이 확산되기 시작한다.
이렇게 하여, 공핍층은, 내측에서 외측을 향해 순차적으로 가이드홈 충전 영역 (23b1∼23b3) 이나 내주측 및 외주측의 각 보조 확산 영역 (331∼333, 341∼343) 에 도달하면서 확산된다.
이에 따라, 가이드홈 충전 영역 (23b1∼23b3) 이 배치된 영역의 전계 강도가 완화되어, 내압 영역의 내압이 향상된다.
여기에서, 각 가이드홈 충전 영역 (23b1∼23b3) 의 4 변은 대략 직각으로 교차되어 있으며, 네 모퉁이에 둥글게 되어 있지 않지만, 둥글게 된 외주측 보조 확산 영역 (341∼343) 이 네 모퉁이의 상부에 접속되고 있어, 도전층 (12) 은, 얕은 영역에서는 가이드홈 충전 영역 (23b1∼23b3) 과는 pn 접합을 형성하지 않고, 외주측 보조 확산 영역 (341∼343) 사이에 pn 접합이 형성되어 있다.
따라서, pn 접합의 형상은 구 형상 접합보다도 원통 접합이나 플래너 접합에 가까워져, 전계 강도가 대폭 완화된다.
또한, 각 활성홈 (22a) 이나 가이드홈 (22b1∼22b3) 의 바닥면이나 측면에는, 처리 기판 (10) 의 {100} 면이 노출되어 있으며, 활성홈 충전 영역 (23a) 이나 가이드홈 충전 영역 (23b1∼23b3) 은 그 면으로부터 성장한다. 따라서, 매립 영역 (24) 이나 가이드홈 충전 영역 (23b) 에는 결함이 없어, 내압이 저하되지 않도록 되어 있다.
가이드홈 (22b1∼22b3) 의 네 모퉁이는 직각으로 교차되어 있기 때문에, {111} 면 등의 {100} 면 이외의 면이 노출되지 않아, 네 모퉁이에 보이드가 생기지 않도록 되어 있다.
또, 본 발명의 반도체 장치는 가이드홈 충전 영역 (23b1∼23b3) 의 상부는, 처리 기판 (10) 의 표면 (도전층 (12) 이나 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343) 의 표면) 보다도 높고, 필드 절연막 (43) 의 내부에 배치되어 있다. 이 구조에 의해, 가이드홈 충전 영역의 상단이 처리 기판 (10) 의 표면과 동일한 높이인 경우에 비해, 내압 영역에서의 전계 강도가 완화되어 내압이 높아진다.
또한, 이상은 제 1 도전형을 n 형, 제 2 도전형을 p 형으로 하여 설명했지만, 상기 실시예나 후술하는 각 실시예에 있어서, 제 1 도전형을 p 형, 제 2 도전형을 n 형으로 해도 된다.
<다른 예>
또, 상기 실시 형태의 반도체 장치 (1) 는 MOSFET 이었지만, 본 발명의 반도체 장치는 이에 한정되지 않고, 예를 들면, pn 접합형 IGBT (Insulated gate bipolar transistor) 나 쇼트키 접합형 IGBT 도 포함된다.
도 27(a)∼도 27(c) 의 부호 2 는, 본 발명의 반도체 장치 중 pn 접합형 IGBT 를 나타내고 있다.
이 반도체 장치 (2) 는, 상기 실시예에서는 드레인층으로서 사용한 제 1 도전형의 반도체 단결정층 (11) 대신에, 반도체 단결정층 (11) 과는 반대의 도전형 (제 2 도전형) 의 반도체 단결정으로 이루어지는 컬렉터층 (11') 이 사용되고 있다. 그 이외의 구성은, 상기 실시예의 반도체 장치 (1) 와 동일한 구조이다.
이 컬렉터층 (11') 은 도전층 (12) 과 pn 접합을 형성하고 있어, 반도체 장 치 (2) 가 도통할 때, 그 pn 접합이 순바이어스되어, 컬렉터층 (11') 으로부터 도전층 (12) 내에 소수 캐리어가 주입되어, 도전층 (12) 의 도통 저항이 저하되도록 되어 있다.
도 27(a)∼도 27(c) 의 부호 71' 는 컬렉터층 (11') 과 오믹 접합을 형성하는 컬렉터 전극막이다.
다음으로, 도 28(a)∼도 28(c) 의 부호 3 은, 쇼트키 배리어 형태의 IGBT 인 경우의 본 발명의 반도체 장치를 나타내고 있다.
이 반도체 장치 (3) 에서는, 연마 공정 등에 의해 제 1 실시예의 반도체 단결정층 (11) 이 제거되고, 반도체 단결정층 (11) 보다도 저농도의 도전층 (12) 이 노출되어, 그 표면에 쇼트키 전극막 (72) 이 형성되어 있다.
쇼트키 전극막 (72) 의 적어도 도전층 (12) 과 접촉하는 부분은, 도전층 (12) 과 쇼트키 접합을 형성하는 재료이며, 예를 들면, 크롬 등이다. 다른 구조는, 제 1 예의 반도체 장치 (1) 와 동일하다.
쇼트키 접합의 극성은, 도전층 (12) 과 베이스 확산 영역 (32a) 사이의 pn 접합이 역바이어스될 때 순바이어스되는 극성이며, 따라서, 각 전극막 (58a, 58b, 72) 에 반도체 장치 (3) 가 도통하는 극성의 전압이 인가되면, 쇼트키 접합은 순바이어스되고, 쇼트키 전극막 (72) 로부터 도전층 (12) 내에 소수 캐리어가 주입되어, 도전층 (12) 의 도통 저항이 저감된다.
또한, 반도체 단결정층 (11) 이 저농도이고, 쇼트키 전극막 (72) 과 쇼트키 접합을 형성할 수 있는 경우, 반도체 단결정층 (11) 의 표면에 쇼트키 전극막을 형 성할 수도 있다. 이 경우에도 도통 저항을 작게 하기 위해 반도체 단결정층 (11) 을 연마하여 두께를 얇게 할 수 있다.
다음으로, 도 36(a)∼도 36(c) 의 부호 4 는, 저도통 저항형의 반도체 장치를 나타내고 있다.
이 반도체 장치 (4) 는, 제 1 실시예의 반도체 장치 (1) 의 베이스 확산 영역 (32a) 아래에, 도전층 (12) 보다도 고농도의 제 1 도전형의 저저항 영역 (29) 을 갖고 있다. 다른 구조는, 제 1 실시예의 반도체 장치 (1) 와 동일하다.
저저항 영역 (29) 과 베이스 확산 영역 (32a) 의 위치 관계를 설명하기 위해, 이 반도체 장치 (4) 의 제조 공정을 간단하게 설명하면, 우선, 도전층 (12) 에 대한 제 1 도전형의 불순물의 주입과 확산에 의해, 활성 영역의 도전층 (12) 의 내부에, 베이스 확산 영역보다도 소면적이고, 도전층 (12) 보다도 고농도인 제 1 도전형의 저저항 영역을 형성한다. 도 37(a), 도 37(b) 의 부호 28 은, 그 저저항 영역을 나타내고 있으며, 저저항 영역 (28) 은 내압 영역 내에는 형성하지 않는다 (동 도면 (c)). 도 37(a)∼도 37(c) 는, 저저항 영역 (28) 을 포함한 도전층 (12) 의 표면을 노출시킨 상태를 나타내고 있다.
다음으로, 도 38(a)∼도 38(c) 에 나타내는 바와 같이, 처리 기판 (10) 의 표면에 형성된 제 1 마스크층 (41) 에 정방형 또는 직사각형의 베이스 확산용 개구 (80a) 를 형성하고, 베이스 확산용 개구 (80a) 의 바닥면에, 저저항 영역 (28) 의 표면과, 저저항 영역 (28) 으로부터 일정 거리 내에 있는 도전층 (12) 의 표면을 노출시킨다.
또, 베이스 확산용 개구 (80a) 를 동심 형상으로 둘러싸는 복수개 (여기에서는 3 개) 의 사각 링 형상의 보조 확산용 개구 (80b1∼80b3) 를 형성하고, 바닥면에 도전층 (12) 의 표면을 노출시킨다.
그 상태에서 제 2 도전형의 불순물을 주입하면, 각 개구 (80a, 80b1-80b3) 의 바닥면 아래에 위치하는 저저항 영역 (28) 이나 도전층 (12) 의 내부 표면에 제 2 도전형의 불순물이 주입된다.
주입한 제 2 도전형의 불순물 농도는 높고, 저저항 영역 (28) 의 표면은 제 2 도전형이 되어, 그 결과, 도 39(a)∼도 39(c) 에 나타내는 바와 같이, 베이스 확산용 개구 (80a) 와 보조 확산용 개구 (80b1∼80b3) 의 바닥면 아래에는, 제 2 도전형의 고농도 불순물층 (31a, 31b1∼31b3) 이 각각 형성된다.
그리고, 열처리를 실시하여, 저저항 영역 (29) 보다도 얕은 위치까지 제 2 도전형의 고농도 불순물층 (31a, 31b1∼31b3) 을 확산시키면, 도 40(a)∼도 40(c) 에 나타내는 바와 같이, 베이스 확산 영역 (32a) 은 저저항 영역 (29) 상에 형성되고, 그와 동일한 깊이에 보조 확산 영역 (32b1∼32b3) 이 형성된다.
이와 같이, 저저항 영역 (28) 의 상부는 베이스 확산 영역 (32a) 에 의해 제 2 도전형의 확산 영역으로 치환되어 있으며, 베이스 확산 영역 (32a) 의 바로 아래 위치에, 저저항 영역 (28) 의 잔부로 이루어지는 저저항 영역 (29) 이 배치된다.
이 저저항 영역 (29) 의 외주는, 베이스 확산 영역 (32a) 의 가장자리보다도 내측에 위치하고 있으며, 저저항 영역 (29) 은 도전층 (12) 의 표면에는 노출되어 있지 않다. 저저항 영역 (29) 은 보조 확산 영역 (32b1∼32b3) 의 하방에는 배치되지 않는다.
이 반도체 장치 (4) (도 36(a)∼도 36(c)) 가 도통된 때에는, 전류는 저저항 영역 (29) 을 흐르기 때문에, 도통 저항이 작아진다.
도 40(a)∼도 40(c) 이후의 공정은, 제 1 실시예의 베이스 확산 영역 (32a) 을 형성한 후의 공정과 동일하여, 설명은 생략한다.
또한, 상기 각 실시예에서는, 주홈부 (26) 의 중앙 위치의 양측에 부홈부 (27) 가 배치되고, 활성홈 충전 영역 (25) 이 주홈부 (26) 의 중앙 위치의 양측에 배치되어 있었지만, 주홈부의 단부에 배치해도 되고, 1 개의 주홈부 (26) 에 대해 복수개 배치해도 된다.
또, 상기 각 실시예에서는, 각 활성홈 (22a) 은 분리되어 있었지만, 각 활성홈 (22a) 의 부홈부 (27) 를 길게 하여, 도 35 에 나타내는 반도체 장치 (5) 와 같이, 인접하는 주홈부 (26) 끼리를 부홈부 (27) 로 접속해도 된다.
또, 상기 실시예에서는 주홈부 (26) 의 양측에 부홈부 (27) 이 배치되어 있 었지만, 주홈부 (26) 의 어느 편측에 부홈부 (27) 를 배치해도 된다.
요컨데, 본 발명의 반도체 장치 (1∼4) 에서는, 1 개의 활성홈 (22a) 내에 배치되는 게이트 전극 플러그 (48) 를 분단하지 않도록 활성홈 충전 영역 (25) 이 배치되어 있다. 1 개의 활성홈 (22a) 내에 복수개의 게이트홈 (83) 이 형성되 고, 1 개의 활성홈 (22a) 내의 게이트 전극 플러그 (48) 가 활성홈 충전 영역 (25) 에 의해 분단되면, 각 게이트 전극 플러그 (48) 간을 접속시키는 게이트 전극막 (58b) 의 패턴이 복잡해지지만, 본 발명에서는, 게이트 전극막 (58b) 과 소스 전극막 (58a) 의 패턴을 빗 형상으로 하고, 빗살 부분을 맞물리도록 교대로 배치할 수 있다.
또, 상기 각 실시에서는, 가이드홈 (22b1∼22b3) 은 4 변이 직각으로 교차되어 있었지만, 본 발명은 그것에 한정되지 않고, 가이드홈 (22b1∼22b3) 의 네 모퉁이가 둥글게 된 것도 포함된다. 또, 다각형 형상의 것도 포함된다.
또한, 상기의 활성홈 충전 영역 (23a) 과 가이드홈 충전 영역 (23b1) 은, 활성홈 (22a) 이나 가이드홈 (22b1∼22b3) 내에 에피택셜 성장시킨 실리콘 단결정으로 구성했지만, 단결정이 아니라, 제 2 도전형 반도체의 다결정을 성장시켜, 다결정으로 구성된 충전 영역도 본 발명에 포함된다.

Claims (10)

  1. 제 1 도전형의 도전층을 갖는 처리 기판,
    상기 도전층의 내부 표면에 형성된 제 2 도전형의 베이스 확산 영역, 및
    상기 도전층의 상기 베이스 확산 영역이 배치된 위치에 형성되고, 바닥부가 상기 베이스 확산 영역의 바닥면보다도 깊게 된 활성홈을 갖고,
    상기 활성홈은, 상기 베이스 확산 영역의 일 측에서 타 측으로 연장되고 서로 이격되어 배치되는 복수개의 주홈부와, 상기 주홈부의 길이 방향 측면에 접속된 부홈부를 갖고,
    상기 주홈부의 바닥면 상에는, 상부가 상기 베이스 확산 영역보다도 낮은 제 2 도전형의 매립 영역이 배치되고,
    상기 주홈부의 상기 매립 영역보다도 위의 부분에서 게이트홈이 구성되고,
    상기 게이트홈의 측면에는 게이트 절연막이 배치되고,
    상기 게이트홈 안에는 상기 게이트 절연막과 접촉하고 상기 매립 영역과는 전기적으로 절연된 도전성의 게이트 전극 플러그가 배치되고,
    상기 베이스 확산 영역의 내부 표면의 상기 게이트 절연막과 접촉하는 위치에는, 상기 베이스 확산 영역에 의해 상기 도전층으로부터 분리된 제 1 도전형의 소스 확산 영역이 배치되고,
    상기 부홈부의 바닥면 상에는, 상부가 상기 베이스 확산 영역과 접촉하고, 하부가 상기 매립 영역과 접촉된 제 2 도전형의 활성홈 충전 영역이 배치되고,
    상기 소스 확산 영역의 표면에 형성된 소스 전극막을 갖고, 상기 소스 전극막은 상기 활성홈 충전 영역의 표면과 접촉되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 활성홈 충전 영역의 상단은 상기 도전층의 표면보다도 높게 되어 있는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 활성홈 충전 영역의 표면의 상기 소스 전극막과 접촉하는 부분에는, 제 2 도전형의 불순물층이 확산에 의해 형성되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 소스 전극막은 상기 베이스 확산 영역에 접촉되고,
    상기 활성홈 충전 영역은 상기 베이스 확산 영역에 접촉되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 활성홈을 동심 형상으로 둘러싸고, 소정 간격으로 서로 이간된 복수개의 링 형상의 가이드홈과,
    상기 가이드홈 안에 배치된 제 2 도전형의 가이드홈 충전 영역을 갖는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 처리 기판의 이면에는, 상기 도전층에 전기적으로 접속된 드레인 전극막이 배치되는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 처리 기판의 이면에는, 상기 도전층과 접촉하여 pn 접합을 형성하는 제 2 도전형의 컬렉터층과,
    상기 컬렉터층과 전기적으로 접속된 컬렉터 전극막이 배치되는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 처리 기판의 이면에는, 상기 도전층과 쇼트키 접합을 형성하는 쇼트키 전극막이 배치되는, 반도체 장치.
  9. 제 1 도전형의 도전층을 갖는 처리 기판,
    상기 도전층의 내부 표면에 형성된 제 2 도전형의 베이스 확산 영역, 및
    상기 도전층의 상기 베이스 확산 영역이 배치된 위치에 형성되고, 바닥부가 상기 베이스 확산 영역의 바닥면보다도 깊게 된 활성홈을 갖고,
    상기 활성홈은, 상기 베이스 확산 영역의 일 측에서 타 측으로 연장되고 서로 이격되어 배치되는 복수개의 주홈부와, 상기 주홈부의 길이 방향 측면에 접속된 부홈부를 갖고,
    상기 주홈부의 바닥면 상에는, 상부가 상기 베이스 확산 영역보다도 낮은 제 2 도전형의 매립 영역이 배치되고,
    상기 활성홈의 상기 매립 영역보다도 위의 부분에서 게이트홈이 구성되고,
    상기 게이트홈의 측면에는 게이트 절연막이 배치되고,
    상기 게이트홈 안에는 상기 게이트 절연막과 접촉하고 상기 매립 영역과는 전기적으로 절연된 도전성의 게이트 전극 플러그가 배치되고,
    상기 베이스 확산 영역의 내부 표면의 상기 게이트 절연막과 접촉하는 위치에는, 상기 베이스 확산 영역에 의해 상기 도전층으로부터 분리된 제 1 도전형의 소스 확산 영역이 배치되고,
    상기 부홈부의 바닥면 상에는, 상부가 상기 베이스 확산 영역과 접촉하고, 하부가 상기 매립 영역과 접촉된 제 2 도전형의 활성홈 충전 영역이 배치된 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서,
    상기 활성홈은 상기 베이스 확산 영역을 형성한 후, 상부 측면으로 상기 베이스 확산 영역이 노출되고, 하부 측면으로 상기 도전층이 노출되도록 형성하고,
    상기 활성홈 안에 제 2 도전형의 반도체 충전물을 성장시킨 후, 상기 부홈부내의 상기 반도체 충전물의 표면에 마스크막을 배치한 상태에서 에칭하고, 상기 주홈부 내에 위치하는 상기 반도체 충전물의 상부를 상기 베이스 확산 영역의 바닥면보다도 낮은 위치까지 제거하고, 남겨진 하부에 의해 상기 매립 영역을 형성하고, 상기 반도체 충전물이 제거된 부분에 의해 상기 게이트홈을 구성하는, 반도체 장치의 제조 방법.
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