CN1938860A - 半导体装置、半导体装置的制造方法 - Google Patents

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Abstract

本发明提供高耐压的半导体装置。由细长的主沟部26和与主沟部的长度方向侧面连接的副沟部27构成活性沟22a，在主沟部26的底面上，配置其高度低于第二导电型的基极扩散区32a的底面的第二导电型的埋入区24，在副沟部27内配置与基极扩散区32a接触的第二导电型的活性沟填充区25。埋入区24经由活性沟填充区25与基极扩散区32a接触。在1个活性沟22a内，在埋入区24以上的部分形成1个栅极沟83，因此不分断栅电极销48而简化电极图案。

Description

半导体装置、半导体装置的制造方法
技术领域
本发明涉及半导体装置，特别是涉及沟内配置半导体填充物的半导体装置。
背景技术
图41是传统技术的晶体管102的剖视图。
该晶体管102为沟道型功率MOSFET，包括n+型杂质以高浓度掺杂在硅单晶体中的半导体衬底111和在该半导体衬底111上通过外延生长法形成的n-型硅外延层构成的漏极层112。
标记110表示包括半导体衬底111和漏极层112的处理衬底，对该处理衬底110实施半导体制造工艺的结果，在漏极层112内部的表面侧形成p型主体层113，在该主体层113内部的表面附近，形成多个p+型欧姆扩散区116和n+型源极扩散区130。
在源极扩散区130之间的位置，处理衬底110表面蚀刻成带状，形成细沟120。
在细沟120的内周面，形成栅极绝缘膜124，在该细沟120内部，多晶硅通过该栅极绝缘膜与处理衬底110以非接触的状态填充，由该多晶硅形成栅电极销127。
各细沟120内的栅电极销127通过由金属薄膜构成的未图示的栅电极膜互相连接。
源极扩散区130和欧姆扩散区116的表面上，形成有由金属薄膜构成的源电极膜137。在细沟120上形成有层间绝缘膜131，通过该层间绝缘膜131，源电极膜137与栅电极销127互相电气绝缘。
处理衬底110的背面，即半导体衬底111的表面形成有漏电极膜139。
在将源电极膜137连接到接地电位、对漏电极膜139施加正电压的状态，若栅电极膜上施加了阈值电压以上的正电压，则在栅极绝缘膜124和主体层113的界面形成n型反转层，通过该反转层，源极扩散区130和漏极层112连接，经过反转层，电流从漏极层112流向源极扩散区130。该状态为晶体管102导通的状态，由于不存在不使用细沟120的功率MOSFET中存在的JFET区，与普通功率MOSFFT相比，导通电阻小。
若栅电极膜的电位从导通的状态变到与源电极膜137相同的电位，则反转层消失且无电流。
在该状态下，主体层113和漏极层112之间的pn结反向偏置，该pn结的雪崩耐压成为与晶体管102的耐压相等。
一般，pn结的雪崩耐压因反向偏置时的耗尽层的形状而异，在上述的晶体管102中，漏极层112内扩展的耗尽层内的电场强度不均匀，因此由电场强度变强的部分确定雪崩耐压，耐压变低。
于是提出了如图42所示结构的半导体装置103，在细沟120的下侧形成不同于漏极层112的导电型的埋入区122，以缓和漏极层112内扩展的耗尽层的电场强度。
埋入区122是通过一时较深地挖出细沟120，并在细沟120内部的底部和侧壁生长填充物来形成，填充物可采用半导体单晶体或半导体多晶体。
但是，当埋入区122为浮动电位时，耐压不稳定。通过模拟方法求出耐压的结果，得知使埋入区122与源电极膜137短路时耐压变高，因此找出其具体结构。
专利文献1：日本特开2003-069017
发明的公开
本发明为解决上述传统技术的不良情况创作而成，其目的是提供高耐压的半导体装置。
为解决上述课题，本发明的第一方面的半导体装置设有：具备第一导电型的导电层的处理衬底；在所述导电层的内部表面形成的第二导电型的基极扩散区；以及在所述导电层的所述基极扩散区配置的位置形成，且底部比所述基极扩散区的底面深的活性沟，所述活性沟包括细长的主沟部和与所述主沟部的长度方向侧面连接的副沟部，在所述主沟部的底面上配置其上部低于所述基极扩散区的第二导电型的埋入区，在比所述主沟部的所述埋入区还上面的部分构成栅极沟，在所述栅极沟的侧面配置栅极绝缘膜，在所述栅极沟内配置与所述栅极绝缘膜接触且与所述埋入区电气绝缘的导电性的栅电极销，在与所述基极扩散区的内部表面的所述栅极绝缘膜接触的位置，配置由所述基极扩散区与所述导电层分离的第一导电型的源极扩散区，在所述副沟部的底面上，配置了其上部与所述基极扩散区接触且下部与所述埋入区接触的第二导电型的活性沟填充区。
本发明的第二方面，根据第一方面所述的半导体装置，所述活性沟填充区的上端高于所述导电层表面。
本发明的第三方面，根据第一或第二方面所述的半导体装置，设有在所述源极扩散区表面形成的源电极膜，所述源电极膜与所述活性沟填充区的表面接触。
本发明的第四方面，根据第一至第三方面的任一方面所述的半导体装置，在与所述活性沟填充区的表面的所述源电极膜接触的部分，通过扩散形成第二导电型的杂质层。
本发明的第五方面，根据第一至第四方面的任一方面所述的半导体装置，所述源电极膜与所述基极扩散区接触，所述活性沟填充区与所述基极扩散区接触。
本发明的第六方面，根据第一至第五方面的任一方面所述的半导体装置，设有以同心状包围所述活性沟，并以预定间隔相隔开的多条环状的护沟和配置在所述护沟内的第二导电型的护沟填充区。
本发明的第七方面，根据第一至第六方面的任一方面所述的半导体装置，在所述处理衬底的背面配置了与所述导电层电连接的漏电极膜。
本发明的第八方面，根据第一至第六方面的任一方面所述的半导体装置，在所述处理衬底的背面，配置了与所述导电层接触而形成pn结的第二导电型的集电极层和与所述集电极层电连接的集电极膜。
本发明的第九方面，根据第一至第六方面的任一方面所述的半导体装置，在所述处理衬底的背面，配置了与所述导电层形成肖特基结的肖特基电极膜。
本发明的第十方面的半导体装置的制造方法，所述半导体装置设有：具备第一导电型的导电层的处理衬底；在所述导电层的内部表面形成的第二导电型的基极扩散区；以及在所述导电层的所述基极扩散区配置的位置形成，且底部比所述基极扩散区的底面深的活性沟，所述活性沟包括细长的主沟部和与所述主沟部的长度方向侧面连接的副沟部，在所述主沟部的底面上配置其上部低于所述基极扩散区的第二导电型的埋入区，在所述活性沟的所述埋入区以上的部分构成栅极沟，在所述栅极沟的侧面配置栅极绝缘膜，在所述栅极沟内配置与所述栅极绝缘膜接触且与所述埋入区电气绝缘的导电性的栅电极销，在与所述基极扩散区的内部表面的所述栅极绝缘膜接触的位置，配置由所述基极扩散区与所述导电层分离的第一导电型的源极扩散区，在所述副沟部的底面上，配置了其上部与所述基极扩散区接触且下部与所述埋入区接触的第二导电型的活性沟填充区，所述半导体装置的制造方法中，所述活性沟在形成所述基极扩散区后，在上部侧面使所述基极扩散区露出，在下部侧面使所述导电层露出，在所述活性沟内生长第二导电型的半导体填充物后，以在所述副沟部内的所述半导体填充物表面配置掩模膜的状态进行蚀刻，除去位于所述主沟部内的所述半导体填充物的上部，使之低于所述基极扩散区的底面，由剩下的下部形成所述埋入区，由所述半导体填充物被除去的部分构成所述栅极沟。
从而得到高耐压的半导体装置。
而且，由于栅电极膜的配置较简单，寄生容量或电阻值变小。
附图的简单说明
图1是表示本发明的一例半导体装置的扩散结构的平面图，是图26的G-G线剖视图。
图2(a)～(c)是说明本发明半导体装置的制造工序图的图(1)。
图3(a)～(c)是说明本发明半导体装置的制造工序图的图(2)。
图4(a)～(c)是说明本发明半导体装置的制造工序图的图(3)。
图5(a)～(c)是说明本发明半导体装置的制造工序图的图(4)。
图6(a)～(c)是说明本发明半导体装置的制造工序图的图(5)。
图7(a)～(c)是说明本发明半导体装置的制造工序图的图(6)。
图8(a)～(c)是说明本发明半导体装置的制造工序图的图(7)。
图9(a)～(c)是说明本发明半导体装置的制造工序图的图(8)。
图10(a)～(c)是说明本发明半导体装置的制造工序图的图(9)。
图11(a)～(c)是说明本发明半导体装置的制造工序图的图(10)。
图12(a)～(c)是说明本发明半导体装置的制造工序图的图(11)。
图13(a)～(c)是说明本发明半导体装置的制造工序图的图(12)。
图14(a)～(c)是说明本发明半导体装置的制造工序图的图(13)。
图15(a)～(c)是说明本发明半导体装置的制造工序图的图(14)。
图16(a)～(c)是说明本发明半导体装置的制造工序图的图(15)。
图17(a)～(c)是说明本发明半导体装置的制造工序图的图(16)。
图18(a)～(c)是说明本发明半导体装置的制造工序图的图(17)。
图19(a)～(c)是说明本发明半导体装置的制造工序图的图(18)。
图20(a)～(c)是说明本发明半导体装置的制造工序图的图(19)。
图21(a)～(c)是说明本发明半导体装置的制造工序图的图(20)。
图22(a)～(c)是说明本发明半导体装置的制造工序图的图(21)。
图23(a)～(c)是说明本发明半导体装置的制造工序图的图(22)。
图24(a)～(c)是说明本发明半导体装置的制造工序图的图(23)。
图25(a)～(c)是说明本发明半导体装置的制造工序图的图(24)。
图26(a)～(c)是本发明为MOSFET时的结构的说明图。
图27(a)～(c)是说明本发明为pn结型的IGBT时的结构的剖视图。
图28(a)～(c)是说明本发明为肖特基结型的IGBT时的结构的剖视图。
图29是本发明的半导体装置的扩散结构的平面图，是图4(a)～(c)的A-A线剖视图。
图30是本发明的半导体装置的扩散结构的平面图，是图6(a)～(c)的B-B线剖视图。
图31是本发明第一例的半导体装置的扩散结构的平面图，是图7(a)～(c)的C-C线剖视图。
图32是本发明的半导体装置的扩散结构的平面图，是图11(a)～(c)的D-D线剖视图。
图33是本发明的半导体装置的扩散结构的平面图，是图13(a)～(c)的E-E线剖视图。
图34是本发明的半导体装置的扩散结构的平面图，是图15(a)～(c)的F-F线剖视图。
图35是相邻的主沟部由副沟部连接的本发明的半导体装置的平面图。
图36(a)～(c)是说明本发明为具有低电阻区的半导体装置时的扩散结构的剖视图。
图37(a)～(c)是说明该制造工序的剖视图(1)。
图38(a)～(c)是说明该制造工序的剖视图(2)。
图39(a)～(c)是说明该制造工序的剖视图(3)。
图40(a)～(c)是说明该制造工序的剖视图(4)。
图41是说明传统技术的MOSFET的扩散结构的剖视图。
图42是说明改良传统技术的MOSFET时的扩散结构的剖视图。
(标记说明)
1～5......半导体装置，10......处理衬底，11......半导体单晶体层(漏极层)，11’......集电极层，12......导电层，22a......活性沟，22b1～22b3......护沟，23a、25......活性沟填充区，23b1～23b3......护沟填充区，24......埋入区，26......主沟部，27......副沟部，32a......基极扩散区，43......场绝缘膜，45......栅极绝缘膜，48......栅电极销，58a......源电极膜，58b......栅电极膜，64......源极扩散区，71......漏电极膜，71’......集电极膜，72......肖特基电极膜，83......栅极沟。
本发明的最佳实施方式
对本发明的实施例进行说明。
在各实施例中，将p型或n型中的任一方设为第一导电型、另一方设为第二导电型。因而，第一导电型为n型时第二导电型为p型，反之，第一导电型为p型时第二导电型为n型，本发明包含这两种情况。
<结构的说明>
图1的标记1表示本发明的第一实施例的半导体装置。该图1是说明半导体装置1的扩散结构的平面图。
在半导体装置1的中央部分即活性区，配置后述的基极扩散区32a或源极扩散区64，该活性区的周边区的包围活性区的耐压区配置了后述的护沟填充区23b1～23b3或内周侧辅助扩散区331～333或外周侧辅助扩散区341～343。
在图26(a)、(b)示出沿着图1的Wa-Wa线和Wb-Wb线的活性区的剖视图。另外，在图26(c)示出沿着图1的Wc-Wc线的耐压区的剖视图。图1是图26(a)～(c)的G-G线剖视图。
参照图1和图26(a)～(c)，该半导体装置1设有半导体单晶体层11和与该半导体单晶体层11接触的导电层12。
半导体单晶体层11由第一导电型的硅单晶体构成，导电层12由在该半导体单晶体层11表面用外延法生长的第一导电型的硅外延层构成。与半导体单晶体层11的浓度相比，导电层12为低浓度，使耗尽层容易扩展。
在导电层12中，位于活性区的部分的内部表面，第二导电型的基极扩散区32a以未达到半导体单晶体层11的深度形成。
这里图26(a)～(c)的标记10表示成为工艺处理的对象的处理衬底，包含导电层12、基极扩散区32a等的扩散层。
如图1所示，基极扩散区32a的平面形状为四角被倒角的四边形，从其边缘向内侧的区域彼此等间隔且平行地配置多条活性沟22a。
各活性沟22a由窄幅细长的主沟部26和连接到主沟部26的长度方向侧面的中央部分的副沟部27构成。各活性沟22a配置在基极扩散区32a的边缘内侧，使之不会从基极扩散区32a露出。
如图26(a)、(b)所示，在各活性沟22a中，主沟部26的底面上配置由第二导电型的半导体单晶体(这里为硅单晶体)构成的第二导电型的埋入区24。埋入区24的高度低于基极扩散区32a的底面，埋入区24不与基极扩散区32a接触。
若设主沟部26的基极扩散区32a的上部分为栅极沟83，则栅极沟83的侧面配置栅极绝缘膜45，在由栅极绝缘膜45包围的区域内，配置栅电极销48。栅电极销48与埋入区24、基极扩散区32a、源极扩散区64、导电层12、活性沟填充区23a绝缘。
另一方面，在副沟部27的底面上，形成与埋入区相同的材料构成的第二导电型的活性沟填充区25。该活性沟填充区25的上部至少比基极扩散区32a的底面高，且与基极扩散区32a接触。这里，活性沟填充区25的上端高于导电层12的表面即基极扩散区32a的表面。
在沿着各活性沟22a的主沟部26长度方向的侧面的位置，配置第一导电型的细长的源极扩散区64。源极扩散区64与栅极绝缘膜45接触。源极扩散区64的深度浅于基极扩散区32a，并且，横向上不会从基极扩散区32a的外周露出，因而源极扩散区64与导电层12电气分离。
在相邻的源极扩散区64之间的位置，配置了第二导电型的欧姆扩散区63。
该欧姆扩散区63的表面浓度高于基极扩散区32a的表面浓度，与铝等的金属欧姆接触地构成。
另一方面，在耐压区，多条(这里为三条)四边环形状的护沟22b1～22b3以同心状形成，基极扩散区32a在最内周的护沟22b1内侧配置。因而，基极扩散区32a被护沟22b1～22b3以同心状包围。
护沟22b1～22b3具有底面位于导电层12内部的深度，上部的开口位于导电层12表面的场绝缘膜43。
各护沟22b1～22b3的底面上，配置了埋入区24、由与活性沟填充区25相同的材料构成的第二导电型的护沟填充区23b1～23b3。
在导电层12内部的表面附近，在各护沟填充区23b1～23b3的内周侧和外周侧，与护沟填充区23b1～23b3的全周接触地分别配置第二导电型的内周侧辅助扩散区331～333和外周侧辅助扩散区341～343。内周侧及外周侧的各辅助扩散区331～333、341～343为四角部分被倒角的四边环形状。
内周侧辅助扩散区331～333和外周侧辅助扩散区341～343与任一个护沟填充区23b1～23b3接触，且内周侧辅助扩散区331～333不与外周侧辅助扩散区341～343接触，因而护沟填充区23b1～23b3彼此电气分离。
由于各辅助扩散区331～333、341～343与基极扩散区32a一起形成，具有与基极扩散区32a相同的深度。
护沟填充区23b1～23b3的形状与护沟22b1～22b3的形状相同，护沟填充区23b1～23b3与护沟22b1～22b3，其四角部分分别以直角(90度)相交。
在护沟填充区23b1～23b3的上部，配置了外周侧及内周侧辅助扩散区331～333、341～343，因此护沟填充区23b1～23b3的至少四角的上部不与导电层12形成pn结，而内周侧及外周侧辅助扩散区331～333、341～343和导电层12形成pn结。
外周侧辅助扩散区341～343的角部分形成为半径0.7μm以上的1/4圆，因而，护沟填充区23b1～23b3上部的pn结比柱面结接近平面结。
与最内周的护沟填充区23b1连接的内周侧辅助扩散区331与基极扩散区32a仅相隔一定距离，因而，最内周的护沟填充区23b1与基极扩散区32a电气分离。
基极扩散区32a和源极扩散区64或导电层12与外部端子连接，与之相比，护沟填充区23b1～23b3或内周侧及外周侧辅助扩散区331～333、341～343不与外部端子连接，即使基极扩散区32a或导电层12上施加了电压，各护沟填充区23b1～23b3和内周侧及外周侧辅助扩散区331～333、341～343也置于浮动电位。
还有，最内周的护沟填充区23b1可与基极扩散区32a连接。此时，最内周的护沟填充区23b1成为与基极扩散区32a相同的电位，其它护沟填充区23b2、23b3置于浮动电位。
当半导体单晶体层11及导电层12由硅单晶体构成时，半导体单晶体层11和导电层12的表面的面方位为{100}。本说明书中{100}包含下述面方位的全部。
【式1】
(100)，(010)，(001)，
Figure A20058000982700141
各护沟22b1～22b3的平面形状为正方形或长方形的四边环状，各护沟22b1～22b3的相邻的二边平行配置。
各护沟22b1～22b3的边方向与导电层12的面方位对齐，各护沟22b1～22b3的环内周侧的侧面或外周侧的侧面上使导电层12的{100}面露出。
另外，各活性沟22a为细长的长方形形状，彼此平行且长度方向与护沟22b1～22b3的平行的二边平行地配置，在各活性沟22a的四侧面上也使导电层12的{100}面露出。
护沟22b1～22b3或活性沟22a的底面与导电层12的表面平行，因此为{100}面。
这样，在护沟22b1～22b3或活性沟22a内露出的导电层12的表面的面方位全部相等为{100}面，因此在活性沟22a和护沟22b内部使硅单晶体生长时，该硅单晶体均匀地生长。
活性沟填充区23a、护沟填充区23b和埋入区24分别由在活性勾22a和护沟22b1～22b3内外延生长的硅单晶体构成。因而，均匀生长时内部不会出现空隙。
<制造工序的说明>
对上述的半导体装置1的制造工序进行说明。
图2～图26的(a)是横截活性沟22a的主沟部26的剖视图；(b)是横截副沟部27的剖视图；(c)是横截护沟22b1～22b3的剖视图。
参照图2(a)～(c)，标记10表示处理衬底。如上所述，该处理衬底10包括由第一导电型的硅单晶体构成的半导体单晶体层11和在该半导体单晶体层11上通过硅的外延生长而形成的第一导电型的导电层12。
处理衬底10是直径数英寸～十数英寸的晶片，在一枚晶片中形成多个相同的图案，各图案经过下述工序分别成为一个半导体装置1。以下针对1个半导体装置1说明其制造工序。
首先，通过由热氧化处理形成的氧化硅膜构成的第一绝缘膜配置在导电层12上，该第一绝缘膜被图案化，形成第一掩模层41。该第一掩模层41包括正方形或长方形的基极扩散用开口80a和多条(这里为3条)四边环状的辅助扩散用开口80b1～80b3。
基极扩散用开口80a配置在中央位置，辅助扩散用开口80b1～80b3配置在基极扩散用开口80a的周围，以同心状包围基极扩散用开口80a。在基极扩散用开口80a和辅助扩散用开口80b1～80b3的底面，导电层12表面露出。
基极扩散用开口80a的四角与辅助扩散用开口80b1～80b3的内周侧四角及外周侧四角并非直角，有半径0.7μm以上的1/4圆的倒角。
接着，对处理衬底10的导电层12侧的表面照射第二导电型的杂质，则第一掩模层41成为遮蔽物(掩模)，如图3(a)～(c)所示，各开口80a、80b1～80b3底面的导电层12的内部表面分别形成第二导电型的高浓度杂质层31a、31b1～31b3。
接着，通过热处理使高浓度杂质层31a、31b1～31b3(中包含的第二导电型的杂质)扩散，如图4(a)～(c)所示，在基极扩散用开口80a的底面形成基极扩散区32a，在辅助扩散用开口80b1～80b3底面形成辅助扩散区32b1～32b3。基极扩散区32a和辅助扩散区32b1～32b3为第二导电型。
当形成基极扩散区32a或辅助扩散区32b1～32b3时，因该热处理而导电层12表面形成热氧化物薄膜。
图4(a)～(c)的标记43表示该热氧化物薄膜和上述第一掩模层41成为一体的场绝缘膜。
图29是图4(a)～(c)的A-A线剖视图。基极扩散区32a的四角或辅助扩散区32b1～32b3的外周及内周的四角反映基极扩散用开口80a或辅助扩散用开口80b1～80b3的形状，形成为半径0.7μm以上的1/4圆。
图4(a)～(c)分别与图29的Pa-Pa线、Pb-Pb线、Pc-Pc线剖视图相当。
接着，将场绝缘膜43图案化，如图5(a)～(c)所示，在基极扩散区32a上形成多个活性沟用开窗部81a，并且，在各辅助扩散区32b1～32b3的宽度方向中央位置各形成一个护沟用开窗部81b1～81b3。护沟用开窗部81b1～81b3成为环形状。
活性沟用开窗部81a由细长的长方形的部分和位于其长度方向大致中央并与细长的长方形的部分连接的四边形的部分构成。各活性沟用开窗部81a在基极扩散区32a的边缘内侧配置。因而，在各活性沟用开窗部81a的底面露出基极扩散区32a的表面，而不露出导电层12的表面。
活性沟用开窗部81a为长度方向彼此平行，且配置成与基极扩散区32a的边缘平行或垂直。
护沟用开窗部81b1～81b3的环为四边形状，使构成环的四边彼此垂直相交，且四角无倒角。护沟用开窗部81b1～81b3的宽度窄于辅助扩散区32b1～32b3的宽度，位于辅助扩散区32b1～32b3的宽度方向中央，在护沟用开窗部81b1～81b3的底面，露出各辅助扩散区32b1～32b3的表面。
各辅助扩散区32b1～32b3在护沟用开窗部81b1～81b3的两侧露出，在护沟用开窗部81b1～81b3的底面，未露出导电层12的表面。
接着，以场绝缘膜43为掩模，通过干蚀刻法，蚀刻活性沟用开窗部81a和在护沟用开窗部81b1～81b3的底面露出的构成处理衬底10的半导体材料，则如图6(a)～(c)所示，分别形成活性沟22a和护沟22b1～22b3。
活性沟22a和护沟22b1～22b3为相同的深度，通过调节蚀刻时间，这些底面配置在基极扩散区32a或辅助扩散区32b1～32b3的底部和半导体单晶体层11的表面之间。
活性沟22a和护沟22b的剖面形状为深度比宽度大的细长的长方形形状。
活性沟用开窗部81a构成活性沟22a的上部，活性沟22a的下部由形成于处理衬底10的沟构成。同样地，护沟22b1～22b3的上部由护沟用开窗部81b1～81b3构成，下部由形成于处理衬底10的沟构成。
因而，在活性沟22a和护沟22b1～22b3上部的内周露出场绝缘膜43，各沟底部位于导电层12内，因此下端部的内周露出导电层12。其中间的内周露出基极扩散区32a或辅助扩散区32b1～32b3。
由于护沟22b1～22b3的深度深于辅助扩散区32b1～32b3，辅助扩散区32b1～32b3因护沟22b1～22b3而分离成内周侧辅助扩散区331～333和外周侧辅助扩散区341～343。
活性沟22a位于基极扩散区32a的边缘内侧，基极扩散区32a由活性勾22a而不分离。
图30是图6(a)～(c)的B-B线剖视图。相反，图6(a)～(c)相当于图30的Qa-Qa线、Qb-Qb线、Qc-Qc线剖视图。
活性沟22a的平面形状反映活性沟用开窗部81a的平面形状，由细长的长方形的主沟部26和与其长度方向中央部分的两侧连接的副沟部27构成。主沟部26和副沟部27的内部相连。
护沟22b1～22b3的平面形状反映护沟用开窗部81b1～81b3的平面形状，内周侧和外周侧的四角均为直角的四边环形状。
活性沟22a互相平行，与护沟22b1～22b3的二边平行。
主沟部26的宽度与护沟22b1～22b3的宽度相等，相邻主沟部26之间的距离、相邻护沟22b1～22b3之间的距离及最内周的护沟22b1和与它相邻的主沟部26的长边的距离相等。
活性沟22a两端和最内周的护沟22b1之间的距离为与最内周的护沟22b1相邻的主勾部26长边之间的距离之一半。
活性沟22a的主沟部26延伸的方向和护沟22b1～22b3的四边方向与导电层12的结晶方向一致，沿{100}方向延伸。
各沟22a、22b1～22b3的剖面形状为长方形，各沟22a、22b1～2263的侧面与导电层12的表面垂直，因此在各沟22a、22b1～22b3的侧面露出{100}面。另外，各沟22a、22b1～22b3的底面与导电层12的表面平行，因此在底面也露出{100}面。
在图6(a)～(c)的状态，各沟22a、22b1～22b3内露出构成处理衬底10的半导体单晶体，处理衬底10的表面由场绝缘膜43覆盖。
接着，若用外延生长法，在各沟22a、22b1～22b3内的底面及侧面露出的半导体单晶体的表面，生长添加了第二导电型的杂质的半导体单晶体，则各沟22a、22b1～22b3的内部被生长的第二导电型的半导体单晶体填充。
图7(a)～(c)的标记23a表示在活性沟22a内生长的半导体单晶体构成的活性沟填充区，标记23b1～23b3表示在护沟22b1～22b3内生长的半导体单晶体构成的护沟填充区。这里，半导体单晶体采用硅单晶体。
图31是图7(a)～(c)的C-C线剖视图。相反，图7(a)～(c)相当于图31的Ra-Ra线、Rb-Rb线、Rc-Rc线剖视图。
在半导体单晶体刚生长后的状态，各填充区23a、23b1～23b3的上端部比用作掩模的场绝缘膜43的表面还往上凸起，通过蚀刻除去该凸起部分，如图8(a)～(c)所示，使各填充区23a、23b1～23b3的高度与场绝缘膜43的高度大致一致。可使各填充区23a、23b1～23b3的上部位于场绝缘膜43的表面稍下方的位置。
接着，如图9(a)～(b)所示，在各填充区23a、23b1～23b的上部或场绝缘膜43的表面，通过CVD法等形成由氧化硅膜等的绝缘膜构成的第二掩模层44，如图10(a)～(c)所示，将第二掩模层44图案化，在主沟部26上的位置形成开口82，在该开口82的底面使主沟部26内的活性沟填充区23a的表面露出。副沟部27内的活性沟填充区23a的表面和护沟22b1～22b3内的护沟填充区23b1～23b3的表面先由第二掩模层44覆盖。
在这种状态下，若以第二掩模层44为掩模，蚀刻开口82底面的活性沟填充区23a的上部，则如图11(a)、(b)所示，在主沟部26底面上形成由活性沟填充区23a的下部构成的埋入区24。标记83表示由除去了活性沟填充区23a的部分形成的栅极沟。
由于受活性沟填充区23a的第二掩模层44保护的部分不被蚀刻，在副沟部27内残留活性沟填充区25。图11(b)的标记25表示副沟部27内的活性沟填充区。
另外，如图11(c)所示，护沟填充区23b1～23b3也没有被蚀刻而残留。
埋入区24与活性沟填充区25接触，活性沟填充区25与基极扩散区32a接触。因而，埋入区24通过活性沟填充区25电连接到基极扩散区32a。
活性沟填充区25的上端部的表面或护沟填充区23b1～23b3的上端部的表面与场绝缘膜43的表面位于大致相同的高度，因而，至少高于导电层12表面。
图32是图11(a)～(c)的D-D线剖视图，相反，图11(a)～(c)分别是图32的Sa-Sa线、Sb-Sb线、Sc-Sc线剖视图。
第二掩模层44的开口82的宽度宽于主沟部26的宽度，在主沟部26的两侧稍微露出场绝缘膜43。开口82的宽度一定，在副沟部27上比主沟部26的宽度宽，在开口82底面只露出活性沟填充区23a的表面。
在蚀刻活性沟填充区23a时场绝缘膜43不被蚀刻，因此栅极沟83的宽度在副沟部27成为宽幅的开口82的宽度，在主沟部26成为主沟部26的宽度。因而，栅极沟83的宽度在副沟部27的部分成为宽幅。
接着，通过蚀刻全部除去第二掩模层44之后，将场绝缘膜43局部蚀刻，如图12(a)～(c)所示，使活性沟填充区25和护沟填充区23b1～23b3的表面及从基极扩散区32a的边缘仅以一定距离内侧的表面露出。
在这种状态下若对处理衬底10进行热氧化处理，则如图13(a)～(c)所示，在包含栅极沟83的侧面和底面的处理衬底10的表面形成栅极绝缘膜45。栅极沟83的底面及侧面由该栅极绝缘膜45覆盖。栅极绝缘膜45在栅极沟83的长度方向延伸的侧面部分与基极扩散区32a和导电层12接触，在中央部分与活性沟填充区25接触。
图33是图13(a)～(c)的E-E线剖视图。相反，图13(a)～(c)是图33的Ta-Ta线、Tb-Tb线、Tc-Tc线剖视图。
这里，栅极绝缘膜45是通过热氧化法形成的氧化硅膜，但也可使用其它种类的绝缘膜，例如通过CVD法等形成的氮化硅膜等。
接着，如图14(a)～(c)所示，通过CVD法等，在栅极绝缘膜45表面淀积导电性材料，形成导电性薄膜46，则栅极沟83的内部彼导电性薄膜46填充。构成导电性薄膜46的导电性材料在这里由添加了杂质的多晶硅构成。
接着，蚀刻导电性薄膜46，如图15(a)～(c)所示，留下栅极沟83内部的部分，除去其它部分，这样通过栅极沟83内部残留的部分形成栅电极销48。
图34是图15(a)～(c)的F-F线剖视图。相反，图15(a)～(c)是图34的Ua-Ua线、Ub-Ub线、Uc-Uc线剖视图。
这里，各栅极沟83内部形成的栅电极销48彼此分离，但在蚀刻导电性薄膜46时，可利用图案化的抗蚀剂膜，将栅极沟83外部的导电性薄膜46残留一部分来构成布线膜，使各栅电极销48用布线膜相互连接。
接着，蚀刻栅极绝缘膜45，如图16(a)所示，在露出基极扩散区32a表面的至少一部分后，进行热氧化处理，如图17(a)所示，在基极扩散区32a表面形成由氧化硅膜构成缓冲层50。
此时，如图16(b)、(c)所示，活性沟填充区25及护沟填充区2b1～23b3的表面也一时露出，在该表面上，如图17(b)、(c)所示，也形成缓冲层50。
接着，如图18(a)～(c)所示，在缓冲层50的表面配置图案化的抗蚀剂膜51。
该抗蚀剂膜51在彼此相邻的栅极沟83之间的位置设有开口52，在开口52的底面露出缓冲层50。
在这种状态下，若照射第二导电型的杂质离子，则杂质离子透过位于开口52底面的缓冲层50，在基极扩散区32a及活性沟填充区25的内部表面形成第二导电型的高浓度杂质层。图18(a)、(b)的标记61表示基极扩散区32a的内部表面形成的第二导电型的高浓度杂质层，在活性沟填充区25的内部表面形成的高浓度杂质层省略图示。第二导电型的高浓度杂质层61配置在相邻的栅极沟83之间的位置。耐压区侧不形成第二导电型的高浓度杂质层(图18(c))。
接着，除去抗蚀剂膜51，使缓冲层50表面露出后，如图19(a)所示，在沿着主沟部26长度方向的位置配置具有开口54的抗蚀剂膜53。
开口54底面露出缓冲层50的表面，若照射第一导电型的杂质，则透过开口54底面的缓冲层50，在开口54的底面正下方位置形成第一导电型的高浓度杂质层62。
开口54从活性沟填充区25的表面仅相隔一定距离，并且，在副沟部27和副沟部27之间或副沟部27的侧面附近不配置开口54，不形成高浓度杂质层62。因而，第一导电型的高浓度杂质层62不与活性沟填充区25接触。
另外，如图19(c)所示，在护沟填充区23b1～23b3上或护沟填充区23b1～23b3之间不形成第一导电型的高浓度杂质层。
接着，剥离抗蚀剂膜53，使缓冲层50表面露出后，如图20(a)～(c)所示，通过CVD法等，在缓冲层50上形成绝缘性的层间绝缘膜55。
接着进行热处理，若使高浓度杂质层61、62中的第一导电型的杂质和第二导电型的杂质扩散，则如图21(a)所示，在基极扩散区32a内形成第一导电型的源极扩散区64和表面浓度较高的第二导电型的欧姆扩散区63。
源极扩散区64不与活性沟填充区25接触，而与栅极绝缘膜45接触。
此时，在活性沟填充区25内部，从第二导电型的高浓度杂质层开始形成欧姆扩散区。
接着，将层间绝缘膜55图案化，如图22(a)所示，在欧姆扩散区63或源极扩散区64的上方位置和栅电极销48的上方位置，分别形成源极开口56a和栅极开口56b。
在源极开口56a底面露出源极扩散区64和欧姆扩散区63，在栅极开口56b底面露出栅电极销48的上端部。
在源极开口56a和栅极开口56b之间残留层间绝缘膜55，源极开口56a和栅极开口56b相分离。
另外，当形成源极开口56a或栅极开口56b时，如图22(b)所示，形成底面露出活性沟填充区25的表面的接地开口56c。该接地开口56c与栅极开口56b相分离，而与源极开口56a相连。在护沟填充区23b1～23b3上不形成开口(图22(c))。
接着，如图23(a)～(c)所示，若在形成有处理衬底10的源极开口56a或栅极开口56b侧的表面形成金属薄膜58，则金属薄膜58与源极扩散区64、基极扩散区32a内的欧姆扩散区63、栅电极销48和活性沟填充区25内的欧姆扩散区接触。
金属薄膜58例如可采用通过溅镀法形成的铝为主成分的薄膜。
源极扩散区64、欧姆扩散区63和栅电极销48的表面浓度较高，它们与金属薄膜58形成欧姆结。
接着，将该金属薄膜58图案化，如图24(a)、(b)所示，将与源极扩散区64和基极扩散区32a内的欧姆扩散区63及活性沟填充区25内的欧姆扩散区接触的部分和与栅电极销48接触的部分分离，在与源极扩散区64或欧姆扩散区63连接的部分构成源电极膜58a，在与栅电极销48接触的部分构成栅电极膜58b。
在将金属薄膜58图案化时，如图24(c)所示，除去护沟填充区23b1～23b3上部，露出层间绝缘膜55表面。
接着，如图25(a)～(c)所示，通过CVD法等在处理衬底10的表面形成图案化的绝缘性的保护膜68后，如图26(a)～(c)所示，在处理衬底10的背面露出的半导体单晶体层11的表面，形成漏电极膜71就可得到本发明的半导体装置1。漏电极膜71的构成材料选择形成半导体单晶体层11和欧姆结的金属。
图26(a)～(c)的G-G线剖视图如图1所示。
该半导体装置1在一块处理衬底10上形成多个，在形成漏电极膜71的工序的后工序的切割工序中，切断处理衬底10，将多个半导体装置1互相分离后，用低熔点的金属或导电性胶材，将漏电极膜71固定于引线框上。
然后，将由栅电极膜58b的一部分构成的栅极焊盘的表面和由源电极膜58a的一部分构成的源极焊盘的表面，通过接线板等连接到其它引线框上，将半导体装置1的模制。
最后，切断引线框，分离与漏电极膜71连接的引线、与栅极焊盘连接的引线和与源极焊盘连接的引线，就得到树脂封装的半导体装置1。
树脂封装的半导体装置1中，该引线连接到电路，在使用时，在源电极膜58a连接到接地电位，且漏电极膜71上施加正电压的状态下，若栅电极销48上施加阈值电压以上的电压，则基极扩散区32a中的、位于源极扩散区64和导电层12之间，并与栅极绝缘膜45接触的部分反转为第一导电型，由此形成的反转层上源极扩散区64和导电层12连接，电流从漏电极膜71流入源电极膜58a。
导通时的电压极性在第一导电型为n型、第二导电型为p型时，源电极膜58a为接地电位、漏电极膜71和栅电极销48为正电压、阈值电压为正电压。当第一导电型为p型、第二导电型为n型时，漏电极膜71和栅电极销48为接地电位、源电极膜58a为正电压、阈值电压为负电压。
接着，若施加到栅电极销48的电压大小为阈值电压以下，则反转层消失，半导体装置1反转为断开状态，无电流流过。
在半导体装置1处于导通状态时和断开状态时的两个状态下，基极扩散区32a和导电层12之间的pn结均反向偏置，耗尽层从pn结向基极扩散区32a内部和导电层12内部扩展。
在本发明的半导体装置1中，埋入区24经由活性沟填充区25电连接到源电极膜58a，埋入区24不会成为浮动电位，与源极扩散区64或基极扩散区32a成为同电位。
在基极扩散区32a和导电层12之间，施加了该pn结反向偏置的极性的电压时，埋入区24和导电层12之间的pn结也反向偏置。因而，在导电层12内部，从基极扩散区32a和埋入区24的两个区域开始耗尽层扩展。结果，在基极扩散区32a的正下方，埋入区24的底部以上部分的导电层12的内部容易全部耗尽化。
通过将导电层12或埋入区24的杂质浓度或者埋入区24间的距离和宽度等设定为最优值，在基极扩散区32a的底面和埋入区24的底部之间的部分的导电层12全部耗尽化时，若埋入区24内部也全部耗尽化，则基极扩散区32a正下方位置的电场强度得到缓冲，提高活性区的耐压。
另一方面，在耐压区内，护沟填充区23b1～23b3和内周侧及外周侧的各辅助扩散区331～333、341～343置于浮动电位，从基极扩散区32a或埋入区24等开始横向扩展的耗尽层首先到达最内周的内周侧辅助扩散区331。
随着耗尽层到达，最内周的内周侧辅助扩散区331或与它相连的最内周的护沟填充区23b1及外周侧辅助扩散区341的电位稳定，从这些区域耗尽层也开始扩展。
这样，耗尽层从内侧向外侧，依次到达护沟填充区23b1～23b3和内周侧及外周侧的各辅助扩散区331～333、341～343并扩展。
从而，在配置了护沟填充区23b1～23b3的区域的电场强度得到缓冲，并提高耐压区的耐压。
这里，各护沟填充区23b1～23b3的四边大致以直角相交，四角未作倒角，具有倒角的外周侧辅助扩散区341～343与四角上部连接，导电层12在较浅的区域不与护沟填充区23b1～23b3形成pn结，而在与外周侧辅助扩散区341～343之间形成pn结。
因而，pn结的形状比球状结更加接近圆筒结或平面结，电场强度显著得到缓冲。
还有，在各活性沟22a或护沟22b1～22b3的底面或侧面，露出处理衬底10的{100}面，活性沟填充区23a或护沟填充区23b1～23b3从该面开始生长。因而，在埋入区24或护沟填充区23b上无缺陷，且耐压不会下降。
由于护沟22b1～22b3的四角以直角相交，{111}面等的{100}面以外的面不露出，以在四角不产生空隙。
另外，本发明的半导体装置中，护沟填充区23b1～23b3的上部高于处理衬底10表面(导电层12或内周侧及外周侧辅助扩散区331～333、341～343的表面)，配置在场绝缘膜43内部。通过该结构，与护沟填充区的上端为与处理衬底10的表面相同的高度的场合相比，耐压区的电场强度得到缓冲，且耐压变高。
还有，以上设第一导电型为n型、第二导电型为p型来进行了说明，但在上述实施例或后述的各实施例中，可设第一导电型为p型、第二导电型为n型。
<其它例>
另外，上述实施例的半导体装置1为MOSFET，但本发明的半导体装置并不限于此，例如也包含pn结型的IGBT(Insulated gatebipolar transistor)或肖特基结型的IGBT。
图27(a)～(c)的标记2表示本发明的半导体装置中的pn结型的IGBT。
该半导体装置2中使用与半导体单晶体层11相反的导电型(第二导电型)的半导体单晶体构成的集电极层11’，取代上述实施例中用作漏极层的第一导电型的半导体单晶体层11。除此以外的结构为与上述实施例的半导体装置1相同的结构。
该集电极层11’与导电层12形成pn结，当半导体装置2导通时，该pn结正向偏置，从集电极层11’到导电层12内有少数载流子注入，使导电层12的导通电阻下降。
图27(a)～(c)的标记71’是与集电极层11’形成欧姆结的集电极膜。
接着，图28(a)～(c)的标记3表示肖特基势垒型的IGBT时的本发明的半导体装置。
在该半导体装置3中，通过研磨工序等除去第一实施例的半导体单晶体层11，露出比半导体单晶体层11低浓度的导电层12，在其表面形成肖特基电极膜72。
肖特基电极膜72的至少与导电层12接触的部分为与导电层12形成肖特基结的材料，例如铬等。其它结构与第一例的半导体装置1相同。
肖特基结的极性为导电层12和基极扩散区32a之间的pn结被反向偏置时正向偏置的极性，因而，对各电极膜58a、58b、72上施加了使半导体装置3导通的极性的电压时肖特基结被正向偏置，有少数载流子从肖特基电极膜72注入到导电层12内，导电层12的导通电阻减小。
还有，半导体单晶体层11为低浓度，能够与肖特基电极膜72形成肖特基结时，可在半导体单晶体层11表面形成肖特基电极膜。这时也可为减小导通电阻而研磨半导体单晶体层11并减薄厚度。
接着，图36(a)～(c)的标记4表示低导通电阻型的半导体装置。
该半导体装置4在第一实施例的半导体装置1的基极扩散区32a的下方，具有比导电层12高浓度的第一导电型的低电阻区29。其它结构与第一实施例的半导体装置1相同。
为说明低电阻区29和基极扩散区32a的位置关系，简单说明该半导体装置4的制造工序。首先，通过第一导电型的杂质注入和扩散到导电层12，在活性区的导电层12内部，以比基极扩散区小的面积，形成比导电层12高浓度的第一导电型的低电阻区。图37(a)、(b)的标记28表示该低电阻区，低电阻区28在耐压区内不形成(图37(c))。图37(a)～(c)表示使包含低电阻区28的导电层12的表面露出的状态。
接着，如图38(a)～(c)所示，在处理衬底10表面形成的第一掩模层41形成正方形或长方形的基极扩散用开口80a，在基极扩散用开口80a的底面露出低电阻区28表面和与低电阻区28一定距离内的导电层12表面。
另外，形成将基极扩散用开口80a以同心状包围的多条(这里为3条)四边环状的辅助扩散用开口80b1～80b3，在底面露出导电层12表面。
在该状态下，打入第二导电型的杂质，在位于各开口80a、80b1～80b3的底面下的低电阻区28或导电层12的内部表面注入第二导电型的杂质。
注入的第二导电型的杂质浓度较高，低电阻区28的表面成为第二导电型，结果，如图39(a)～(b)所示，在基极扩散用开口80a和辅助扩散用开口80b1～80b3的底面下，分别形成第二导电型的高浓度杂质层31a、31b1～31b3。
然后，进行热处理，若使第二导电型的高浓度杂质层31a、31b1～31b3扩散到比低电阻区29浅的位置，则如图40(a)～(c)所示，基极扩散区32a形成在低电阻区29上，且以与它相同的深度形成辅助扩散区32b1～32b3。
这样，低电阻区28的上部通过基极扩散区32a置换为第二导电型的扩散区，在基极扩散区32a的正下方位置，配置由低电阻区28的残余部分构成的低电阻区29。
该低电阻区29的外周在基极扩散区32a的边缘内侧位置，低电阻区29不在导电层12的表面露出。低电阻区29不在辅助扩散区32b1～32b3下方配置。
当该半导体装置4(图36(a)～(c))导通时，电流通过低电阻区29而流过，因此导通电阻变小。
图40(a)～(c)以后的工序与第一实施例的形成基极扩散区32a后的工序相同，省略其说明。
还有，在上述各实施例中，在主沟部26的中央位置两侧配置副沟部27，活性沟填充区25配置在主沟部26的中央位置两侧，但可在主沟部的端部配置，也可对一个主沟部26配置多个。
另外，在上述各实施例中，各活性沟22a被分离，但也可延长各活性沟22a的副沟部27，如图35所示半导体装置5那样，用副沟部27连接相邻的主沟部26之间。
另外，在上述实施例中主沟部26的两侧配置了副沟部27，但也可在主沟部26的哪一侧配置副沟部27。
重要的是，在本发明的半导体装置1～4中，以不分断1个活性沟22a内配置的栅电极销48的方式配置活性沟填充区25。若在1个活性沟22a内形成多个栅极沟83，且1个活性沟22a内的栅电极销48由活性沟填充区25分断，则连接各栅电极销48之间的栅电极膜58b的图案变复杂，但本发明中可将栅电极膜58b和源电极膜58a的图案设成梳状，使梳齿部分咬合地交互地配置。
另外，在上述各实施中，护沟22b1～22b3的四边以直角相交，但本发明并不限于此，护沟22b1～22b3的四角也包含倒角。另外，也包含多边形形状。
还有，上述活性沟填充区23a和护沟填充区23b由在活性沟22a或护沟22b1～22b3内外延生长的硅单晶体构成，但本发明也包含不用单晶体而用生长第二导电型的半导体的多晶体构成的填充区。

Claims (10)

1.一种半导体装置，其中设有：
具备第一导电型的导电层的处理衬底；
在所述导电层的内部表面形成的第二导电型的基极扩散区；以及
在所述导电层的所述基极扩散区配置的位置形成，且底部比所述基极扩散区的底面深的活性沟，
所述活性沟包括细长的主沟部和与所述主沟部的长度方向侧面连接的副沟部，
在所述主沟部的底面上配置其上部低于所述基极扩散区的第二导电型的埋入区，
在所述主沟部的所述埋入区以上的部分构成栅极沟，
在所述栅极沟的侧面配置栅极绝缘膜，
在所述栅极沟内配置与所述栅极绝缘膜接触且与所述埋入区电气绝缘的导电性的栅电极销，
在与所述基极扩散区的内部表面的所述栅极绝缘膜接触的位置，配置由所述基极扩散区与所述导电层分离的第一导电型的源极扩散区，
在所述副沟部的底面上，配置了其上部与所述基极扩散区接触且下部与所述埋入区接触的第二导电型的活性沟填充区。
2.如权利要求1所述的半导体装置，其特征在于：所述活性沟填充区的上端高于所述导电层表面。
3.如权利要求1或权利要求2所述的半导体装置，其特征在于：设有在所述源极扩散区表面形成的源电极膜，所述源电极膜与所述活性沟填充区的表面接触。
4.如权利要求1至权利要求3中任一项所述的半导体装置，其特征在于：在与所述活性沟填充区的表面的所述源电极膜接触的部分，通过扩散形成第二导电型的杂质层。
5.如权利要求1至权利要求4中任一项所述的半导体装置，其特征在于：所述源电极膜与所述基极扩散区接触，所述活性沟填充区与所述基极扩散区接触。
6.如权利要求1至权利要求5中任一项所述的半导体装置，其特征在于：设有以同心状包围所述活性沟，并以预定间隔相隔开的多条环状的护沟和配置在所述护沟内的第二导电型的护沟填充区。
7.如权利要求1至权利要求6中任一项所述的半导体装置，其特征在于：在所述处理衬底的背面配置了与所述导电层电连接的漏电极膜。
8.如权利要求1至权利要求6中任一项所述的半导体装置，其特征在于：在所述处理衬底的背面，配置了与所述导电层接触而形成pn结的第二导电型的集电极层和与所述集电极层电连接的集电极膜。
9.如权利要求1至权利要求6中任一项所述的半导体装置，其特征在于：在所述处理衬底的背面，配置了与所述导电层形成肖特基结的肖特基电极膜。
10.一种半导体装置的制造方法，所述半导体装置设有：
具备第一导电型的导电层的处理衬底；
在所述导电层的内部表面形成的第二导电型的基极扩散区；以及
在所述导电层的所述基极扩散区配置的位置形成，且底部比所述基极扩散区的底面深的活性沟，
所述活性沟包括细长的主沟部和与所述主沟部的长度方向侧面连接的副沟部，
在所述主沟部的底面上配置其上部低于所述基极扩散区的第二导电型的埋入区，
在比所述活性沟的所述埋入区还上面的部分构成栅极沟，
在所述栅极沟的侧面配置栅极绝缘膜，
在所述栅极沟内配置与所述栅极绝缘膜接触且与所述埋入区电气绝缘的导电性的栅电极销，
在与所述基极扩散区的内部表面的所述栅极绝缘膜接触的位置，配置由所述基极扩散区与所述导电层分离的第一导电型的源极扩散区，
在所述副沟部的底面上，配置了其上部与所述基极扩散区接触且下部与所述埋入区接触的第二导电型的活性沟填充区，
所述半导体装置的制造方法中，
所述活性沟在形成所述基极扩散区后，在上部侧面使所述基极扩散区露出，在下部侧面使所述导电层露出，
在所述活性沟内生长第二导电型的半导体填充物后，以在所述副沟部内的所述半导体填充物表面配置掩模膜的状态进行蚀刻，除去位于所述主沟部内的所述半导体填充物的上部，使之低于所述基极扩散区的底面，由剩下的下部形成所述埋入区，由所述半导体填充物被除去的部分构成所述栅极沟。
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