CN101689560B - 半导体装置 - Google Patents

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Abstract

本发明提供一种缓和接合终端区域中的电场，可以高耐压化的半导体装置。具有元件区域(51)和接合终端区域(52)；元件区域具有第1导电型的第1半导体区域(2)、第2导电型的第2半导体区域(4)、第1导电型的第3半导体区域(10)、贯通第2半导体区域和第3半导体区域且底面到达第1半导体区域(2)的沟槽(35)、形成在沟槽侧面和底面的栅极绝缘膜(12)和埋入沟槽的栅极(8)；接合终端区域具有包围元件区域的从顶面向深度方向形成的终端沟槽(55)、形成在终端沟槽侧壁和底面的栅极绝缘膜(12)和埋入终端沟槽(55)的栅极(8)；从第2半导体区域(4)的顶面到终端沟槽(55)底面的深度为第2半导体区域的厚度的0.9～2.0倍。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及在用于高耐压化的结构中具有特征的半导体装置。
背景技术
作为以往技术公开有一种技术，提供不形成深的扩散层的高耐压的半导体元件的技术(例如，参照专利文献1)。
专利文献1中记载的高耐压半导体装置如图1所示具有元件区域51和设置在其周围的接合终端区域52。在元件区域51和接合终端区域52中，高电阻的n型基础层31的表面内扩散形成有p型基础层34。在元件区域51中形成有埋入栅极的多个沟槽35。包围着元件区域51，在接合终端区域52中形成有多个具有连续或不连续的环形状的终端沟槽55。终端沟槽55贯通p型基础层34，具有达到n型基础层31中途为止的深度。在接合终端区域52中，p型基础层34被终端沟槽55电性地分割成多个部位。
专利文献1所记载的高耐压半导体装置如图1所示，各沟槽(35、55)的深度设定为比相邻的沟槽(35、55)之间的间隔(p型基础层34的宽度)大。
专利文献1：日本特开平9-283754号公报(第2-3页、第1图)
发明内容
本发明者基于图1所示的以往的结构，模拟电位分布。在图1中显示以10V/根的等电位面的结果。虽然在专利文献1中记载的高耐压半导体装置中如图1所示，沟槽35、55的深度设定为比沟槽35、55的宽度大，但是由图1中模拟的结果，接合终端区域52中的电场缓和效果至少得不到所希望的耐压。
专利文献1所记载的高耐压半导体装置中，各沟槽(35、55)的深度设定为比相邻沟槽(35、55)的间隔(p型基础层34的宽)大，但是本发明者却相反地设定各沟槽(35、55)的深度比相邻沟槽(35、55)的间隔(p型基础层34的宽)小，发现了接合终端区域52中的电场缓和效果，得到高耐压。
本发明的目的在于提供缓和接合终端区域的电场，可以高耐压化的半导体装置。
根据为达到上述目的的本发明的一个实施方式，提供一种半导体装置，在半导体基体中具有元件区域、终端区域、沟、绝缘膜和第1导电层；其中，所述半导体基体具有含第1导电型杂质的第1半导体区域，和与所述第1半导体区域的顶面相接的且为与第1导电型不同的第2导电型的第2半导体区域；所述元件区域形成有开关元件；所述终端区域形成为从上面看包围着所述元件区域；所述沟形成在从所述终端区域的所述第2半导体区域的顶面开始的深度方向上；所述绝缘膜形成在所述沟的侧壁和底面；所述第1导电层通过所述绝缘膜埋入所述沟的内侧；从所述第2半导体区域的顶面到所述沟的底面为止的沟的深度为所述第2半导体区域厚度的0.9～2.0倍。
由本发明的另一个实施方式，提供一种半导体装置，在半导体基体中具有一侧的主面和另一侧的主面；所述半导体基体中具有形成有开关元件的元件区域和从上面看以包围所述元件区域的方式而形成的终端区域；所述元件区域具有第1半导体区域、第2半导体区域、第3半导体区域、沟槽、第1绝缘膜、第1导电层、控制电极、第1电极和第3电极；其中，所述第1半导体区域具有第1导电型的杂质；所述第2半导体区域与所述第1半导体区域的顶面相接，在所述一侧的主面上露出一部分，且为与第1导电型不同的第2导电型；所述第3半导体区域与所述第2半导体区域的顶面相接，在所述一侧的主面上露出一部分，且为第1导电型；所述沟槽从所述一侧的主面贯通所述第2半导体区域和第3半导体区域，底面到达所述第1半导体区域；所述第1绝缘膜形成在所述沟槽的侧面和底面；所述第1导电层埋入所述第1绝缘膜的内侧；所述控制电极与所述第1导电层电连接；所述第1电极与所述第1半导体区域电连接；所述第3电极与所述第3半导体区域电连接；所述终端区域具有沟、第2绝缘膜和第2导电层；其中，所述沟从第2半导体区域露出的顶面面向深度方向来形成来包围所述元件区域；所述第2绝缘膜形成在所述沟的侧壁和底面；所述第2导电层隔着所述第2绝缘膜埋入所述沟的内侧；从所述第2半导体区域的顶面到所述沟的底面为止的沟的深度为所述第2半导体区域厚度的0.9～2.0倍，所述第2半导体区域和所述第1半导体区域间的电容为C1，所述沟的所述第1导电层和所述第1半导体区域间的电容为C2，所述沟的两侧壁部的所述第1导电层和所述第2半导体区域间的电容分别为C3、C4，则C3、C4＞＞C1、C2。
由本发明的半导体装置，可以缓和接合终端区域的电场，高耐压化。
附图说明
图1为显示以往例涉及的半导体装置中电位分布模拟结果的示意图(10V/根)。
图2为本发明第1实施方式涉及的半导体装置的元件区域的示意的截面结构图。
图3为本发明第1实施方式涉及的半导体装置的接合终端区域的示意的截面结构图。
图4为本发明第1实施方式涉及的半导体装置的接合终端区域各部电容的模型图。
图5为显示本发明第1实施方式涉及的半导体装置中，较浅地设定沟槽深度时电位分布模拟结果的示意图(10V/根)。
图6为显示本发明第1实施方式涉及的半导体装置中，较浅地设定沟槽深度，且最优化p型基础层间隔时电位分布模拟结果的示意图(20V/根)。
图7为表示耐压相对值和沟槽深度/基础深度(WT/WB)关系的特性图。
图8为显示与图4对应的容量C1～C4和集电压VCE(V)之间关系的特性图。
图9为本发明第1实施方式涉及的半导体装置的接合终端区域中，场板电极结构的示意截面结构图。
图10为本发明第1实施方式涉及的半导体装置的接合终端区域中，与由第2导电层组成的栅极连接的取出电极和与该取出电极连接的场板电极结构的示意的截面结构图。
图11为本发明第1实施方式涉及的半导体装置的接合终端区域中，与多个第2导电层连接且成为漂浮状态的取出电极结构的示意的截面结构图。
符号说明
2  n型基础层(第1半导体区域)
3  n型缓冲层
4、34  p型基础层(第2半导体区域)
5a  一侧的主面
5b  另一侧的主面
8  栅极(第1导电层、第2导电层)
10  n型发射(源)区域(第3半导体区域)
12  栅绝缘膜
14、18  层间绝缘膜
16  发射(源)区域
20  场板电极
22  取出电极
31  n型基础层
35  沟槽
51  元件区域
52  接合终端区域
55  终端沟槽
具体实施方式
以下，参照附图，说明本发明实施方式。以下附图的记载中，对同一或类似的部分赋予同一或类似的符号。只是，附图为示意的，应注意和现实不同的地方。另外，即使在附图相互间也会有相互的尺寸关系或比例不同的部分。
以下所示的实施方式例示了用于具体化本发明实施方式的装置或方法，该发明的实施方式并不特定各构成部分的配置等为下述的物体。该发明的实施方式在权利要求的范围内可以添加各种的变化。
第1实施方式
本发明第1实施方式涉及的半导体装置的元件区域51的示意性截面结构如图2所示。另外，第1实施方式涉及的半导体装置的接合终端区域52的示意性截面结构如图3所示。元件区域51和接合终端区域52在上述中为扩大一部分而示意性显示的，连续的形成而配置于纸面左右方向和里外方向。另外，从上面看，以包围元件区域51的方式配置接合终端区域52。
第1实施方式涉及的半导体装置的元件区域51配置于具有一侧的主面5a和另一侧的主面5b的半导体基体上。该半导体基体如图2所示，具有第1半导体区域(n-型基础层)2、第2半导体区域(p型基础层)4、第3半导体区域(n型发射区域)10、沟槽35、栅极绝缘膜12、栅极(第1导电层)8、控制电极(省略图示)、第1电极(集电极)(省略图示)和第3电极16(发射电极)，其中，所述第1半导体区域2具有第1导电型的杂质；所述第2半导体区域4与第1半导体区域2的顶面相接，在一侧的主面5a上露出一部分，且为与第1导电型不同的第2导电型；所述第3半导体区域10与第2半导体区域4的顶面相接，在所述一侧的主面5a上露出一部分，且为第1导电型；所述沟槽35从所述一侧的主面5a贯通第2半导体区域4和第3半导体区域10，底面到达所述第1半导体区域2；所述栅极绝缘膜12形成在沟槽35的侧面和底面；所述栅极(第1导电层)8埋入所述栅极绝缘膜12的内侧；所述控制电极与栅极8电连接；所述第1电极与第1半导体区域2电连接；所述第3电极16与第2半导体区域4和第3半导体区域10电连接。
图2所示的半导体装置中，作为绝缘栅双极晶体管(IGBT：Insulated GateBipolar Transistor)而构成时，在第1半导体区域2的另一侧主面5b上进一步配置有第2导电型的第4半导体区域(集电极区域)。IGBT时，第2半导体区域4和第3半导体区域10分别成为源区域和发射区域。
而另一方面，图2所示的半导体装置中，作为绝缘栅场效应晶体管(MISFET：Metal Insulator Semiconductor Field Effect Transistor)而构成时，在第1半导体区域2的另一侧主面5b上优选进一步配置第1导电型的第4半导体区域(漏极区域)。MISFET时，第2半导体区域4和第3半导体区域10分别成为基础区域和源区域。
由栅极(8)/栅极绝缘膜(12)/p型基础层(4)组成的MIS结构的p型基础层4的界面附近在导通状态下形成有n隧道(channel)区域，这一点无论在IGBT的情况下还是在MISFET的情况下都是一样的。
另外，也可以是如图2所示在p型基础层4和n-型基础层2之间介入n型缓冲层3，来防止相邻的p型基础层4间的冲穿(punching through)，作为明确规定n隧道MIS结构的隧道长的结构。
如图2所示，在沟槽35的上部，在n型发射(源)区域10和栅极绝缘膜12和栅极8的上部配置有层间绝缘膜14。层间绝缘膜14和后述的接合终端区域52的层间绝缘膜18可以以相同的材料，同时的工艺来形成。
从第1实施方式涉及的半导体装置的上方看，以包围元件区域51的方式而形成的接合终端区域52如图3所示，具有第1半导体区域(n-型基础层)2、第2半导体区域(p型基础层)4、终端沟槽55、栅极绝缘膜12、栅极(第2导电层)8，其中，所述第1半导体区域2具有第1导电型的杂质；所述第2半导体区域4与第1半导体区域2的顶面相接，且为与第1导电型不同的第2导电型；所述终端沟槽55由从第2半导体区域4的顶面(一侧的主面5a)向深度方向形成的沟来组成；所述栅极绝缘膜12形成在终端沟槽55的侧壁和底面；所述栅极8隔着栅极绝缘膜12而埋入终端沟槽55的内侧；从第2半导体区域4的顶面到终端沟槽55的槽的底面为止的深度WT为第2半导体区域厚度WB的0.9～2.0倍
在第1实施方式涉及的半导体装置的接合终端区域52中如图3所示，进一步具有在第2半导体区域4的顶面(一侧的主面5a)配置的层间绝缘膜18和配置在层间绝缘膜18上的场板电极20。
本发明的第1实施方式涉及的半导体装置中，由元件区域51内的第1导电层组成的栅极8和由接合终端区域52内的第2导电层组成的栅极8如图2、2所示可以通过同时的工艺，由填充有多硅的沟槽结构来形成。
第1实施方式涉及的半导体装置中，元件区域51内的p型基础层4和接合终端区域52内的p型基础层4可以通过同时的工艺来形成。
另外，第1实施方式涉及的半导体装置中，接合终端区域52内的终端沟槽55如图3所示形成为纸面的垂直方向或形成为在元件表面包围元件区域51的环状。而在接合终端区域52中，扩散形成于外周的p型基础层4进一步分割形成为环状。
第1实施方式涉及的半导体装置的接合终端区域52的结构中各部的电容的模型如图4所示。
对p型基础层4分割形成为环状的外周结构的元件施加电压时，各部位的电位如图4所示，也可以作为容量的分布常数电路进行解析。
作为第1实施方式涉及的半导体装置在如图2所示的IGBT或MISFET中，施加接近于规定的耐压临界为止的集电极电压或漏极电压时，如图4内示意性所示，在n-型基础层2(n-漏电极区域)内形成空乏层。另外，在p型基础层4和终端沟槽55内的栅极8间由于形成薄的栅极绝缘膜12，C3、C4、C1、C2间优选成立如后述(1)式的关系。
这时，表面附近的电位分布由串联连接的p型基础层4和终端沟槽55内的多晶硅(栅极8)间的容量结合来决定。
如果利用该性质，可以任意调整外周的电位分布。
如图4所示，表示p型基础层4厚度的基础深度定义为WB，沟槽深度定义为WT。C1表示p型基础层4和n-型基础层2间的电容。C2表示沟槽结构中栅极8和n-型基础层2间的电容。C3、C4表示沟槽结构中栅极8和p型基础层4间的电容。在上述的各部电容间，优选成立为如式(1)的关系。
C3、C4＞＞C1、C2                            (1)
另外，第1实施方式涉及的半导体装置中，图5显示较浅地设定沟槽深度时的电位分布模拟结果的示意图。即，图5中，不最优化p型基础层4的间隔，而只是设定各沟槽(35、55)的深度比相邻的沟槽(35、55)的间隔(p型基础层4的宽度)浅，就有接合终端区域52的电场缓和效果，得到高耐压。在图5中，各线以10V/根来表示。
在第1实施方式涉及的半导体装置中，图6进一步显示设定各沟槽(35、55)的深度比相邻的沟槽(35、55)的间隔(p型基础层4的宽度)浅，且最优化p型基础层4的间隔时的电位分布模拟结果的示意图。即，图6中，显示为得到高耐压而最优化地设定外周各部的p型基础层4的分割宽度的模拟结果。
图6中，各线以20V/根来表示。从图6可知，各沟槽(35、55)的深度设定为比相邻的沟槽(35、55)的间隔(p型基础层4的宽度)浅，且最优化p型基础层4的间隔时，可以显著地得到元件区域51附近的电场缓和效果，且等电位面从元件区域51均匀地延伸到隔开的接合终端区域52。
耐压相对值和沟槽深度/基础深度(WT/WB)的关系如图7所示。由图7可知，沟槽深度/基础深度(WT/WB)的值例如在大约为0.9～2.0的范围内，可以得到希望的耐压相对值。
在第1实施方式涉及的半导体装置中，图8显示设定各沟槽(35、55)的深度比相邻的沟槽(35、55)的间隔(p型基础层4的宽度)浅，且最优化p型基础层4间隔时的与图4对应的容量C1～C4和集电压VCE(V)的关系。在IGBT结构中，施加集电压VCE＝600V时，WT/WB＝1.3，可以得到式(2)的结果。即，成立(1)式的关系。
C1∶C2∶C3∶C4＝1∶1.5∶79∶79                        (2)
图6中所示的、为了找出最优化外周各部的p型基础层4的分割宽度以得到高耐压而设定的模拟结果，p型基础层4的扩散深度WB与沟槽深度WT的比需要抑制在WB∶WT＝1∶0.9～1∶2.0左右。
终端沟槽55的深度WT如果较深，由于增加了终端沟槽55的侧面面积，则栅极8和n-型基础层2间的容量(C2)变大，变得不能满足作为电位分布控制可能的前提的(1)式条件(C3、C4＞＞C1、C2)。
另外，WB∶WT＝1∶0.9时，即，即使沟槽深度WT比p型基础层4的深度WB浅的情况，由集电压VCE(V)的施加，通过来自p型基础层4/n-型基础层2间的pn节的空乏层的扩大，分割p型基础层4，可以期待同等的效果。只是，为了充分得到本发明第1实施方式涉及的半导体装置的效果，优选WT/WB＞1。
外周结构
第1实施方式涉及的半导体装置中，可以多个组合实施以下的多个结构，来最优化地调整外周结构。
(a)适宜地设定接合终端区域52的p型基础层4的分割尺寸。即，离元件区域51近的地方相对宽地设定p型基础层4的宽度，随着远离元件区域51，相对窄地设定p型基础层4的宽度，从而可以确保大的耐压。
(b)沟槽侧壁的栅极绝缘膜12的厚度为可以使用2种以上的情况时，例如，如果在元件区域51附近的沟槽使用薄的栅极绝缘膜12，而随着远离元件区域51，使用相对厚的栅极绝缘膜12，那么接合终端区域52中，离元件区域51越近，容量C1变大，而另一方面，相对于由元件区域51向远离方向的位置变化，离元件区域51近的地方的电位变化变小，电场被缓和。
虽然远离元件区域51的地方的电位变化大，电场高，但是由于p型基础层4和n-基础层2之间的电位差小，不产生远离元件区域51的地方的耐压破坏。
(c)第1实施方式涉及的半导体装置的接合终端区域中，图9显示场板电极结构的示意性截面结构。即，如图9所示，具有至少设置在元件区域51附近的接合终端区域52上的层间绝缘膜18和在层间绝缘膜18上延伸而配置的场板电极20。
场板电极20可以和与发射区域(源区域)10连接的第3电极等电位，或与由元件区域51内的第1导电层组成的栅极8等电位。
层间绝缘膜18例如可以使用磷硅酸玻璃(PGS：Phospho Silicate Glasses)膜、硼磷硅酸玻璃(BPSG：Boro-Phospho Silicate Glass)膜、无掺杂硅酸盐玻璃膜、氮化硅膜和多晶硅膜等。
场板电极20例如可以以铝电极来形成，在由PSG膜等组成的层间绝缘膜18上通过制成场板电极20使元件区域51附近地方的电位变化变小，可以缓和电场。
(d)在第1实施方式涉及的半导体装置的接合终端区域52中，图10显示与由第2导电层组成的栅极8连接的取出电极22和由与该取出电极22连接的场板电极20组成的结构的示意性截面结构。
即，具有层间绝缘膜18、取出电极22和场板电极20，其中，该层间绝缘膜18设置在接合终端区域52上，该取出电极22在接合终端区域52上隔着层间绝缘膜18而设置成与由第2导电层组成的栅极8相连接，该场板电极20延伸在层间绝缘膜18上而设置成与取出电极22连接。
层间绝缘膜18例如可以使用PSG膜、BPSG膜、无掺杂硅酸盐玻璃膜、氮化硅膜和多硅膜等而形成。场板电极20例如以铝电极而形成，在由PSG膜等组成的层间绝缘膜18上通过制成场板电极20，减小场板电极20下侧的p型基础层4附近的电位变化，可以缓和电场。
(e)第1实施方式涉及的半导体装置的接合终端区域中，图11显示与由多个第2导电层组成的栅极8相连接，且为漂浮(floating)状态的取出电极22结构的示意性结构。
即，具有层间绝缘膜18和取出电极22，其中，该层间绝缘膜18设置在接合终端区域52上，该取出电极22在接合终端区域52上隔着层间绝缘膜18而设置成与由多个第2导电层组成的栅极8连接，该取出电极22为漂浮状态。例如，由多个第2导电层组成的栅极8由漂浮状态的多晶硅层来形成。
取出电极22如图11所示，可以形成为以漂浮状态与多硅晶层之间共通连接。
(f)由于在最外周部停止空乏层的延伸，可以扩散形成高杂质密度层。
(g)可以具有这样的结构，即将形成最外周部的多个终端沟槽55的栅极8作为与n-基础层2或漏电极(集电极)连接的等电位等位环(EQR：Equi-potential Ring)来使用。
(h)也可以具有在元件区域51和接合终端区域52交界的元件区域51侧制成数列沟槽以实现电场缓和的结构。
(i)或者还可以具有在接合终端区域52中，通过根据位置来改变终端沟槽55的宽度来试图缓和电场的结构。
由第1实施方式涉及的半导体装置，可以缓和接合终端区域的电场，实现高耐压化。
其它的实施方式
像上述那样通过第1实施方式记载了本发明，但是成为该公开一部分的论述和附图只是例示性的，不应该理解为是限定该发明的记载。由该公开本领域的技术人员可以知道各种各样的取替实施方式、实施例和运用技术。
作为第1实施方式涉及的半导体装置虽然公开了具有沟槽结构的IGBT、MISFET等例子，但是并不限于此，在具有沟槽结构的注入增强栅晶体管(IEGT：Injection Enhanced Gate Transistor)、静电感应晶体管(SIT：StaticInduction Transistor)、静电感应(SI：Static Induction)晶闸管等装置结构中也可以适用。
进一步，作为半导体材料并不限定于硅，也可以适用SiC、GaN系、GaAs系、InP系等化合物半导体、或异质接合的基础结构、或HEMT结构的隧道结构。
像这样本发明包括在这里没有记载的各种各样的实施方式。
本发明的半导体装置可以在适用于各种电力转换装置的能量半导体元件整体中利用。

Claims (11)

1.一种半导体装置，其特征在于，
半导体基体具有含第1导电型杂质的第1半导体区域，和与所述第1半导体区域的顶面相接且为与第1导电型不同的第2导电型的第2半导体区域，
所述半导体基体中具有：
形成有开关元件的元件区域，
从上面看以包围所述元件区域的方式形成的终端区域，
从所述终端区域的所述第2半导体区域的顶面向深度方向形成的沟，
形成在所述沟的侧壁和底面的绝缘膜，和
隔着所述绝缘膜埋入所述沟内侧的第1导电层；
从所述第2半导体区域的顶面到所述沟的底面为止的沟的深度为所述第2半导体区域的厚度的0.9～2.0倍，
从上面看，在所述终端区域中，在沿着从所述元件区域侧向半导体装置的终端侧的方向上，排列有多个分别在与该方向垂直的方向上延伸的所述沟，
相邻的所述沟的间隔，设置成所述终端侧比所述元件区域侧狭窄。
2.一种半导体装置，其特征在于，
在半导体基体中具有一侧的主面和另一侧的主面；
所述半导体基体中具有形成有开关元件的元件区域，和从上面看以包围所述元件区域的方式形成的终端区域；
所述元件区域具有：
含第1导电型的杂质的第1半导体区域，
与所述第1半导体区域的顶面相接、在所述一侧的主面上露出一部分且为与第1导电型不同的第2导电型第2半导体区域，
与所述第2半导体区域的顶面相接、在所述一侧的主面上露出一部分且为第1导电型的第3半导体区域，
从所述一侧的主面贯通所述第2半导体区域和第3半导体区域且底面到达所述第1半导体区域的沟槽，
形成在所述沟槽的侧面和底面的第1绝缘膜， 
埋入所述第1绝缘膜内侧的第1导电层，
与所述第1导电层电连接的控制电极，
与所述第1半导体区域电连接的第1电极，和
与所述第3半导体区域电连接的第3电极；
所述终端区域具有：
从第2半导体区域露出了的顶面向深度方向以包围所述元件区域的方式形成的沟，
形成在所述沟的侧壁和底面的第2绝缘膜，和
隔着所述第2绝缘膜埋入所述沟的内侧的第2导电层；
从所述第2半导体区域的顶面到所述沟的底面为止的沟的深度为所述第2半导体区域的厚度的0.9～2.0倍，
所述第2半导体区域和所述第1半导体区域间的电容为C1，所述沟的所述第1导电层和所述第1半导体区域间的电容为C2，所述沟的两侧壁部的所述第1导电层和所述第2半导体区域间的电容分别为C3、C4，则当集电压为600V时，C1～C4满足C1∶C2∶C3∶C4＝1∶1.5∶79∶79的关系。
3.根据权利要求2所述的半导体装置，其中，从上面看，在所述终端区域中，在沿着从所述元件区域侧向半导体装置的终端侧的方向上，排列有多个分别在与该方向垂直的方向上延伸的所述沟，
相邻的所述沟的间隔，设置成所述终端侧比所述元件区域侧狭窄。
4.根据权利要求2所述的半导体装置，其中，从上面看，在所述终端区域中，在沿着从所述元件区域侧向半导体装置的终端侧的方向上，排列有多个分别在与该方向垂直的方向上延伸的所述沟，
所述第2绝缘膜在所述沟的侧面的厚度，设置成所述终端侧比所述元件区域侧厚。
5.根据权利要求1或4所述的半导体装置，其中，相邻的所述沟的间隔比所述沟的深度大。
6.根据权利要求2所述的半导体装置，其中，进一步具有：
至少设置在所述元件区域附近的所述终端区域上的层间绝缘膜，
在所述层间绝缘膜上延伸而设置的场板电极。 
7.根据权利要求6所述的半导体装置，其中，所述场板电极与所述第3电极等电位。
8.根据权利要求6所述的半导体装置，其中，所述场板电极与所述控制电极等电位。
9.根据权利要求2所述的半导体装置，其中，具有：
设置在所述终端区域上的层间绝缘膜，
在所述终端区域上隔着所述层间绝缘膜设置的、与所述第2导电层连接的取出电极，
在所述层间绝缘膜上延伸而设置的、与所述取出电极连接的场板电极。
10.根据权利要求2所述的半导体装置，其中，具有：
设置在所述终端区域上的层间绝缘膜，
在所述终端区域上隔着所述层间绝缘膜设置的、与多个所述第2导电层连接的取出电极；
所述取出电极为浮接状态。
11.根据权利要求1所述的半导体装置，其中，从上面看，在所述终端区域中，在沿着从所述元件区域侧向半导体装置的终端侧的方向上，排列有多个分别在与该方向垂直的方向上延伸的所述沟，
所述绝缘膜在所述沟的侧面的厚度，设置成所述终端侧比所述元件区域侧厚。 
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