JP5452195B2 - 半導体装置及びそれを用いた電力変換装置 - Google Patents

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Description

本発明は半導体装置及びそれを用いた電力変換装置に係り、特に、トレンチ絶縁ゲート構造を有する絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略する）に好適な半導体装置及びそれを用いた電力変換装置に関する。
ＩＧＢＴは、コレクタ電極とエミッタ電極間に流れる電流を、ゲート電極に印加する電圧によって制御するスイッチング素子である。ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまで及び、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナーや電子レンジ等の小電力機器から、鉄道や製鉄所のインバータ等、大電力機器まで幅広く用いられている。
ＩＧＢＴには、これら電力機器の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。同時にＥＭＣノイズや誤動作、モーターの絶縁破壊等の問題を防ぐため、アプリケーションの仕様に応じてｄｖ／ｄｔを制御できることが要求されている。
ところで、特開２０００−３０７１１６号公報には、図２３に示すように、トレンチゲートの配列ピッチを変えた構造のＩＧＢＴが開示されている。図２３のＩＧＢＴの特徴は、トレンチゲートの間隔が広い箇所には、ｐチャネル層１０６を形成せず、フローティングｐ層１０５を設けている点である。
このような構成にすることで、電流はトレンチゲートの間隔の狭い部分にのみ流れるため、短絡時に流れる過電流を抑制でき、素子の破壊耐量が向上できる。また、ホール電流の一部がフローティングｐ層１０５を経由してエミッタ電極１１４に流れ込むため、エミッタ電極１１４近傍でのホール濃度が増加し、オン電圧が低減できる効果もある。更にフローティングｐ層１０５とn-ドリフト層１０４が形成するｐｎ接合がトレンチゲートにかかる電界を緩和する効果もある。
特開２０００−３０７１１６号公報 特開２００４−３９８３８号公報 特開平５−２４３５６１号公報 特開２００９−２００１０３号公報
Y. Onozawa, et al., Proc. 19th ISPSD, pp13-16, 2007．
しかしながら、図２３で示すＩＧＢＴにおいては、ＩＧＢＴのターンオン時に、ＩＧＢＴや対アームのダイオードの出力電圧の時間変化率ｄｖ／ｄｔの制御性が低下する問題が発生する場合がある。図２４に、ターンオン時のコレクタ−エミッタ間電圧の計算波形の特性図を示す。該図に示すように、ゲート抵抗を変えてもｄｖｃｅ／ｄｔが変わらず制御できない期間がある。
この理由は以下のように考えられる。即ち、ＩＧＢＴがターンオンすると図２３におけるフローティングｐ層１０５に過渡的にホールが流れ込み、フローティングｐ層１０５の電位が高くなる。この際、ゲート絶縁膜１１０の寄生容量を介して、ゲート電極１０９に変位電流が流れ、ゲート電位が持ち上げられるため、ＭＯＳＦＥＴ構造の相互コンダクタンスｇｍとゲート−エミッタ間電圧の時間変化率ｄｖｇｅ／ｄｔの積で決まるコレクタ電流の時間変化率ｄｉｃ／ｄｔが増加し、スイッチング速度が加速する。フローティングｐ層１０５に過渡的に流れ込むホールの量は、主として半導体内部の構造で決定され、外部のゲート抵抗で制御することは難しい。
従って、加速されたｄｉｃ／ｄｔを外部のゲート抵抗で制御することができず、その結果としてＩＧＢＴと対アームのダイオードの電圧の時間変化率ｄｖ／ｄｔがゲート抵抗で制御できない期間が発生する。
このフローティングｐ層１０５の影響によるゲート電位の持ち上がりを抑制するために、以下のような手法が開示されている。
特許文献２では、図２５に示すように、フローティングｐ層１０５とエミッタ電極１１４を抵抗２０１を介して電気的に接続することで、フローティングｐ層１０５の電位の持ち上がりを抑制している。
これによりフローティングｐ層１０５からゲート電極１０９に流れ込む変位電流が減少してゲート電位の持ち上がりを抑制し、その結果としてＩＧＢＴと対アームのダイオードのｄｖ／ｄｔの制御性を向上させることができる。
特許文献３には、図２６に示すように幅広のトレンチゲートを設け、トレンチゲートからの電子の注入を促すことにより低損失にすることが開示されている。特許文献３には明示されていないが、フローティングｐ層を用いずにトレンチゲート底で耐圧を保持するため、フローティングｐ層の影響によるゲートの電位変動がなく、ｄｖ／ｄｔの制御性を向上することができる。
特許文献４には、図２７に示すように、トレンチの側壁にゲート電極３０１を形成し、ゲート電極３０１間に絶縁層３０２を充填することで、ゲート絶縁膜の寄生容量を低減することが開示されている。ゲート絶縁膜の寄生容量が低減するため、ゲート電圧の持ち上がりが制御でき、ｄｖ／ｄｔの制御性を向上することができる。
非特許文献１には、図２８に示すように、エミッタ電極と電気的に接続したｐベース層１０６を、各セル毎にトレンチと並行する奥行き方向に向かって交互に配置することで、フローティングｐ層を用いることなく耐圧を保持することが開示されている。フローティングｐ層を用いないため、フローティングｐ層の影響によるゲートの電位変動がなく、ｄｖ／ｄｔの制御性を向上することができる。
ところで、ＩＧＢＴにおいては、低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上することが要求されている。この課題に対し、上記文献の構造には、以下のような改善点があることがわかった。
特許文献２の場合、フローティングｐ層１０５とエミッタ電極１１４間の抵抗２０１の抵抗値を小さくするほどｄｖ／ｄｔの制御性は向上するが、オン状態において注入されるホール電流の一部が、抵抗２０１を介してエミッタ電極１１４に流れ出てしまうため、電子の注入を促す効果が薄れ、オン電圧が上昇し、損失が増加する。逆に、抵抗２０１の抵抗値を大きくするとオン電圧の上昇は小さくなるが、ｄｖ／ｄｔの制御性は低下するという問題がある。
特許文献３の場合、幅広のトレンチゲートを設けているため、ゲートの寄生容量が大きいため、ＩＧＢＴの帰還容量がおおきくなり、スイッチング損失やゲート駆動回路の電力が増大する問題がある。
特許文献４の場合、電子の注入を促すためにトレンチの幅を広げると、側壁に形成したゲート電極３０１の底部の電界が増大し、耐圧や信頼性が低下する問題がある。
非特許文献１の場合、ｐベース層１０６が間引かれているために、ゲート電極１０９にかかる電界が増大し、耐圧や信頼性が低下する問題がある。
本発明は上述の点に鑑みなされたもので、その目的とするところは、低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置及びそれを用いた電力変換装置を提供することにある。
本発明の半導体装置は、上記目的を達成するために、第１導電型の第１半導体層と、該第１半導体層の表面付近に形成された第２導電型の第２半導体層と、前記第１半導体層に隣接し、前記第２半導体層とは逆側の表面付近に形成された第２導電型の第３半導体層と、該第３半導体層の上部に選択的に設けられた第１導電型の第４半導体層と、該第４半導体層と前記第３半導体層を貫き、前記第１半導体層に達するトレンチと、該トレンチの内壁に沿って設けられたゲート絶縁層と、前記トレンチ内に設けられた絶縁層と、前記ゲート絶縁層の内側空間に充填された第１導電層と、前記絶縁層の表面に設けられた第２導電層とを備え、前記第１導電層は、前記トレンチ内で前記絶縁層と第２導電層を挟んで分割された断面構造を有するか、或いは前記トレンチの幅ａは、該トレンチを形成しない領域の幅ｂよりも広く形成され、かつ、幅ａの広い前記トレンチの側壁に前記第１導電層が設けられていることを特徴とする。
また、本発明の電力変換装置は、一対の入力端子と、該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置において、前記複数の半導体スイッチング素子の各々が、上記の半導体装置であることを特徴とする。
本発明の半導体装置及びそれを用いた電力変換装置によれば、低損失と高耐圧を保持しながら帰還容量を低減することができ、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる効果がある。
本発明の半導体装置の実施例１であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例１であるＩＧＢＴと特許文献１に開示されているＩＧＢＴの帰還容量のコレクタ電圧依存性を示す特性図である。 本発明の半導体装置の実施例１であるＩＧＢＴにおけるターンオン時のコレクタ−エミッタ間電圧の計算波形を示す特性図である。 本発明の半導体装置の実施例１であるＩＧＢＴの製造工程を示す図である。 本発明の半導体装置の実施例２であるＩＧＢＴを示す断面図である。 実施例２におけるＩＧＢＴのターミネーション領域の断面図である。 本発明の半導体装置の実施例３であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例４であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例４の他の例であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例４の更に他の例であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例５であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例５の他の例であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例５の更に他の例であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例６であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例７であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例７の他の例であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例７の他の例であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例７の他の例であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例７の他の例であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例８であるＩＧＢＴを示す断面図である。 本発明の半導体装置の実施例９であるＩＧＢＴを示す断面図である。 本発明の電力変換装置の一実施例を示す回路図である。 特許文献１に開示されている従来のＩＧＢＴを示す断面図である。 特許文献１に開示されている従来のＩＧＢＴにおけるターンオン時のコレクタエミッタ間電圧の計算波形を示す特性図である。 特許文献２に開示されている従来のＩＧＢＴを示す断面図である。 特許文献３に開示されている従来のＩＧＢＴを示す断面図である。 特許文献４に開示されている従来のＩＧＢＴを示す断面図である。 非特許文献１に開示されている従来のＩＧＢＴを一部破断して示す斜視図である。 実施例２における層間膜の厚さの根拠を説明するための特性図である。
以下、図示した実施例に基づき本発明の半導体装置を詳細に説明する。
（実施例１）
図１に、本発明の半導体装置の実施例１であるＩＧＢＴの断面構造を示す。
該図に示すＩＧＢＴは、第１導電型の第１半導体層であるｎ-ドリフト層１０４と、このｎ-ドリフト層１０４の表面付近に形成され、反対側がコレクタ電極１０と接触する第２導電型の第２半導体層であるｐコレクタ層１０２と、ｎ-ドリフト層１０４に隣接し、ｐコレクタ層１０２とは逆側の表面付近に形成された第２導電型の第３半導体層であるｐチャネル層１０６と、このｐチャネル層１０６の上部に選択的に設けられた第１導電型の第４半導体層であるｎエミッタ層１０７と、該ｎエミッタ層１０７とｐチャネル層１０６を貫き、ｎ-ドリフト層１０４に達するトレンチ４２３と、このトレンチ４２３の内壁に沿って設けられたゲート絶縁膜４０２と、トレンチ４２３内に設けられた絶縁膜４０３と、ゲート絶縁膜４０２の内側空間に充填された第１導電層であるゲート電極４０１と、絶縁膜４０３の表面に設けられ、一部がトレンチ４２３内でｎ-ドリフト層１０４側に突出している第２導電層であるエミッタ電極４０４と、ｐコレクタ層１０２とｎ-ドリフト層１０４の間に形成されるｎバッファ層１０３と、ｐチャネル層１０６内に形成されるｐコンタクト層１０８とから概略構成されている。尚、１０１はコレクタ端子、１１５はゲート端子、１１６はエミッタ端子である。
そして、本実施例のＩＧＢＴでは、ｎ-ドリフト層１０４が、トレンチ４２３内で絶縁膜４０３とエミッタ電極４０４を挟んで分割された断面構造となっている。また、トレンチ４２３の幅ａは、トレンチを形成しない領域の幅ｂよりも広く形成され、図１ではａ＞ｂの関係にあり、幅の広いトレンチ４２３の側壁にゲート電極４０１が設けられている。また、ゲート電極４０１は、ゲート絶縁膜４０２と層間膜となる厚い絶縁膜４０３（例えばゲート絶縁膜４０２は１００ｎｍ程度、絶縁膜（層間膜）４０３は１０００ｎｍ程度）で覆われているので、ゲートの寄生容量が、図２３で示す従来のＩＧＢＴに比べて大幅に低減できる。即ち、従来のＩＧＢＴは、ゲートの両側が薄いゲート絶縁膜で覆われているが、本実施例の構造では、片側はゲート絶縁膜４０２、片側は厚い層間膜（絶縁膜４０３）で覆われているため、厚い層間膜側の寄生容量が低減する。変位電流は、（寄生容量）×（フローティングｐ層の電位変化）となり、寄生容量が小さいと変位電流も小さく、ゲートの電位上昇が制御できるため、ｄｖ／ｄｔの制御性を向上させることができる。
図２は、本発明の実施例１のＩＧＢＴと従来のＩＧＢＴの帰還容量のコレクタ電圧依存性の計算結果を示すものである。ゲートの寄生容量はＩＧＢＴの帰還容量成分であり、寄生容量を低減することで帰還容量は低減する。該図から明らかな如く、本発明の実施例１のＩＧＢＴは、従来のＩＧＢＴに比べて帰還容量が１／４程度までに低減している。
更に、本発明の実施例１のＩＧＢＴは、従来のＩＧＢＴで設けられていたフローティングｐ層を設けていないため、フローティングｐ層の影響によるゲートの電位変動がなく、ｄｖ／ｄｔの制御性を向上することができる。また、フローティングｐ層を設けないことで懸念される耐圧や信頼性の低下については、トレンチ４２３内にエミッタ電極４０４がｎ-ドリフト層１０４側に突出して設けられている（分割されて配置されている）ことから、エミッタ電極４０４がゲート電極４０１の角部にかかる電界を緩和するフィールドプレートとして働くため、耐圧や信頼性の低下を防止することができる。
図３は、本発明の実施例１のＩＧＢＴにおけるターンオン時のコレクタ−エミッタ間電圧の計算波形を示すものである。該図から明らかな如く、本発明の実施例１のＩＧＢＴでは、図２４に示す従来のＩＧＢＴの場合と違い、ゲート抵抗を変えることで、コレクタエミッタ間電圧のｄｖｃｅ／ｄｔが制御できることがわかる。
図４（ａ）〜（ｋ）は、本発明の実施例１のＩＧＢＴの製造工程の一例を示すものである。先ず図４（ａ）に示すｎ-ドリフト層１０４に、図４（ｂ）に示すように、ホトレジスト５０１でパターニングをし、図４（ｃ）に示すように、異方性エッチングにより幅の広いトレンチ４２３を形成する。次に図４（ｄ）に示すように、ゲート絶縁膜４０２を形成し、図４（ｅ）に示すように、ゲート電極４０１の材料であるポリシリコンを堆積し、異方性エッチングによりエッチバックすると、図４（ｆ）に示すように、ポリシリコンからなるゲート電極４０１がサイドウオールとして、トレンチ４２３の側壁に形成される。次に図４（ｇ）に示すように、ホトレジスト５０２でパターニングをし、ｐ型，ｎ型のイオン打ち込みをし、図４（ｈ）に示すように、ｐチャネル層１０６及びｎエミッタ層１０７を形成する。次に図４（ｉ）に示すように、絶縁膜４０３を堆積し、図４（ｊ）に示すようにコンタクトホールを開け、ｐコンタクト層１０８を形成する。最後に図４（ｋ）に示すように、エミッタ電極４０４及びコレクタ端子１０１，ｎバッファ層１０３，ｐコレクタ層１０２，コレクタ電極１００を形成し、完成となる。
尚、本実施例では、裏面のコレクタ端子１０１やｐコレクタ層１０２を表面工程の後に形成しているが、コレクタ端子１０１やｐコレクタ層１０２が最初から形成されているエピ基板を用いてもかまわない。
以上のように、本発明の実施例１のＩＧＢＴでは、幅の広いトレンチ４２３の側壁にゲート電極４０１を設けているので、ゲートの寄生容量を低減し、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上することができる。
（実施例２）
図５は、本発明の実施例２のＩＧＢＴの断面構造を示すものである。実施例２に示すＩＧＢＴの特徴は、絶縁膜４０７を周辺領域（図示せず：チップの周辺領域）での絶縁膜４０３（図６参照）よりも薄くすることで、エミッタ電極４０４によるフィールドプレート効果を高め、更なる高耐圧化が可能なことである。図のように、ゲート電極４０１の角部（ゲート電極４０１の下側のエミッタ電極４０４に近い角部）とエミッタ電極４０４の端部（ゲート電極４０１に最も近い角部）が近いほど、フィールドプレート効果は高くなり、ＩＧＢＴの高耐圧化ができる。
しかしながら、図６で示す深いｐ層４０５（フローティングｐ層やチャネル層に比べて深い）とフローティング電極４０６からなるＩＧＢＴの周辺領域においては、絶縁膜４０３が薄く（絶縁膜４０７と同程度）なると、層間膜中での電界が高くなり、周辺領域での耐圧が低下する。そこで、本実施例２では、ＩＧＢＴのアクティブ領域（図５の領域）の絶縁膜４０７を周辺領域の絶縁膜４０３より薄くすることで、アクティブ領域、周辺領域共に、高耐圧を保持できるという効果がある。即ち、アクティブ領域は薄い絶縁膜４０７にした方が耐圧が向上し、周辺領域は厚い絶縁膜４０３の方が耐圧が向上するため、２つの領域で層間膜の厚さを変えるというのが本実施例の特徴である。
具体的な絶縁膜４０７の厚さとしては、３００ｎｍ〜１０００ｎｍ程度、絶縁膜４０３は１０００ｎｍ以上が望ましい。即ち、図２９に示す如く、酸化膜（絶縁膜４０７）の厚さが３００ｎｍ〜１０００ｎｍ間で耐圧が向上し続け、厚さが３００ｎｍ以下で耐圧がほぼ飽和している。また、酸化膜を薄くしすぎると、今度はイオン打ち込みの際に、層間膜の下地のＳｉ層まで不純物が拡散してしまうので、３００ｎｍ程度が望ましい。
（実施例３）
図７は、本発明の実施例３のＩＧＢＴの断面構造を示すものである。実施例３のＩＧＢＴの特徴は、トレンチ４２４が階段状に２段になっており、エミッタ電極４０４のｎ-ドリフト層１０４側端部がゲート電極４０１の角部よりも下に設けられていることである。
このような実施例３のような構造にすることで、ゲート電極４０１の角部にかかる電界は、エミッタ電極４０４のｎ-ドリフト層１０４側端部やトレンチ４２４の角部で分散され、実施例２と同様な理由により更なる高耐圧化が可能になる。
（実施例４）
図８から図１０は、本発明の実施形態４のＩＧＢＴの断面構造を示すものである。実施例４のＩＧＢＴの特徴は、トレンチ４２３の下にｐ層を挿入することで、ｐ層から空乏層が伸びて、トレンチコーナー部の電界を緩和するため、ゲート電極４０１の角部の電界を緩和でき、更なる高耐圧化が可能なことである。図８では、トレンチ４２３の下の一部にｐ層４０８が、図９ではゲート電極４０１の角部を覆うようにｐ層４０９が、図１０では、ｐ層４０９内にｎ層４１０がそれぞれ挿入されている。図１０のｎ層４１０は、ターンオン時にフローティングｐ層４０９に流れ込むホールを防止する。つまり、ｐ層の内部にｎ層を設けることで、ホールはｎ層の中には入り込まないため、フローティング層に入り込むホールが低減されるので、フローティングｐ層の電位の持ち上がりを抑制する効果がある。
（実施例５）
図１１から図１３は、本発明の実施例５のＩＧＢＴの断面構造を示すものである。実施例５のＩＧＢＴの特徴は、ｐチャネル層１０６の下側に、ｐ層４１８を設けることで、ゲート電極４０１の角部の電界が緩和され、更なる高耐圧化が可能なことである。図１１では、ｐチャネル層の下にｐ層４１８が、図１２では、ｐチャネル層１０６の両側のゲート電極４０１にかかるｐ層４１９を、図１３では片側のゲート電極４０１にかかるｐ層４２０がそれぞれ挿入された構造になっている。
（実施例６）
図１４は、本発明の実施例６のＩＧＢＴの断面構造を示すものである。実施例６のＩＧＢＴの特徴は、トレンチ４２３の上に、絶縁膜４２６とポリシリコン電極４１１からなる容量が形成されていることである。ポリシリコン電極４１１は、エミッタ電極４０４に接続され、ターンオン時にトレンチ４２３の下部を流れるホール電流の一部は、上記容量を充電するのに用いられ、トレンチ４２３の下部の電位の持ち上がりが抑制されて、ゲート電位の持ち上がりを低減できる効果がある。また、ポリシリコン電極４１１がフィールドプレートとして働き、ゲート電極４０１の角部の電界を緩和し、高耐圧化できる効果もある。
（実施例７）
図１５から図１９は、本発明の実施例７のＩＧＢＴの断面構造を示すものである。図１５では、ポリシリコン電極４１２をゲート電極４０１と同様に、トレンチ４２５の側壁に形成し、ゲート絶縁膜４０２とポリシリコン電極４１２からなる容量を、エミッタ電極４０４に接続することで、ターンオン時のゲート電位の持ち上がりを低減できる効果がある。図１６は、ポリシリコン電極４１２の間にｐ層４１３を設けることで、ポリシリコン電極４１２の角部にかかる電界を緩和し、高耐圧化が可能となる。図１７は、ｐ層４１３内にｎ層４１４を設けることで、ターンオン時にフローティングであるｐ層４１３内に流れ込むホールを防止し、フローティングｐ層の電位の持ち上がりを抑制する効果がある。図１８は、ポリシリコン電極４１２の角部を覆うようにｐ層４１５が設けており、高耐圧化が可能となる。また、図１９は、ｐ層４１５内にｎ層４１６を設けることで、ターンオン時にフローティングであるｐ層４１５内に流れ込むホールを防止し、フローティングｐ層の電位の持ち上がりを抑制する効果がある。
（実施例８）
図２０は，本発明の実施例８のＩＧＢＴの断面構造を示すものである。実施例８の特徴は、ｐチャネル層１０６の下に、ｎ層４２１が挿入されている点である。このｎ層４２１は、エミッタ電極４０４に流れ込むホールにとって障壁となるため、エミッタ近傍でのホール濃度が増加し、更なるオン電圧の低減が可能となる。
（実施例９）
図２１は、本発明の実施例９のＩＧＢＴの断面構造を示すものである。実施例９の特徴は、ｎ層４２１の下にさらにｐ層４２２が挿入されている点である。実施例８の構造においては、ｎ層４２１のキャリア濃度を高めるほど、ホールに対する障壁が高くなりオン電圧の低減効果は高まるが、オフ時のｎ層４２１での電界強度が強くなり、耐圧が低下することが考えられる。
本実施例のように、ｎ層４２１の下にｐ層４２２を追加することで、ｎ層４２１での電界強度が緩和され、キャリア濃度を高くしても耐圧が保持できるので、更なるオン電圧の低減が可能となる。
（実施例１０）
図２２は、上述した各実施例で説明したＩＧＢＴを採用した電力変換装置を示す回路図である。
図２２の実施例は、インバータの回路図を示しており、６０１はゲート駆動回路、６０２はＩＧＢＴ、６０３はダイオード、６０４，６０５は入力端子、６０６から６０８は出力端子であり、インバータ回路に本実施例１から９で説明したＩＧＢＴを適用して電力変換装置を構成している。
上述した各実施例で説明したＩＧＢＴを電力変換装置に適用することで、電力変換装置の低損失化と高信頼化が実現できる。
尚、本実施例ではインバータ回路について説明したが、コンバータやチョッパ等のその他の電力変換装置についても同様の効果が得られる。
１００ コレクタ電極
１０１ コレクタ端子
１０２ ｐコレクタ層
１０３ ｎバッファ層
１０４ ｎ-ドリフト層
１０５ フローティングｐ層
１０６ ｐチャネル層
１０７ ｎエミッタ層
１０８ ｐコンタクト層
１０９，３０１，４０１ ゲート電極
１１０，４０２ ゲート絶縁膜
１１３，３０２，４０３，４０７，４１７ 絶縁膜
１１４，４０４ エミッタ電極
１１５ ゲート端子
１１６，１１９ エミッタ端子
２０１ 抵抗
４０５，４０８，４０９，４１３，４１５，４１８，４１９，４２０，４２２ ｐ層
４０６ フローティング電極
４１０，４１４，４１６，４２１ ｎ層
４１１，４１２ ポリシリコン電極
４２３，４２４，４２５ トレンチ
４２６ 絶縁膜
５０１，５０２ ホトレジスト
６０１ ゲート駆動回路
６０２ ＩＧＢＴ
６０３ ダイオード
６０４，６０５ 入力端子
６０６，６０７，６０８ 出力端子

Claims (15)

  1. 第１導電型の第１半導体層と、該第１半導体層の表面付近に形成された第２導電型の第２半導体層と、前記第１半導体層に隣接し、前記第２半導体層とは逆側の表面付近に形成された第２導電型の第３半導体層と、該第３半導体層の上部に選択的に設けられた第１導電型の第４半導体層と、該第４半導体層と前記第３半導体層を貫き、前記第１半導体層に達するトレンチと、該トレンチの内壁に沿って設けられたゲート絶縁層と、前記トレンチ内に設けられた絶縁層と、前記ゲート絶縁層の内側空間に充填された第１導電層と、前記絶縁層の表面に設けられた第２導電層とを備え、前記第１導電層は、前記トレンチ内で前記絶縁層と第２導電層を挟んで分割された断面構造を有し、前記トレンチの幅ａは、該トレンチを形成しない領域の幅ｂよりも広く形成された、絶縁ゲート型バイポーラトランジスタであって、
    前記トレンチ内に、絶縁膜を介して第３導電層が形成され、
    前記第１導電層と前記第３導電層との間には前記絶縁層が位置し、
    前記絶縁層は、前記ゲート絶縁層より厚く形成され、
    前記絶縁ゲート型バイポーラトランジスタのアクティブ領域の絶縁層が、前記絶縁ゲート型バイポーラトランジスタの周辺領域の絶縁層より薄く形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、前記絶縁膜の厚さが前記絶縁層よりも薄いことを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１導電層は、前記ゲート絶縁層と前記絶縁層で覆われていることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記半導体装置のアクティブ領域における絶縁層の厚みは、３００ｎｍ〜１０００ｎｍであることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記トレンチが階段状で、かつ２段に形成されていることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記階段状で２段に形成されているトレンチ内の前記第２導電層の前記第１半導体層側端部が、前記第１導電層の前記第１半導体層側端部より第１半導体層側に位置していることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記トレンチの前記第１半導体層側に第２導電型の第５半導体層を設けたことを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第５半導体層は、前記第１導電層の前記第１半導体層側端部を覆うように設けられていることを特徴とする半導体装置。
  9. 請求項７又は８に記載の半導体装置において、
    前記第５半導体層内に第１導電型の第６半導体層が設けられていることを特徴とする半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記第３半導体層から前記第１半導体層側に延びる第２導電型の第７半導体層を設けたことを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第７半導体層は、前記第３半導体層の両側にある前記第１導電層の前記第１半導体層側端部に少なくとも一部が掛かっていることを特徴とする半導体装置。
  12. 請求項１０に記載の半導体装置において、
    前記第７半導体層は２層形成され、それぞれの前記第７半導体層が、前記第３半導体層の両側にある各前記第１導電層の前記第１半導体層側端部に少なくとも一部が掛かっていることを特徴とする半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記第３半導体層の前記第１半導体層側に第１導電型の第１０半導体層を設けたことを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記第１０半導体層の前記第１半導体層側に、更に第２導電型の第１１半導体層を設けたことを特徴とする半導体装置。
  15. 一対の入力端子と、該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置において、前記複数の半導体スイッチング素子の各々が、請求項１乃至１４のいずれかに記載の半導体装置であることを特徴とする電力変換装置。
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