JP4310017B2 - 半導体装置及び電力変換装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関わり、特に、トレンチ絶縁ゲート構造を有する絶縁ゲート型バイポーラトランジスタ、及び、それを利用した電力変換装置に関する。
【０００２】
【従来の技術】
従来より電力用半導体素子として絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと略記）が知られている。ＩＧＢＴは、オン動作時にｐｎｐトランジスタが作動し、伝導度変調を起こすので、オン電圧を低くできるという利点を有する。しかし、トランジスタ動作であるため、サイリスタ動作に比べ伝導度変調が十分でなく、ＧＴＯサイリスタ等に比べてオン電圧が高い。
【０００３】
近年、電力用半導体素子として、トレンチ絶縁ゲート型ＩＧＢＴが注目され始めている。トレンチ型ＩＧＢＴは絶縁ゲートが半導体に埋め込まれた構造をしている。基本的構成として、まず、高抵抗のｎ型ベース層の一方の面に、ｎ型バッファ層を挟んでｐ型コレクタ層が形成されている。ｎ型ベース層の他方の面側にはｐ型ベース層が形成されている。ｐ型ベース層には、平面形状がストライプ状をなす複数本の同じ形状を有するトレンチゲート電極が形成されている。トレンチゲート電極は電極とその周囲を絶縁膜で覆われた形状をしている。したがって、トレンチゲート電極の側壁が、ＭＯＳのチャネルとなる構造をしている。
【０００４】
トレンチ絶縁ゲート型ＩＧＢＴは、絶縁ゲートをプレーナーＩＧＢＴに比して、密に形成することができる結果、チャネル幅が広く、チャネル抵抗が低い。そのため従来のプレーナーＩＧＢＴに比べて、低いオン電圧（オン電圧：コレクタ−エミッタ間飽和電圧）が得られる。
【０００５】
しかし、トレンチ絶縁ゲート型ＩＧＢＴはチャネル幅の増大とともに飽和電流が大きくなり、短絡耐量が低くなる。
【０００６】
また、トレンチ絶縁ゲートを採用した構造が特開平5−243561 号公報において記載されている。これはホールのｎ型ベース層への注入効果を高める構造を採用している。具体的には、等間隔または、幅広に形成されたトレンチ絶縁ゲートを有するトレンチ絶縁ゲート型ＩＧＢＴにおいて、トレンチ絶縁ゲートの側壁に形成するチャネルの数を減らし、チャネル幅を狭くする。さらに、他方の面に位置する、チャネルを形成していない側のｐ型ベース層は絶縁膜で覆い、主電極と隔離してある。この構造が、注入効果を高め、サイリスタに近い伝導度変調が得られるといわれている。その結果、チャネル抵抗は増加するが、ｎ型ベース層での抵抗が低くなり、低いオン電圧が得られる。しかし、ゲートの入力容量が大きく、そのため、スイッチングが遅いため、特に高周波においてスイッチング損失が大きいという問題がある。また、駆動電力が大きいという問題もある。
【０００７】
こういった問題を解決する構造が、特開平10−178176号公報に記載されている。この構造の特徴は、チャネルを形成しない方のゲートの間隔が、形成した方の間隔より広く、それらが繰り返されていることである。
【０００８】
これにより、ゲート入力容量，スイッチング損失，駆動電力の低減が可能になる。しかし、十分な低損失化のためには、チャネルを形成しない方のゲートの間隔を広く取らなければならず、素子の耐圧が低下する問題がある。
【０００９】
【発明が解決しようとする課題】
本発明は、上記のような問題点を考慮してなされたものであり、電気的特性を向上できるトレンチ絶縁ゲート型の半導体装置を提供する。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、上記目的を達成するために、向かい合う一対の主表面を有する半導体基体と、該半導体基体の一方の主表面に接する第１導電型の第１半導体層と、前記第１半導体層と隣接する第２導電型の第２半導体層と、前記第２半導体層と隣接し前記半導体基体の他方の主表面と接する前記第１導電型の第３半導体層と、前記半導体基体の他方の主表面から前記第３半導体層を貫き、前記第２半導体層に達する複数のトレンチ絶縁ゲートと、隣り合う前記トレンチ絶縁ゲート間にあり、前記第３半導体層内で前記絶縁ゲートに接し前記半導体基体の他方の主表面に露出する第２導電型の第４半導体層を有する第１領域と、該第１領域において、前記第３半導体層及び前記第４半導体層に他方の主表面で接触する第１主電極と、隣り合う前記トレンチ絶縁ゲート間にあり、前記第３半導体層と、前記第３半導体層の中央部に、前記第３半導体層よりも深く、かつ前記トレンチ絶縁ゲートと同等の深さを有するか、あるいは前記トレンチ絶縁ゲートより深い、前記第１導電型の第５半導体層が設けられており、前記第３半導体層及び前記第５半導体層と前記第１主電極とが、絶縁膜によって絶縁されている第２領域と、前記一方の主表面で前記第１半導体層に電気的に接続する第２主電極と、を備え、
前記第１領域における隣り合う前記絶縁ゲート間の前記間隔をＬａとし、前記第２領域における隣り合う前記絶縁ゲート間の前記間隔をＬｂとするとき、Ｌａ≦５μｍかつ１２＞Ｌｂ／Ｌａ＞１であり、前記第１領域の前記第３半導体層と前記第２領域の前記第３半導体層とが分離されていることを特徴とする。
【００１２】
本発明による上記の半導体装置は、第３半導体層よりも深い、第１導電型の第５半導体層が設けられるので、第２領域における隣り合う絶縁ゲート間の間隔を第１領域における隣り合う絶縁ゲート間の間隔より大きくすることで、飽和電流密度を低減し短絡耐量を向上する効果、あるいは、オン電圧または電力損失を低減する効果を備えることができる。但し、十分な短絡耐量を得るためには、飽和電流密度が１０００Ａ／cm2 以下であることが好ましい。また、オン電圧または電力損失を低減するためには、第２領域の第３半導体層及び第５半導体層と第１主電極とが、絶縁膜によって絶縁されていることや、さらに、第１領域の第３半導体層と第２領域の前記第３半導体層とが分離されていることが好ましい。また、第１領域において、第２半導体層が、第１半導体層側の第１部分と、第１部分よりも高不純物濃度の第３半導体層側の第２部分とを有することも、オン電圧または電力損失の低減に有効である。他方、ターンオフ損失の低減やターンオフ時間の短縮等のようなターンオフ性能の向上のためには、第５半導体層と第１主電極との間にツェナーダイオードが接続されることが好ましい。これにより、ターンオフ時に高電圧が印加されると、ツェナーダイオードがブレークオーバーして電流が流れることにより、深い第５半導体層から、半導体装置内の蓄積キャリアが引き抜かれる。このため、ターンオフ性能が向上する。
【００１３】
なお、本発明による上記の半導体装置において、第１導電型及び第２導電型は、ｐ型またはｎ型であり、互いに反対導電型である。絶縁ゲートとしては、第３半導体層を貫き第２半導体層に達する溝を形成し、溝内の側壁及び底面を覆う絶縁膜によって絶縁されるゲート電極が溝内に形成されるような、いわゆるトレンチ溝内に形成されるトレンチ絶縁ゲートなどが適用できる。また、第２半導体層が、第１半導体層と接触する第１部分と、第１部分よりも低不純物濃度の第３半導体層側の第２部分とを有していてもよい。なお、この第１部分は、いわゆるバッファ層に相当する。
【００１４】
上述した構成の内、次の構成ａ，ｂ，ｃは、第５半導体層の有無に関わらず、それぞれ単独でもその効果を示す。
【００１５】
ａ．第２領域の第３半導体層と、第１主電極とが、絶縁膜によって絶縁され、かつ第１領域の第３半導体層と第２領域の第３半導体層とが分離されている、
ｂ．第１領域において、第２半導体層が、第１半導体層側の第１部分と、第１部分よりも高不純物濃度の第３半導体層側の第２部分とを有する、
ｃ．第２領域の第３半導体層と第１主電極との間にツェナーダイオードが接続され、好ましくはさらに、第２領域の第３半導体層と第１主電極とが絶縁膜によって絶縁される。
【００１６】
すなわち、これらの各構成は、第１導電型の第１半導体層と、第１半導体層と隣接する第２導電型の第２半導体層と、第２半導体層と隣接する第１導電型の第３半導体層と、第３半導体層を貫き、第２半導体層に達する複数の絶縁ゲートと、隣り合う絶縁ゲート間の領域であって、互いに隣接する第１領域及び第２領域と、第１領域における第３半導体層内において、絶縁ゲートに接する第２導電型の第４半導体層と、第１領域において、第３半導体層及び第４半導体層に接触する第１主電極と、第１半導体層に接触する第２主電極と、を備え、第２領域における隣り合う絶縁ゲート間の間隔が、第１領域における隣り合う絶縁ゲート間の間隔よりも大きい半導体装置に適用されて、各々単独で効果を生じる。
【００１７】
本発明による半導体装置は、半導体スイッチング素子のオン・オフによって電力の変換行う電力変換装置に用いることができる。この電力変換装置は、一対の直流端子と、直流端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、複数の直列接続回路の各直列接続点に接続される複数の交流端子と、を備える。そして、これら複数の半導体スイッチング素子を本発明による半導体装置とする。このような電力変換装置によれば、電力変換装置の信頼性や効率を向上することができる。なお、電力変換装置としては、直流電力を交流電力に変換するインバータや、交流電力を直流電力に変換するコンバータなどがある。
【００１８】
【発明の実施の形態】
図１は本発明の第１の実施例であり、トレンチ絶縁ゲート型ＩＧＢＴのセルの断面図である。
【００１９】
このトレンチ絶縁ゲート型ＩＧＢＴは高抵抗のｎ型ベース層１(第２半導体層)の一方の面に、ｎ型ベース層１よりも高不純物濃度のｎ型バッファ層３を挟んでｐ型コレクタ層２（第１半導体層）が形成される。ｎ型ベース層１の他方の面側にはｐ型ベース層４（第３半導体層）が形成される。
【００２０】
ｐ型ベース層４には、平面形状がストライプ状をなす複数本の同じ形状を有するトレンチ絶縁ゲート電極７（絶縁ゲート）が、ｎ型ベース層１に達する深さに形成してある。トレンチ絶縁ゲート電極７は、ｐ型ベース層４の表面からｎ型ベース層１まで達する溝内にゲート電極が埋め込まれ、ゲート電極の周囲が絶縁膜で覆われた形状をしている。これらのトレンチ絶縁ゲート電極７は隣り合うトレンチ絶縁ゲートの相互間隔が、狭いＬａと広いＬｂが交互に繰り返す構造を有している。なお、本実施例は、トレンチ溝の側壁を基点にして相互間隔を示しているが、トレンチ絶縁ゲートの幅方向の中心を基点にしても良い。
【００２１】
領域Ｌａ内にはトレンチ絶縁ゲートに接して、ｐ型ベース層４よりも高不純物濃度のｎ型ソース層５（第４半導体層）が平面形状がストライプ状に不純物拡散によって形成される。これにより、ｐ型ベース層４の側面がトレンチゲート電極７により制御されるチャネル領域となるｎチャネルMOSFET部が構成される。また、領域Ｌａにはｎ型ソース層５に挟まれてｐ型ベース層４よりも高不純物濃度のｐ+ 層６がｎ型ソース層５より深く形成される。
【００２２】
領域Ｌｂ内には、領域Ｌａと同じ深さでｐ型ベース層４が領域Ｌａにおけるｐ型ベース層とは分離されるように形成されるとともに、ｐ型ベース層４の中央部にｐ型ウェル層９（第５半導体層）が、ｐ型ベース層４よりも深く、かつトレンチ絶縁ゲート電極７と同等か、あるいはそれより深く（Ｌｃ≧０）なるように形成される。また、トレンチゲート電極７の底部におけるトレンチゲート電極７とｐ型ウェル層９の距離Ｌｅは、素子の耐圧が低くならないような広さに設定している。
【００２３】
主電極１０（エミッタ電極，第１主電極）は、Ｌａ内において、ｎ型ソース層５とｐ+ 層６に同時に接触する。他の主電極１１（コレクタ電極，第２主電極）はｐ型コレクタ層２に接触する。領域Ｌｂにおいて、主電極１０は、絶縁膜によってｐ型ベース層４及びｐ型ウェル層９と絶縁されている。
【００２４】
本実施例の動作は以下の通りである。主電極１１の電位を主電極１０の電位より高く、かつ、トレンチ絶縁ゲート電極７の電位が主電極１０より高くなるように電圧を印加する。トレンチ絶縁ゲート電極７の電圧が閾値電圧を越えるとｐ型ベース層４のゲート絶縁膜と接する表面にｎチャネルが形成し、ｎ型ソース層５からチャネルを介してｎ型ベース層１に電子が流れ込み、オンする。この際、ｐ型コレクタ層２からホールがｎ型ベース層１に注入され、ｎ型ベース層１で伝導度変調が生じる。本実施例では、領域Ｌｂにチャネルが形成されないために、深い伝導度変調が生じる。このため、本実施例の素子は、低オン電圧の特徴を持つ。さらに、Ｌａ＜Ｌｂとすることにより、ゲートの占める面積が低減されるのでゲート入力容量を小さくできる。なお、本実施例においては、主なる導通領域はＬａ領域であるが、ｐ型コレクタ層２が領域Ｌａから領域Ｌｂへ延びているので、領域Ｌｂにおけるｐ型コレクタ層２からもホールがｎ型ベース層１へ注入される。このホールも伝導度変調に寄与する。なお、主電極１１が、領域Ｌｂにおいてもｐ型コレクタ層２とオーミック接触しているので、より多くのホールが、領域Ｌｂのｐ型コレクタ層２から注入される。
【００２５】
チャネル抵抗は、ほぼチャネル幅の広さに反比例する。本実施例では、従来のトレンチＩＧＢＴに比べてチャネル幅が小さくなり、チャネル抵抗が増加する。しかし、本実施例の構造をとることにより、ｎ型ベース層１のオン電圧が低減し、チャネル抵抗の増加分は相殺される。その結果、ゲートの入力容量が低いにも関わらず、低オン電圧を得ることができる。
【００２６】
オフ状態では、ｎ型ベース層１とｐ型ベース層４の接合で耐圧を保持する。トレンチ絶縁ゲート７はｎ型ベース層１内に突出しているので、電界強度はトレンチ絶縁ゲート７の角で強くなる。Ｌｂ＞Ｌａでは電界強度はＬｂ側が強くなる。高耐圧の素子ほど十分な損失低減及び短絡耐量確保のためには、Ｌｂを広く取ることが有効であるが、素子の耐圧がＬｂ側の電界強度によって決定されるようにＬｂを広くとると、素子の耐圧が低下してしまう。ｐ型ウェル層９のトレンチ絶縁ゲート７底部からの深さＬｃを、Ｌｃ≧０とし、トレンチ絶縁ゲート７とｐ型ウェル層９の距離Ｌｅを調整すれば、Ｌｂ側の電界強度を弱めることができるため、素子の耐圧が低下しない。
【００２７】
負荷短絡状態では、領域Ｌａ内に位置するｎチャネルMOSFETがピンチオフし、主電極１０と主電極１１には飽和電流が流れる。飽和電流はチャネル幅の大きさにほぼ比例する。従来のトレンチＩＧＢＴに比べてチャネル幅が小さいので、飽和電流が従来のトレンチ絶縁ゲート型ＩＧＢＴより低くなる。
【００２８】
本実施例では、ゲートの入力容量を低減することができる。また、ゲート絶縁膜の素子における総面積が小さいので、素子の製造歩留まりが向上する利点も同時に有する。
【００２９】
ここで、本実施例と、従来のトレンチ絶縁ゲート型ＩＧＢＴの比較のため、図２で特性の間隔比（Ｌｂ／Ｌａ）依存性を示す。値は従来のトレンチ絶縁ゲートＩＧＢＴを１と規格化し示してある。図にはオン電圧（Ｖon），ゲート入力容量（Ｃin），飽和電流（Ｉcsat），素子耐圧(ＶBCEO，ＶBCEO2）の本実施例の間隔比（Ｌｂ／Ｌａ）依存性を示してある。素子耐圧ＶBCEO2 は図１のように領域
Ｌｂにｐ型ウェル層９が形成される場合であり、素子耐圧ＶBCEOはｐ型ウェル層９が形成されずｐ型ベース層が連続して形成される場合である。なお、本発明者の検討によれば、オン電圧，ゲート入力容量および飽和電流は、ｐ型ウェル層の有無に関かわらず、図２のような間隔比（Ｌｂ／Ｌａ）依存性を示す。
【００３０】
本発明者の検討によれば、Ｌａ≦５μｍを満たすとき、図２に示す傾向の特性が得られる。Ｌｂ／Ｌａ＞１においては、Ｌｂ／Ｌａが大きくなるにしたがって、入力容量Ｃinと飽和電流Ｉcsatが小さくなり、Ｌｂ／Ｌａ＝１２でほぼ極小となる。すなわち、Ｌｂ／Ｌａ＞１においては、トレンチ絶縁ゲート型ＩＧＢＴの高速スイッチング性能及び短絡耐量が向上する。しかも１２＞Ｌｂ／Ｌａ＞１においては、オン電圧が低減する。すなわち、１２＞Ｌｂ／Ｌａ＞１においては、低オン抵抗というトレンチ絶縁ゲート型本来の特性が損なわれずむしろ向上されながら、入力容量Ｃinと飽和電流Ｉcsatが低減する。さらに、６≧Ｌｂ／Ｌａ≧２にすることにより、オン電圧が極小になる。
【００３１】
図２が示すように、図１のＩＧＢＴにおいてｐ型ウェル層９が形成されない場合、Ｌｂ／Ｌａを大きくすると素子耐圧ＶBCEOが低下する。しかし、このような素子耐圧ＶBCEOの低下が実用上影響がなければ、ｐ型ウェル層９が無くても、上述したようなＬｂ／Ｌａを大きくする効果が発揮される。他方、図２における
ＶBCEO2が示すように、p型ウェル層９によれば、Ｌｂ／Ｌａを大きくしても素子耐圧はほとんど変化しない。従って、上述したＬｂ／Ｌａによるオン電圧低減がより有効になる。
【００３２】
一般にインバーター装置等の電力変換装置では、事故時の電源短絡に対し、
ＩＧＢＴで電流を遮断することで、インバーター装置の過度の破壊を防止することがなされている。これを実現するには、インバーター装置の容量，電源，電圧によらず、ＩＧＢＴが短絡状態で１０マイクロ秒以上耐えることが求められている。本発明者の検討によれば、本実施例によるＩＧＢＴにおいて１０マイクロ秒以上を得るようにするには、飽和電流密度を１０００Ａ／cm2 以下にすればよい。例えば６００Ｖの耐圧をもつ素子において、Ｌａ＝３.２μｍ，Ｌｂ＝２３.２μｍのとき、オン電圧は従来のトレンチ絶縁ゲートＩＧＢＴよりも低く、ゲートの入力容量は１／３倍と減少し、かつ飽和電流１０００Ａ／cm2 とすることができる。
【００３３】
１２００Ｖの耐圧をもつ素子は、Ｌｂをより広くとり、３１.８ μｍとする。飽和電流は７５０Ａ／cm2 となる。そのため、この２つの素子は共に短絡耐量を確保するために、最大電流を制限するＩＣなどをＩＧＢＴチップ内に集積、又外部には付加する必要がなくなる。その結果、従来のトレンチ絶縁ゲートＩＧＢＴに比べて、製造コストが低減できる利点もある。
【００３４】
以上、本実施例のようにトレンチ絶縁ゲートを異間隔に配置し、トレンチ相互間隔の広い方にチャネルを形成し、ｐ型ウェル層をトレンチ相互間隔の広い方に形成する構造とすることで、素子耐圧の低下を伴わず、ゲートの入力容量を従来のトレンチ絶縁ゲートを等間隔に設置したＩＧＢＴに比べて低減し、スイッチング損失が小さく、トレンチ絶縁ゲート型ＩＧＢＴと同等の低オン電圧で、飽和電流が従来のトレンチ絶縁ゲート型ＩＧＢＴより低い絶縁ゲート型バイポーラトランジスタが実現できる。つまり、本実施例の構造をもつ素子は、素子耐圧の低下を伴わず、高周波領域においても損失の小さい素子が得られる。
【００３５】
図３は本発明の第２の実施例であり、基本構成は第１の実施例と同じである。本実施例では、領域Ｌａ内に位置するｐ型ベース層４とｎ型ベース層１との間に、ｎ型ベース層１より不純物濃度の高いｎ型半導体層８が設けてある。ｐ型ベース層４の下に均一なｎ型半導体層８を形成するために、ｎ型半導体層８の一部が、Ｌｂ内に及んでもよいし、トレンチ絶縁ゲート７底部より下に及んでもよい。ｐ型コレクタ層２からｎ型ベース層１に注入されたホールは、領域Ｌａ内のｎ型ソース層５より排出される。ホールの移動経路中のｎ型半導体層８によって、ホールはｐ型ベース層４に移動することが制限され、ｎ型半導体層８の近くのｎ型ベース層１中に蓄積し、伝導度変調が促進される。その結果、オン電圧の低減が図られる。ターンオフ状態では、主電極１１に高電圧が印加され、ｎ型半導体層８は空乏化するのでホール通過の障害とはならず、ターンオフ損失は大きくならない。
【００３６】
素子耐圧はｎ型半導体層８中の不純物濃度に依存する。ｐ型ベース層４とｎ型半導体層８の接合近傍における電界強度が、ｎ型半導体層８中の不純物濃度に依存するためである。本発明者の検討によると、ｎ型半導体層８中の不純物濃度が高くなるほどオン電圧は低下する。しかし、１×１０12／cm2 を超えると、大きく素子耐圧が低下する。したがって、ｎ型半導体層８中のキャリア濃度は１×１０12／cm2 以下にすることが望ましい。
【００３７】
図４は本発明の第３の実施例であり、基本構成は第１の実施例と同じである。本実施例では、ｐ型ウェル層９と、主電極１０との間に、ツェナーダイオード
Ｄ１が接続される。
【００３８】
本実施例はｐ型ベース層４と、主電極１０との間に、ツェナーダイオードＤ１を設けることで、トレンチ絶縁ゲート７と領域Ｌｂ内に位置するｐ型ベース層４の間の電位差の上限を設定することができ、絶縁膜７１の耐圧を超えるような電界集中が起こることを防ぐ。また、ターンオフ時、ｎ型ベース層４中のホールはｐ型ウェル層９を通過し主電極１０に流れる。そのため、ｎ型ベース層４中のホールを少なくすることができ、ターンオフ損失を小さくできる。また、領域Ｌａ内のｎ型ソース層より排出されるホールを少なくできることからラッチアップを防止できる。
【００３９】
図５は本発明の第４の実施例であり、本発明の第１の実施例に係るトレンチ絶縁ゲート型ＩＧＢＴのセル及びセル終端の平面図である．図６，図７は、それぞれ図５のＡ−Ａ′，Ｂ−Ｂ′の断面図である。
【００４０】
トレンチ絶縁ゲート７のチャネル幅方向（図７参照）にはトレンチ絶縁ゲート７の終端に接し、ｐ型ベース層４と分離されるように、ｐ型ベース層４と距離
Ｌｐを隔ててｐ型ウェル層９１が形成される。距離Ｌｐはｐ型ベース層４とｐ型ウェル層９１がＩＧＢＴの電圧阻止状態においてパンチスルーする距離に設定してある。トレンチ絶縁ゲート７のチャネル長方向（図６参照）には、最外周のｐ型ベース層４と接するｐ型ウェル層９と分離されるように、ｐ型ウェル層９と距離Ｌｐを隔ててｐ型ウェル層９１が形成される。距離Ｌｐはｐウェル層９とｐ型ウェル層９１が、ＩＧＢＴの電圧阻止状態においてパンチスルーする距離に設定してある。ｐ型ウェル層９１は、電極６６を介して主電極１０と電気的に接続される。最外周のｐウェル層９には、ターンオフ時ホールを引き抜くため、コンタクト６７のように電極１０とコンタクトをとってもよい。
【００４１】
本実施例では、主電極１１に正、主電極１０に負の電圧を印加した状態において、ｐ型ベース層４及びｐ型ウェル層９とｐ型ウェル層９１がパンチスルーしており、ｐ型ベース層４の終端において、電界の集中が防げ、耐圧の減少が防止される。本実施例のように、主耐圧を減少させずに、領域Ｌｂ内に位置するｐ型ベース層４をｐ型ウェル層９１と電気的に絶縁することができ、ｐ型ベース層４に蓄積されたホールが素子外に排出することがなく、オン電圧が低くなる。
【００４２】
図８は本発明の第５の実施例の平面形状であり、基本構成は第１の実施例と同じである。図８のＡ−Ａ′，Ｂ−Ｂ′における断面形状は、それぞれ図６，図７に示したものとなる。
【００４３】
領域Ｌａ−領域Ｌｂのように交互に繰り返すように形成されたトレンチ絶縁ゲート７が、第２の実施例に示されたトレンチ絶縁ゲート７と交差するように配置されている。トレンチ絶縁ゲートは実際の素子では、あわせて１００から20000本程度形成される。領域Ｌｂ内にはｐ型ウェル層９を形成しなくとも良い。
【００４４】
本実施例によれば、ゲート配線抵抗が低減できる。
【００４５】
従って、ゲート電極パッドまたはゲート入力端子から近いＩＧＢＴと遠いIGBTにおけるゲート信号の遅延の差が小さくなるので、素子内におけるスイッチング動作の均一性が向上する。このため、不均一動作に伴う電流集中による素子破壊を防止できる。
【００４６】
本実施例の変形例として、図９に示すように、狭い領域Ｌａ２つが交差する領域１０１にトレンチ絶縁ゲート電極を構成することもでき、更にゲート抵抗を低減することができる。
【００４７】
図１０は本発明の第６の実施例であり、ＩＧＢＴチップの断面図である。基本構成は第１の実施例と同じである。トレンチ絶縁ゲートは図８のように、平面形状はメッシュ状に形成されている。２３１，２３２はそれぞれエミッタ電極部材，コレクタ電極部材である。エミッタ電極部材２３１とコレクタ電極部材２３２は、それぞれ主電極１０と１１と加圧により接触させている。これら電極部材は、本実施例においては、半導体層に熱膨張係数が近いモリブデンＭｏを材料としている。６１はゲート配線で、加圧部とは切り放されて導電性の金属配線６５をつけて低抵抗化している。主電極１０の下には、絶縁膜１６１が、ゲート配線６１とその回りの絶縁膜よりも厚くあるいは高く形成されている。そのため、主電極１０の頂部は、ゲート配線６１上の金属配線６５よりも高く形成され、エミッタ電極部材２３１はゲート配線上の金属配線６５と接触しない。ゲート配線抵抗を低減するための、金属配線６５を設けているので、ＩＧＢＴに伝達されるゲート信号の遅延を抑えることができる。従って、ゲートパッドＧに近いＩＧＢＴユニットと、離れたＩＧＢＴユニットとのスイッチング遅延が小さくなり、IGBTユニットへの電流集中及びそれによる熱破壊を防止できる。本実施例はトレンチ絶縁ゲート７が交差するように配置されている。また、本実施例１に示すように、本構造でゲートの入力容量が低減できることと相まって、ゲート信号の遅延を抑えることができ、主電極１０と１１とを加圧でそれぞれエミッタ電極とコレクタ電極とを接触させることが可能となる。
【００４８】
図１１は本発明の第７の実施例であり、ＩＧＢＴチップの断面図である。基本構成は第６の実施例と同じである。絶縁膜１６１の下方において、ｐ型ベース層４及びｐ型ウェル層９とは絶縁膜によって分離されるように、トレンチ絶縁ゲート電極と接触し、領域Ｌｂ上において絶縁ゲート間を結ぶ電極１７１が形成されている。電極１７１は主電極１０を高く保持し、ゲートをより低抵抗にする。ゲートの入力容量は増加するものの、ゲートの入力容量と帰還容量の差は増加しないため本構造の採用で、さらにゲート信号の遅延を抑えることができる。従って、主電極１０と１１とを加圧でそれぞれエミッタ電極とコレクタ電極とを接触させることが可能となる。
【００４９】
図１２は本発明によるトレンチ絶縁ゲート型ＩＧＢＴを使用した電力変換装置の一例である、誘導電動機を駆動する３相インバーターの実施例を示す回路図である。ＩＧＢＴのコレクタ−エミッタ間に極性を逆にして並列に負荷電流を帰還させるダイオードと、ゲート−エミッタ間にはゲートドライバが接続されている。２つ直列に接続されたＩＧＢＴは並列に３相分接続されている。本発明によるＩＧＢＴを使用することで、入力容量が低減するため、ゲートドライバーの出力容量を小さくすることができ、ゲートドライバーの小型，軽量化が可能である。また、飽和電流が従来のプレーナーＩＧＢＴと同等なため、電流制限回路を付加する必要がなく、簡単な回路で、高信頼性の、損失の少ないインバーター回路が実現できる。
【００５０】
図１３は本発明の第８の実施例であり、トレンチ絶縁ゲート型ＩＧＢＴのセルおよび、セルの終端の平面図である。図１４は図１３のＡ−Ａ′の断面図である。
【００５１】
基本構成は第４の実施例と同じであるが、トレンチ絶縁ゲート７のチャネル幅方向において、最外周に位置するｐ型ウェル層９が無い代わりに、ｐ型ベース層４とｐ型ウェル層９１は重なり、接触している。ｐ型べース層４とｐ型ウェル層９１はコンタクト６７のように主電極１０とコンタクトをとっている。
【００５２】
ｐ型ウェル層９とｐ型ウェル層９１は同じ工程で同じ層として形成することが望ましい。製造コストが低減できるからである。
【００５３】
図１５は本発明の第９の実施例であり、基本構成は第１の実施例と同じである。本実施例では、ｐ型ＭＯＳであるＭ１のソース電極がｐ型ウェル層９と電気的に接続され、ドレイン電極が主電極と電気的に接続されている。Ｍ１のゲート電極はトレンチ絶縁ゲート７と電気的に接続されている。
【００５４】
ＩＧＢＴのターンオフ時にはトレンチ絶縁ゲート７に負、または０電位を印加する。ＩＧＢＴのトレンチ絶縁ゲート７に負の電位を印加してオフする場合は、Ｍ１はエンハンスメント，デプレッション型どちらでも良いが、０電位を印加してオフする場合は、デプレッション型にする。どちらの場合も、ＩＧＢＴのオン時にはＭ１をオフにし、ＩＧＢＴのオフ時にはＭ１をオンにする。
【００５５】
ＩＧＢＴのターンオフ時にはｐ型ウェル層９及び、ｐ型ベース層４に蓄積されたホールがＭ１を通る。その結果、すばやくホールを素子外に排出できるため、ターンオフ損失が小さくなる。その結果、ｐ型ベース層４の電位が高くなることがなく、トレンチ絶縁ゲート７のゲート酸化膜の絶縁破壊が防止できる。また、ＩＧＢＴのオン時にはＭ１はオフされるので、ホールはＭ１より素子外には流れない。
【００５６】
図１６は本発明の第１０の実施例であり、立体斜視図を示すものである。基本構成は図１と同様であるが、領域Ｌｂ内にｐ型ウェル層９は形成されず、ｐ型ベース層４が連続的に形成される。トレンチ絶縁ゲート７の長手方向すなわち領域Ｌａの長手方向に沿って、ｎ型ソース層５は複数の領域に分割されている。隣り合う領域間には、ｐ型ベース層４の一部が位置する。すなわち、ｎ型ソース層５は断続的に形成される。領域Ｌａの幅方向のほぼ中央部には、長手方向に沿って、コンタクトホール２０１となる溝がｎ型ソース層５を貫く深さに形成される。この溝によって領域Ｌａは２つの領域に分割される。これら２つの領域において、ｎ型ソース層５が同様に形成される。図示していないが、主電極１０（ソース電極）は、図１と同様にｎ型ソース層５およびｐ型ベース層４と電気的に接続される。さらに、本実施例においては、コンタクトホール２０１内においても、主電極１０（ソース電極）はｎ型ソース層５およびｐ型ベース層４と電気的に接続される。コンタクトホール２０１の底部においては、ｐ型ベース層４よりも高不純物濃度のｐ+層６形成され、ｐ型ベース層４はｐ+層６を介して主電極と電気的に接続される。
【００５７】
本実施例において、Ｌｂ／Ｌａは図１の実施例と同様に設定され、図２を用いて前述したような作用・効果が有る。さらに、領域Ｌａ内においてｎ型ソース層５が断続的に形成されるので、飽和電流Ｉcsatが低減する。すなわち、短絡耐量が向上する。従って、図２に示したようにオン電圧Ｖonが極小となる６＞Ｌｂ／Ｌａ＞２の範囲において、ＩcsatがＬｂ／Ｌａを大きくした場合（例えばＬｂ／Ｌａ＝１２）と同様に低減する。従って、本実施例のトレンチ絶縁ゲート型IGBTは、Ｌｂ／Ｌａの素子耐圧への影響が比較的小さな範囲において、低オン電圧と高短絡耐量を兼ね備える。なお、本実施例においては、ｐ型ベース層４がコンタクトホール２０１の底部において主電極と電気的に接続されるので、ＩＧＢＴがターンオフするときにホール電流がｎ型ソース層５の近くをほとんど通ることなく主電極１０へ排出される。従って、ターンオフ時におけるラッチアップ現象が発生しにくい。
【００５８】
【発明の効果】
本発明によれば、高性能のトレンチ絶縁ゲート型ＩＧＢＴを実現できる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施例の構成を説明する断面図である。
【図２】実施例の効果を説明するグラフである。
【図３】本発明に係る第２の実施例の構成を説明する断面図である。
【図４】本発明に係る第３の実施例の構成を説明する断面図である。
【図５】本発明に係る第１の実施例の終端構成を説明する平面図である。
【図６】図５，図８，図９におけるＡ−Ａ′断面図である。
【図７】図５，図８，図９におけるＢ−Ｂ′断面図である。
【図８】本発明に係るレンチゲート構造を説明する平面図である。
【図９】本発明に係る他のトレンチゲート構造を説明する平面図である。
【図１０】本発明に係る圧接型素子の実施例を説明する断面図である。
【図１１】本発明に係る他の圧接型素子の実施例を説明する断面図である。
【図１２】本発明に係る絶縁ゲート型トレンチ型ＩＧＢＴを使用した３相インバータの実施例を説明する回路図である。
【図１３】本発明に係る第８の実施例の平面図である。
【図１４】図１３におけるＡ−Ａ′断面図である。
【図１５】本発明に係る第９の実施例の断面図である。
【図１６】本発明に係る第１０の実施例の立体斜視図である。
【符号の説明】
１…ｎ型ベース層、２…コレクタ層、３…ｎ型バッファ層、４…ｐ型ベース層、５…ｎ型ソース層、６…ＰＰＬ層、７…トレンチ絶縁ゲート、８…ｎ型半導体層、９，１２，１３，６２，６３，９１，１５１…ｐ型ウェル層、１０…エミッタ電極、１１…コレクタ電極、６１，１７１…ゲート配線、６４，１６１…絶縁膜、６５…ゲート補強配線、６６…金属電極、６７…コンタクト領域、１５２…Ｌａ交差領域、２３１，２３２…圧接電極、Ｃ…コレクタ端子、Ｇ…ゲート端子、Ｅ…エミッタ端子、Ｄ１…ツェナーダイオード、Ｌａ…狭い領域Ｌａ、Ｌｂ…広い領域Ｌｂ、Ｌｃ…ｐ型ウェル層９深さ、Ｌｅ…ｐ型ウェル層９−トレンチ絶縁ゲート７間距離、Ｌｐ…ｐ型ウェル層６２−ｐ型ウェル層６３間距離。

Claims (4)

  1. 向かい合う一対の主表面を有する半導体基体と、該半導体基体の一方の主表面に接する第１導電型の第１半導体層と、
    前記第１半導体層と隣接する第２導電型の第２半導体層と、
    前記第２半導体層と隣接し前記半導体基体の他方の主表面と接する前記第１導電型の第３半導体層と、
    前記半導体基体の他方の主表面から前記第３半導体層を貫き、前記第２半導体層に達する複数のトレンチ絶縁ゲートと、
    隣り合う前記トレンチ絶縁ゲート間にあり、前記第３半導体層内で前記絶縁ゲートに接し前記半導体基体の他方の主表面に露出する第２導電型の第４半導体層を有する第１領域と、
    該第１領域において、前記第３半導体層及び前記第４半導体層に他方の主表面で接触する第１主電極と、
    隣り合う前記トレンチ絶縁ゲート間にあり、前記第３半導体層と、前記第３半導体層の中央部に、前記第３半導体層よりも深く、かつ前記トレンチ絶縁ゲートと同等の深さを有するか、あるいは前記トレンチ絶縁ゲートより深い、前記第１導電型の第５半導体層が設けられており、前記第３半導体層及び前記第５半導体層と前記第１主電極とが、絶縁膜によって絶縁されている第２領域と、
    前記一方の主表面で前記第１半導体層に電気的に接続する第２主電極と、
    を備え、
    前記第１領域における隣り合う前記絶縁ゲート間の前記間隔をＬａとし、前記第２領域における隣り合う前記絶縁ゲート間の前記間隔をＬｂとするとき、Ｌａ≦５μｍかつ１２＞Ｌｂ／Ｌａ＞１であり、
    前記第１領域の前記第３半導体層と前記第２領域の前記第３半導体層とが分離されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第５半導体層と前記第１主電極との間にツェナーダイオードが接続されていることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１領域に、前記第２半導体層が、前記第１半導体層側の第１部分と、該第１部分よりも高不純物濃度の前記第３半導体層側の第２部分とを有することを特徴とする半導体装置。
  4. 一対の直流端子と、
    前記直流端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、
    前記複数の直列接続回路の各直列接続点に接続される複数の交流端子と、
    を備え、
    前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置において、
    前記複数の半導体スイッチング素子の各々が、請求項１及び３の内のいずれか１項に記載される半導体装置であることを特徴とする電力変換装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016113865A1 (ja) * 2015-01-14 2016-07-21 三菱電機株式会社 半導体装置及びその製造方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5070668B2 (ja) * 2001-09-20 2012-11-14 富士電機株式会社 半導体装置
JP4676125B2 (ja) * 2002-07-03 2011-04-27 ルネサスエレクトロニクス株式会社 トレンチゲート型絶縁ゲートバイポーラトランジスタ
JP3927111B2 (ja) 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP2004319861A (ja) * 2003-04-18 2004-11-11 Renesas Technology Corp 半導体装置
JP4626131B2 (ja) * 2003-07-11 2011-02-02 富士電機システムズ株式会社 絶縁ゲート型半導体装置
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP5017850B2 (ja) * 2005-11-30 2012-09-05 株式会社日立製作所 電力用半導体装置およびそれを用いた電力変換装置
JP4978013B2 (ja) * 2006-01-24 2012-07-18 株式会社デンソー 半導体装置
JP2007240904A (ja) * 2006-03-09 2007-09-20 Hitachi Ltd プラズマディスプレイ装置
JP5044950B2 (ja) 2006-03-14 2012-10-10 株式会社デンソー 半導体装置
JP4920367B2 (ja) * 2006-10-20 2012-04-18 株式会社東芝 電力用半導体装置
JP4561734B2 (ja) * 2006-12-13 2010-10-13 株式会社日立製作所 半導体装置およびそれを用いたプラズマディスプレイ装置
US7638839B2 (en) 2007-03-09 2009-12-29 Hitachi, Ltd. Power semiconductor device and power conversion device using the same
JP4778467B2 (ja) * 2007-04-02 2011-09-21 ルネサスエレクトロニクス株式会社 トレンチゲート型半導体装置
JP2007243212A (ja) * 2007-04-27 2007-09-20 Hitachi Ltd 半導体装置およびそれを用いた電力変換装置
JP2008288386A (ja) 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置
JP5412717B2 (ja) * 2007-08-29 2014-02-12 富士電機株式会社 トレンチ型絶縁ゲート半導体装置
JP5235443B2 (ja) 2008-02-13 2013-07-10 株式会社日立製作所 トレンチゲート型半導体装置
JP4944847B2 (ja) * 2008-07-22 2012-06-06 ルネサスエレクトロニクス株式会社 トレンチゲート型絶縁ゲートバイポーラトランジスタ
JP4644730B2 (ja) * 2008-08-12 2011-03-02 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
US8344480B2 (en) 2008-09-30 2013-01-01 Ixys Corporation Insulated gate bipolar transistor
JP5423018B2 (ja) * 2009-02-02 2014-02-19 三菱電機株式会社 半導体装置
JP5686507B2 (ja) * 2009-08-12 2015-03-18 株式会社 日立パワーデバイス トレンチゲート型半導体装置
JP5452195B2 (ja) 2009-12-03 2014-03-26 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP4957840B2 (ja) * 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置
JP2011187693A (ja) * 2010-03-09 2011-09-22 Toshiba Corp 半導体装置
JP5969771B2 (ja) 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP6270799B2 (ja) * 2011-05-16 2018-01-31 ルネサスエレクトロニクス株式会社 半導体装置
GB2506075B (en) * 2011-07-07 2015-09-23 Abb Technology Ag Insulated gate bipolar transistor
JP5806535B2 (ja) 2011-07-20 2015-11-10 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP6072445B2 (ja) 2012-06-28 2017-02-01 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
JP6228542B2 (ja) * 2012-09-07 2017-11-08 株式会社日立製作所 電力変換用スイッチング素子および電力変換装置
JP5932623B2 (ja) 2012-12-05 2016-06-08 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
JP5698302B2 (ja) * 2013-04-25 2015-04-08 株式会社日立製作所 半導体装置
JP6038737B2 (ja) * 2013-06-24 2016-12-07 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP6859735B2 (ja) * 2017-02-16 2021-04-14 富士電機株式会社 サイリスタ
JP2017147468A (ja) * 2017-05-15 2017-08-24 株式会社日立製作所 電力変換用スイッチング素子
JP6584592B2 (ja) * 2018-06-15 2019-10-02 ルネサスエレクトロニクス株式会社 トレンチゲートｉｇｂｔ
JP7337756B2 (ja) * 2020-07-30 2023-09-04 株式会社東芝 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016113865A1 (ja) * 2015-01-14 2016-07-21 三菱電機株式会社 半導体装置及びその製造方法
JPWO2016113865A1 (ja) * 2015-01-14 2017-07-13 三菱電機株式会社 半導体装置及びその製造方法

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