JP6859735B2 - サイリスタ - Google Patents

Description

本発明は、サイリスタに関する。

従来、ゲート電極に電圧を印加することによりチャネルを形成し、オンオフを制御するゲート制御型のサイリスタが知られている（例えば、特許文献１参照）。
特許文献１ 特開２０００−３１１９９８号公報

しかしながら、従来のサイリスタは、オン電圧の低下が十分ではなく、更なるオン電圧の低下が望まれている。

本発明の第１の態様においては、半導体基板のおもて面側に形成され、第１導電型を有するカソード層と、半導体基板において、カソード層の裏面側に設けられ、第１導電型と異なる第２導電型を有する第１ベース層と、半導体基板において、第１ベース層の裏面側に設けられ、第１導電型を有する第２ベース層と、半導体基板において、第２ベース層の裏面側に設けられ、第２導電型を有するアノード層と、第１ベース層からの正孔の引き抜きを制御することにより、サイリスタのオンオフを制御する制御部とを備えるサイリスタを提供する。制御部は、半導体基板のおもて面側において、第１の方向に延伸して、第１の方向と垂直な第２の方向に配列された複数のゲートトレンチ部を備えてよい。また、制御部は、半導体基板のおもて面側であって、複数のゲートトレンチ部のうち第２の方向に隣接して設けられた１組のゲートトレンチ部の間に設けられた、第２導電型のコンタクト部を備えてよい。

制御部は、第１ベース層から正孔を引き抜くことによりサイリスタをターンオフさせてよい。また、制御部は、第１ベース層から正孔を引き抜かず、第１ベース層に正孔を蓄積させることによりサイリスタをターンオンさせてよい。

制御部は、サイリスタのターンオン時において、カソード層から第２ベース層を介してアノード層に電子を注入させ、アノード層から第１ベース層に正孔を蓄積させてよい。

コンタクト部およびカソード層は、カソード電位に設定されてよい。

カソード層の厚さは、第１ベース層の厚さよりも薄くてよい。

カソード層の第１の方向における長さは、複数のゲートトレンチ部における一つのゲートトレンチ部の第１の方向における長さよりも短くてよい。

カソード層の第１の方向における長さは、複数のゲートトレンチ部における一つのゲートトレンチ部の第１の方向における長さよりも長くてよい。

複数のゲートトレンチ部は、第２の方向に隣接して設けられた１組のゲートトレンチ部と、第２の方向に隣接して設けられた他の組のゲートトレンチ部とを含んでよい。また、１組のゲートトレンチ部と、第２の方向に隣接する他の組のゲートトレンチ部とが、第２の方向に並んで設けられてよい。

複数のゲートトレンチ部は、第２の方向に隣接して設けられた１組のゲートトレンチ部と、第２の方向に隣接して設けられた他の組のゲートトレンチ部とを含んでよい。１組のゲートトレンチ部と、第２の方向に隣接する他の組のゲートトレンチ部とが、第１の方向にずれて設けられてよい。

複数のゲートトレンチ部は、第１の方向に加えて、第２の方向に延伸したＬ字型の構造を有してよい。

コンタクト部は、複数のゲートトレンチ部のうち隣接して設けられた１組のゲートトレンチ部の間において、平面視で１組のゲートトレンチ部の第１の方向の端部に対して窪んで設けられてよい。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

実施例１に係るサイリスタ１００の斜視図の一例を示す。 実施例１に係るサイリスタ１００の上面図の一例を示す。 ゲートオフ動作時のサイリスタ１００の一例を示す。 ゲートオン動作時のサイリスタ１００の一例を示す。 サイリスタ１００の上面図の一例を示す。 比較例１に係るサイリスタ５００の構成を示す。 実施例２に係るサイリスタ１００の斜視図の一例を示す。 実施例２に係るサイリスタ１００の上面図の一例を示す。 実施例３に係るサイリスタ１００の上面図の一例を示す。 実施例４に係るサイリスタ１００の上面図の一例を示す。 サイリスタ１００の動作の一例を示す。 サイリスタ１００の動作の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

［実施例１］
図１Ａは、実施例１に係るサイリスタ１００の斜視図の一例を示す。図１Ｂは、実施例１に係るサイリスタ１００の上面図の一例を示す。サイリスタ１００は、半導体基板１０に形成されたカソード層１２、第２ベース層１４、コンタクト部１５、第１ベース層１６、アノード層１８およびゲートトレンチ部３０を備える。サイリスタ１００は、ＰＮＰＮ構造を有する。なお、本明細書において、第１導電型をｎ型として、第２導電型をｐ型として説明する。但し、これらの導電型は入れ替えられてもよい。

ゲートトレンチ部３０は、トレンチの内壁に沿って形成されたトレンチ絶縁膜と、トレンチ絶縁膜の内側に形成されたゲート導電部とを有する。例えば、ゲート導電部は、多結晶シリコンである。ゲート導電部は、ゲート電位に設定される。本例では、複数のゲートトレンチ部３０が半導体基板１０のおもて面側に設けられている。ゲートトレンチ部３０は、半導体基板１０のおもて面側からカソード層１２および第１ベース層１６を貫通して第２ベース層１４に達する。

ゲートトレンチ部３０は、予め定められた延伸方向（即ち、Ｙ軸方向）に延伸して形成されている。本例では、複数のゲートトレンチ部３０が延伸方向と垂直な配列方向（即ち、Ｘ軸方向）に配列されている。本明細書において延伸方向とは、半導体基板１０のおもて面と平行な、ゲートトレンチ部３０が延伸する方向である。配列方向は、半導体基板１０のおもて面と平行な、ゲートトレンチ部３０の延伸方向と直交する方向である。延伸方向は、第１の方向の一例である。また、配列方向は、第２の方向の一例である。

複数のゲートトレンチ部３０は、配列方向に並んで設けられている。複数のゲートトレンチ部３０は、トレンチの間隔の狭い領域と、トレンチの間隔の広い領域とを繰返して配列されている。複数のゲートトレンチ部３０は、１組のゲートトレンチ部と他の組のゲートトレンチ部とを含む。１組のゲートトレンチ部３０と配列方向に隣接する他の組のゲートトレンチ部３０とが、配列方向に並んで設けられている。トレンチの間隔の狭い領域は、１組のゲートトレンチ部３０のトレンチ同士に挟まれた領域である。トレンチの間隔の広い領域は、１組のゲートトレンチ部３０と、他の組のゲートトレンチ部３０との間に挟まれた領域である。

カソード層１２は、半導体基板１０のおもて面側に設けられる。カソード層１２は、第１導電型を有する。本例のカソード層１２は、ｎ＋型の不純物濃度を有する。カソード層１２のおもて面側には、カソード電極が形成されてよい。これにより、カソード層１２は、カソード電位Ｋに設定される。本例のカソード層１２の厚さは、第１ベース層１６の厚さよりも薄い。

カソード層１２の面積は、サイリスタ１００の要求される特性に応じて、任意に設定されてよい。一例において、カソード層１２の延伸方向における長さが、サイリスタ１００の要求される特性に応じて、任意に設定される。カソード層１２の延伸方向における長さは、複数のゲートトレンチ部３０における一つのゲートトレンチ部３０の延伸方向における長さよりも短い。また、カソード層１２の延伸方向における長さは、複数のゲートトレンチ部３０の配列方向の長さよりも長くてもよい。

第１ベース層１６は、半導体基板１０のおもて面側に設けられる。一例において、第１ベース層１６は、半導体基板１０のおもて面側から不純物をイオン注入することにより形成される。第１ベース層１６の少なくとも一部は、カソード層１２の裏面側に設けられている。第１ベース層１６は、第２導電型を有する。本例の第１ベース層１６は、ｐ型の不純物濃度を有する。

第２ベース層１４は、第１ベース層１６の裏面側に設けられる。第２ベース層１４は、第１導電型を有する。本例の第２ベース層１４は、ｎ−型の不純物濃度を有する。例えば、半導体基板１０が第１導電型を有する場合、半導体基板１０がそのまま第２ベース層１４とされてよい。

コンタクト部１５は、半導体基板１０のおもて面側に設けられる。コンタクト部１５は、複数のゲートトレンチ部３０のうち配列方向に隣接して設けられた１組のゲートトレンチ部３０の間に設けられている。一例において、コンタクト部１５は、半導体基板１０のおもて面側から不純物をイオン注入することにより形成される。コンタクト部１５は、第２導電型を有する。本例のコンタクト部１５は、ｐ＋型の不純物濃度を有する。コンタクト部１５のおもて面側には、カソード電極が形成されてよい。これにより、コンタクト部１５は、カソード電位Ｋに設定される。

アノード層１８は、半導体基板１０の裏面側に設けられる。本例のアノード層１８は、第１ベース層１６の裏面側に設けられている。アノード層１８は、第２導電型を有する。本例のアノード層１８は、ｐ＋型の不純物濃度を有する。アノード層１８の裏面側には、アノード電極が形成されてよい。これにより、アノード層１８は、アノード電位Ａに設定される。

ここで、ゲートトレンチ部３０およびコンタクト部１５は、サイリスタ１００のオンオフを制御する制御部の一例である。制御部は、第１ベース層１６からの正孔の引き抜きを制御することにより、サイリスタ１００のオンオフを制御する。例えば、制御部は、第１ベース層１６から正孔を引き抜くことによりサイリスタ１００をターンオフさせる。また、制御部は、第１ベース層１６から正孔を引き抜かず、第１ベース層１６に正孔を蓄積させることによりサイリスタ１００をターンオンさせる。制御部は、サイリスタ１００のターンオン時において、カソード層１２から第２ベース層１４を介してアノード層１８に電子を注入させ、アノード層１８から第１ベース層１６に正孔を蓄積させる。

特に、コンタクト部１５は、複数のゲートトレンチ部３０のうち隣接して設けられた１組のゲートトレンチ部３０の間において、平面視でゲートトレンチ部３０の延伸方向の端部に対して窪んで設けられている。これにより、コンタクト部１５は、第１ベース層１６に蓄積されたキャリアを引き抜くか否かを制御される。

図２Ａは、ゲートオフ動作時のサイリスタ１００の一例を示す。ゲートオフの場合、半導体基板１０のキャリアは、コンタクト部１５によってカソード電極に排出される。一例において、ゲートオフの場合とは、ゲートトレンチ部３０のゲート電圧がローの場合である。また、ゲートオフの場合とは、キャリアがコンタクト部１５によってカソード電極に排出可能な程度に低い電圧がゲートトレンチ部３０に印加される場合を含んでよい。即ち、ゲートオフの場合とは、ゲート電圧がローの場合のみならず、ゲート電圧に基づく電圧が実質的にローの場合を含んでよい。ここで、コンタクト部１５によってカソード電極にキャリアが排出されるゲート電圧は、複数のゲートトレンチ部３０の間隔やコンタクト部１５の濃度等に応じて異なる。図２Ａの矢印は、キャリアがゲートトレンチ部３０を回り込んでコンタクト部１５に排出される経路を示す。

図２Ｂは、ゲートオン動作時のサイリスタ１００の一例を示す。ゲートオンの場合、ゲートトレンチ部３０の周囲にゲート電位による電位障壁が生じる。一例において、ゲートオンの場合とは、ゲートトレンチ部３０のゲート電圧がハイの場合である。また、ゲートオンの場合とは、ゲートトレンチ部３０の周囲にゲート電位による電位障壁が生じ、キャリアがコンタクト部１５に排出されない程度に高い電圧がゲートトレンチ部３０に印加される場合を含んでよい。例えば、ゲート電位による電位障壁が生じると、半導体基板１０における正孔がコンタクト部１５に排出されるのが抑制される。これにより、第１ベース層１６の電位が持ち上がり、カソード層１２と第１ベース層１６とのＰＮ接合が順バイアスとなる。第１ベース層１６とカソード層１２からなるＰＮ接合が順バイアスとなるとサイリスタ１００がオンする。ここで、キャリアがコンタクト部１５に排出されない程度に高い電圧は、複数のゲートトレンチ部３０の間隔やコンタクト部１５の濃度等に応じて異なる。

また、ゲートトレンチ部３０のゲート電圧がローとなると、第１ベース層１６に蓄積されたキャリアが排出されるので、サイリスタ１００がオフする。以上の通り、第１ベース層１６は、ゲートオフ動作時にはカソード電位となり、ゲートオン動作時にフローティング電位となる。なお、ゲートトレンチ部３０のトレンチの間隔の広い領域では、第１ベース層１６とゲートトレンチ部３０の界面に反転層が形成される。形成された反転層は、第２ベース層１４を介してアノード層１８に電子を注入し、それに応じてアノード層１８から第１ベース層１６に正孔が注入される。

以上の通り、本例のサイリスタ１００は、第１ベース層１６におけるキャリアの蓄積を制御することにより、オンオフ動作を制御する。即ち、サイリスタ１００は、第１ベース層１６に正孔が蓄積され、カソード層１２と第１ベース層１６とのＰＮ接合が順バイアスされることによりオンする。一方、サイリスタ１００は、第１ベース層１６に蓄積された正孔がカソード層１２からカソード電極に排出され、第１ベース層１６の電位が下がることによりオフする。

図３は、サイリスタ１００の上面図の一例を示す。本例では、サイリスタ１００の設計方法の一例を説明する。長さＤａ〜Ｄｇは、サイリスタ１００の構造の代表的な寸法を示す。本例では、実施例１に係るサイリスタ１００において、隣接する１組のゲートトレンチ部３０ａ，３０ｂと、隣接する他の組のゲートトレンチ部３０ｃ，３０ｄを用いて説明する。本例のゲートトレンチ部３０ａ，３０ｂおよびゲートトレンチ部３０ｃ，３０ｄは、同一の構造およびサイズを有する。

長さＤａは、１組のゲートトレンチ部３０の間隔（メサ幅）を示す。本例の長さＤａは、ゲートトレンチ部３０ａとゲートトレンチ部３０ｂとの間隔を示している。長さＤａは、ゲートトレンチ部３０にゲート電圧が印加されることにより、コンタクト部１５への正孔の引き抜きを制御できる長さに設定される。即ち、長さＤａは、ゲートトレンチ部３０をゲートオンした場合に、電位障壁が生じ、コンタクト部１５への正孔の注入を抑制できる程度の長さに設定される。なお、１組のゲートトレンチ部３０の間隔は、例えば０．０１μｍ〜３μｍ、より好ましくは０．１μｍ〜０．５μｍとするとよい。

長さＤｂは、ゲートトレンチ部３０の配列方向の幅を示す。本例の長さＤｂは、ゲートトレンチ部３０ｂの配列方向の幅を示している。本例では、ゲートトレンチ部３０ａ，３０ｂ，３０ｃ，３０ｄのそれぞれの配列方向の幅が等しい。長さＤｂは、半導体の製造プロセス等に応じて決定されてよい。

長さＤｃは、隣接する１組のゲートトレンチ部３０と他の組のゲートトレンチ部３０との間隔を示す。本例では、１組のゲートトレンチ部３０ａ，３０ｂと、他の組のゲートトレンチ部３０ｃ，３０ｄとの間隔を示している。より具体的には、ゲートトレンチ部３０ｂと、ゲートトレンチ部３０ｃとの間隔を示す。

長さＤｄは、ゲートトレンチ部３０ａの延伸方向の端部と、コンタクト部１５の延伸方向の端部との距離を示す。即ち、長さＤｄは、平面視における、コンタクト部１５の１組のゲートトレンチ部３０ａ，３０ｂに対する窪み量を示している。長さＤｄを調整することにより、第１ベース層１６に蓄積されたキャリアの引き抜きを制御する。

長さＤｅは、コンタクト部１５の延伸方向における長さを示す。長さＤｅは、ゲートトレンチ部３０の延伸方向における長さとの関係に応じて決定されてよい。長さＤｅに応じてコンタクト部１５の面積が変更され、サイリスタ１００の特性が調整されてよい。

長さＤｆは、ゲートトレンチ部３０ｂの延伸方向の端部と、カソード層１２の延伸方向の端部との距離を示す。本例の長さＤｆは、ゲートトレンチ部３０ｂのＹ軸方向の正側の端部と、カソード層１２のＹ軸方向の正側の端部との間隔を示している。長さＤｆは、第１ベース層１６に蓄積されるキャリアの蓄積容易性および排出容易性に寄与する。例えば、長さＤｆを長くすることにより、第１ベース層１６に正孔を蓄積し易くなるが排出しにくくなる。一方、長さＤｆを短くすることにより、第１ベース層１６に正孔を蓄積しにくくなるが排出し易くなる。

長さＤｇは、カソード層１２の延伸方向における長さを示す。長さＤｇの大きさに応じて、平面視における第１ベース層１６とカソード層１２との面積比が変化する。第１ベース層１６とカソード層１２との面積比によって、サイリスタ１００のオン電圧が調整されてよい。例えば、第１ベース層１６に対するカソード層１２の面積比を大きくすることにより、サイリスタ１００のオン電圧が低減される。

［比較例１］
図４は、比較例１に係るサイリスタ５００の構成を示す。サイリスタ５００は、半導体基板５１０、バッファ層５１２、ベース層５１６、ゲート電極５２０、エミッタ電極５２２およびコレクタ電極５２４を備える。本例のサイリスタ５００は、エミッタ電極５２２とコレクタ電極５２４との間にＰＮＰＮの四重構造を有している。ゲート電極５２０にゲート電圧が印加されることにより、ゲート電極５２０と絶縁膜を挟んだ領域にチャネルが形成される。これにより、サイリスタ５００のサイリスタがオンする。比較例１に係るサイリスタ５００では、チャネルが抵抗となるのでオン電圧を十分低減できない場合がある。

［実施例２］
図５Ａは、実施例２に係るサイリスタ１００の斜視図の一例を示す。図５Ｂは、実施例２に係るサイリスタ１００の上面図の一例を示す。本例のサイリスタ１００では、カソード層１２が形成される領域が、実施例１に係るサイリスタ１００と異なる。本例では、実施例１と相違する点について特に説明する。

サイリスタ１００は、実施例１に係るサイリスタ１００よりもカソード層１２の形成される領域が広い。言い換えると、半導体基板１０のおもて面において、ｐ領域である第１ベース層１６が形成された領域よりも、ｎ＋領域であるカソード層１２が形成された領域の方が広い。例えば、カソード層１２の延伸方向における長さは、複数のゲートトレンチ部３０における一つのゲートトレンチ部３０の延伸方向における長さよりも長い。本例のカソード層１２は、ゲートトレンチ部３０の延伸方向にストライプ状に形成されている。本例のサイリスタ１００は、実施例１よりも単位面積当たりのｎ＋領域が広いので、オン電圧を低減できる。

以上の通り、サイリスタ１００は、カソード層１２と第１ベース層１６が形成される領域の割合を任意に設定してよい。例えば、サイリスタ１００は、要求されるオン電圧の値に応じて、カソード層１２と第１ベース層１６との割合を調整する。即ち、カソード層１２の具体的な形状は、本例に限られない。

［実施例３］
図６は、実施例３に係るサイリスタ１００の上面図の一例を示す。本例のサイリスタ１００は、ゲートトレンチ部３０の配列が実施例１および２に係るサイリスタ１００と異なる。本例のサイリスタ１００では、１組のゲートトレンチ部３０の配置が、実施例２に係るサイリスタ１００と異なる。本例では、実施例２と相違する点について特に説明する。

１組のゲートトレンチ部３０の配置は、ゲートトレンチ部３０の構造や、サイリスタ１００のオンオフの制御性を考慮して任意に決定される。本例の複数のゲートトレンチ部３０では、１組のゲートトレンチ部３０と配列方向に隣接する他の組のゲートトレンチ部３０とが、延伸方向にずれて設けられている。これにより、本例の複数のゲートトレンチ部３０は、半導体基板１０のおもて面において、実施例１および２の場合よりも均等に配置されている。よって、本例のサイリスタ１００は、第１ベース層１６に蓄積されたキャリアを容易に引き抜ける。よって、サイリスタ１００がターンオフしやすくなる。

［実施例４］
図７は、実施例４に係るサイリスタ１００の上面図の一例を示す。本例のサイリスタ１００では、ゲートトレンチ部３０の形状が、実施例２に係るサイリスタ１００と異なる。本例では、実施例２と相違する点について特に説明する。

複数のゲートトレンチ部３０は、平面視で、Ｌ字型の構造を有する。本例の複数のゲートトレンチ部３０は、延伸方向に加えて、配列方向に延伸したＬ字型の構造を有する。また、４つのＬ字型のゲートトレンチ部３０は、Ｌ字の角部が４つのゲートトレンチ部３０の中心を向くように配置されている。本例のサイリスタ１００は、実施例２の場合よりも、ゲートトレンチ部３０が均等に配置されているので、ターンオフしやすい。なお、本例のゲートトレンチ部３０は、Ｘ軸方向の長さとＹ軸方向の長さが等しくなるように設けられている。但し、ゲートトレンチ部３０は、Ｘ軸方向の長さとＹ軸方向の長さとが異なるように設けられてもよい。

図８Ａは、サイリスタ１００の動作の一例を示す。図８Ｂは、サイリスタ１００の動作の一例を示す。縦軸はゲート電圧Ｖｇ、コレクタ電圧Ｖｃ、コレクタ電流Ｉｃのいずれかを示し、横軸は時間ｔを示す。ゲート電圧Ｖｇ、コレクタ電圧Ｖｃおよびコレクタ電流Ｉｃは、実線、１点鎖線、点線でそれぞれ示されている。図８Ａおよび図８Ｂは、サイリスタ１００のシミュレーション結果を示している。図８Ａ、図８Ｂでは、１組のゲートトレンチ部３０の間隔（メサ幅）を０．２μｍとした。

ゲート電圧Ｖｇをオンすると、コレクタ電圧Ｖｃが低下し、コレクタ電流Ｉｃが流れる。一方、ゲート電圧Ｖｇをオフすると、コレクタ電圧Ｖｃが上昇し、コレクタ電流Ｉｃが遮断されている。即ち、サイリスタ１００は、ゲート電圧Ｖｇのオンオフの制御により、ターンオンおよびターンオフすることが確認された。

以上の通り、サイリスタ１００は、第１ベース層１６に蓄積された正孔の引き抜きを制御することにより、オンオフを制御する。これにより、本例のサイリスタ１００は、ゲート制御により生じた反転層をチャネルとした場合と比べて、オン電圧を低減できる。本例のサイリスタ１００は、電力変換装置に用いられるパワー半導体装置に適用されてよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発*明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・半導体基板、１２・・・カソード層、１４・・・第２ベース層、１５・・・コンタクト部、１６・・・第１ベース層、１８・・・アノード層、３０・・・ゲートトレンチ部、１００・・・サイリスタ、５００・・・サイリスタ、５１２・・・バッファ層、５１０・・・半導体基板、５１６・・・ベース層、５２０・・・ゲート電極、５２２・・・エミッタ電極、５２４・・・コレクタ電極

Claims (10)

1. 半導体基板のおもて面側に形成され、第１導電型を有するカソード層と、
   前記半導体基板において、前記カソード層の裏面側に設けられ、前記第１導電型と異なる第２導電型を有する第１ベース層と、
   前記半導体基板において、前記第１ベース層の裏面側に設けられ、前記第１導電型を有する第２ベース層と、
   前記半導体基板において、前記第２ベース層の裏面側に設けられ、前記第２導電型を有するアノード層と、
   前記第１ベース層からの正孔の引き抜きを制御することにより、サイリスタのオンオフを制御する制御部と
   を備え、
   前記制御部は、
   前記半導体基板のおもて面側において、第１の方向に延伸して、前記第１の方向と垂直な第２の方向に配列された複数のゲートトレンチ部と、
   前記半導体基板のおもて面側であって、前記複数のゲートトレンチ部のうち前記第２の方向に隣接して設けられた１組のゲートトレンチ部の間に設けられた、前記第２導電型のコンタクト部と
   を備え、
   前記コンタクト部は、前記複数のゲートトレンチ部のうち隣接して設けられた１組のゲートトレンチ部と接しており、前記１組のゲートトレンチ部の間において、平面視で前記１組のゲートトレンチ部の前記第１の方向の端部に対して窪んで設けられるサイリスタ。
2. 前記制御部は、
   前記第１ベース層から正孔を引き抜くことにより前記サイリスタをターンオフさせ、
   前記第１ベース層から正孔を引き抜かず、前記第１ベース層に正孔を蓄積させることにより前記サイリスタをターンオンさせる
   請求項１に記載のサイリスタ。
3. 前記制御部は、
   前記サイリスタのターンオン時において、前記カソード層から前記第２ベース層を介して前記アノード層に電子を注入させ、前記アノード層から前記第１ベース層に正孔を蓄積させる
   請求項１又は２に記載のサイリスタ。
4. 前記コンタクト部および前記カソード層は、カソード電位に設定されている
   請求項１から３のいずれか一項に記載のサイリスタ。
5. 前記カソード層の厚さは、前記第１ベース層の厚さよりも薄い
   請求項１から４のいずれか一項に記載のサイリスタ。
6. 前記カソード層の前記第１の方向における長さは、前記複数のゲートトレンチ部における一つのゲートトレンチ部の前記第１の方向における長さよりも短い
   請求項１から５のいずれか一項に記載のサイリスタ。
7. 前記カソード層の前記第１の方向における長さは、前記複数のゲートトレンチ部における一つのゲートトレンチ部の前記第１の方向における長さよりも長い
   請求項１から６のいずれか一項に記載のサイリスタ。
8. 前記複数のゲートトレンチ部は、前記第２の方向に隣接して設けられた１組のゲートトレンチ部と、前記第２の方向に隣接して設けられた他の組のゲートトレンチ部とを含み、
   前記１組のゲートトレンチ部と、前記第２の方向に隣接する前記他の組のゲートトレンチ部とが、前記第２の方向に並んで設けられている
   請求項１から７のいずれか一項に記載のサイリスタ。
9. 前記複数のゲートトレンチ部は、前記第２の方向に隣接して設けられた１組のゲートトレンチ部と、前記第２の方向に隣接して設けられた他の組のゲートトレンチ部とを含み、
   前記１組のゲートトレンチ部と、前記第２の方向に隣接する前記他の組のゲートトレンチ部とが、前記第１の方向にずれて設けられている
   請求項１から８のいずれか一項に記載のサイリスタ。
10. 前記複数のゲートトレンチ部は、前記第１の方向に加えて、前記第２の方向に延伸したＬ字型の構造を有する
    請求項１から７のいずれか一項に記載のサイリスタ。

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