JP5488691B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5488691B2
JP5488691B2 JP2012504390A JP2012504390A JP5488691B2 JP 5488691 B2 JP5488691 B2 JP 5488691B2 JP 2012504390 A JP2012504390 A JP 2012504390A JP 2012504390 A JP2012504390 A JP 2012504390A JP 5488691 B2 JP5488691 B2 JP 5488691B2
Authority
JP
Japan
Prior art keywords
gate
semiconductor device
dummy
trench
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012504390A
Other languages
English (en)
Other versions
JPWO2011111500A1 (ja
Inventor
勇一 小野澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2012504390A priority Critical patent/JP5488691B2/ja
Publication of JPWO2011111500A1 publication Critical patent/JPWO2011111500A1/ja
Application granted granted Critical
Publication of JP5488691B2 publication Critical patent/JP5488691B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0839—Cathode regions of thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Description

この発明は、半導体装置に関する。
産業用または電気自動車用といった様々な用途の電力変換装置において、その中心的な役割を果たすパワー半導体デバイスへの低消費電力化に対する期待は大きい。パワー半導体デバイスの中でも、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと称する）は、伝導度変調効果により低オン電圧が達成でき、また電圧駆動のゲート制御で制御が容易であるため、その使用が確実に定着してきている。特にシリコンウェハーの表面に設けたトレンチにゲート電極を形成するトレンチゲート型ＩＧＢＴは、電子の反転層（チャネル）の密度（総チャネル長）を大きくすることができるので、オン電圧を低くすることができる。
トレンチゲート型ＩＧＢＴは、空乏層を止めるためのフィールドストップ層を形成してｎ型ドリフト層厚を薄くした周知のフィールドストップ構造の組み合わせにより、いわゆるターンオフ損失とオン電圧間のトレードオフ特性が理論限界に近づきつつある。このため、トレンチゲート型ＩＧＢＴの、これ以上の劇的な特性改善は難しくなっている。
しかしながら、ＩＧＢＴに替わる次世代のデバイスと目されている、シリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）のような化合物半導体からなるパワー半導体デバイスは、まだ開発途上である。そのため、シリコンからなるＩＧＢＴを、化合物半導体からなるＩＧＢＴに完全に置き換えるほどの量産化は、いまだに成されていない。したがって、シリコンからなるＩＧＢＴが市場から消えることは当面考えられず、今後もＩＧＢＴの特性改善を進めていく必要がある。
近年の代表的なＩＧＢＴとして、例えば下記特許文献１に記載の構造が公知である。図３１は、従来の半導体装置の要部を示す断面図である。図３１に、下記特許文献１に記載の構造を示す。図３１に示すＩＧＢＴでは、ゲートトレンチ７とダミートレンチ８が互いに平行になるように、素子のおもて面に配置されている。ここで、ゲートトレンチ７およびダミートレンチ８の平面レイアウトは、ストライプ状となっている。つまり、ゲートトレンチ７およびダミートレンチ８は、図３１の紙面に垂直な方向にストライプ状に形成されている。
ｐ型ベース層４を含むｐ型の層が、素子のおもて面側の表面層に一様に形成されている。メサ領域１８におけるこのｐ型の層は、ゲートトレンチ７によりｐ型ベース層４と絶縁されている。すなわち、メサ領域１８におけるｐ型の層は、浮遊電位（フローティング）を有する浮遊ｐ層３０となっている。浮遊ｐ層３０は、層間絶縁膜９によりエミッタ電極１２とも絶縁されている。
ゲートトレンチ７の内部には、多結晶（ポリ）シリコンからなる制御用電極としてのゲートポリシリコン１１ａが充填されている。ダミートレンチ８の内部には、ゲート酸化膜１０を介して導電性のダミーポリシリコン１１ｂが充填されている。ダミーポリシリコン１１ｂは、エミッタ電極１２と接続されている。ゲート電極がオン状態で、素子裏面のｐ型コレクタ層３からｎ型ドリフト層１に注入されたホールは、ｐ型ベース層４を通りエミッタ電極１２へ抜けていく。
上述したように、素子のおもて面側の表面の多くの部分を浮遊ｐ層３０にて覆い、素子おもて面におけるｐ型ベース層４の面積を小さくすることで、ｎ型ドリフト層１に注入されたホールがｐ型ベース層４の下部に蓄積される。その結果、オン電圧が劇的に小さくなる。この効果は、Ｉｎｊｅｃｔｉｏｎ ｅｎｈａｎｃｅｍｅｎｔ（ＩＥ）効果と呼ばれている。また、ダミートレンチ８に充填された導電性のダミーポリシリコン１１ｂをエミッタ電極１２と接続することで、ミラー容量の低減を図ることが可能となる。
他の代表的なＩＧＢＴとして、下記特許文献２に記載の構造が公知である。図３２は、従来の半導体装置の要部を示す斜視図である。図３２に、下記特許文献２に記載のＩＧＢＴ構造の斜視図を示す。図３２に示すＩＧＢＴにおいて、ｎ型ドリフト層１からなるシリコンウェハーのおもて面には、ゲートトレンチ７が形成されている。隣り合うゲートトレンチ７の間には、ｎ型ドリフト層１より不純物濃度の高いｐ型ベース層４が選択的に形成されている。
ｐ型ベース層４のおもて面側の表面層には、ｎ型エミッタ層５と図示しないｐ型コンタクト層とが選択的に形成されている。ゲートトレンチ７の長手方向には、ｐ型ベース層４およびｎ型ドリフト層１が順次、メサ領域１８に表れるように設けられており、ｐ型ベース層４が分散配置されている。そして、ｐ型ベース層４はゲートトレンチ７の長手方向に直交する方向についても、ゲートトレンチ７を挟んでｎ型ドリフト層１とｐ型ベース層４とが交互に配置され、活性領域全体として市松模様状の平面レイアウトでｐ型ベース層４が配置されている。
このように、ｐ型ベース層４を市松模様状の平面レイアウトで配置することで、ｐ型ベース層４が均等に分散配置されるため、シリコンウェハー内の電界分布も均等となる。その結果、素子耐圧の低下を防ぐことができる。ゲートトレンチ７の内部には、ゲート酸化膜１０を挟んでポリシリコンからなる制御用電極としてのゲートポリシリコン１１ａが充填されている。ゲートポリシリコン１１ａおよびｎ型ドリフト層１のおもて面が露出する部分の上には、これらを覆うように図示しない層間絶縁膜が形成されている。
層間絶縁膜上には、図示しないエミッタ電極がｎ型エミッタ層５とｐ型ベース層４とに共通に接触するように形成される。ｎ型エミッタ層５およびｐ型ベース層４上には、エミッタ電極と接触するためのコンタクト開口部１４が設けられている。ｎ型ドリフト層１のおもて面に対して反対側（裏面）の表面には、ｎ型フィールドストップ層２およびｐ型コレクタ層３が形成されている。ｐ型コレクタ層３の表面（ウェハーの裏面）には図示しないコレクタ電極が設けられている。
図３２に示す従来のＩＧＢＴの特徴の一つは、後述するフローティング構造の問題を回避するための工夫がなされている点にある。つまり、ゲートトレンチ７で挟まれるメサ領域１８がフローティング構造とならないようにメサ領域１８とｐ型ベース層４とを隣接することで、メサ領域１８の電位をｐ型ベース層４に追従できるようにしたことである。これにより、フローティング構造に起因するＩＧＢＴのタ−ンオン時における電流増加率の急増を、ゲート抵抗によって容易に抑制できるように、ゲート制御性を確保している。
しかしながら、フローティング領域を単純になくすだけでは通常のトレンチゲート型ＩＧＢＴに戻ってしまい、キャリアの注入促進効果（ＩＥ効果）が失われる。その結果、オン電圧が上昇してしまう。したがって、ＩＥ効果を失わないために、ゲートトレンチ７で挟まれるメサ領域１８を複数のｐ型ベース層４に分割し、その狭く分割されたｐ型ベース層４においてのみエミッタ電極をコンタクトさせる構造とする。このような構造にすることで、トレンチゲート型ＩＧＢＴのオン電圧を低く維持しつつ、スイッチング損失も低くすることができる。これにより、インバータ等の実機で発生するトータルの電気的損失を低減することができる。加えて、ゲート電極がｎ型エミッタ層５に面している領域を減らすことができるため、ゲート−エミッタ間容量が低減される。
さらに、ある程度間隔の狭いトレンチゲート構造を適切に配置することで、トレンチゲート底部への電界集中を緩和し高い耐圧を得ることができる。つまり、ゲートトレンチ７の間に挟まれたメサ領域１８の幅を狭めることで、ゲートトレンチ７間に挟まれたメサ領域１８のｎ型ドリフト層１の部分が、数ボルト程度の印加電圧で容易に空乏化できるようにする。これにより、オフ状態における素子のおもて面付近の電界分布の均等化が可能になるだけでなく、特にゲート−コレクタ間容量（ミラー容量）を低減することができる。
特開２００６−２４５４７７号公報 特開２００６−２１０５４７号公報
ミラー容量（ゲート−コレクタ間容量）の増加は、ＩＧＢＴのスイッチング特性を悪化させるという問題を生じさせる。特に、コレクタ−エミッタ間の電圧が低い場合、あるいはＩＧＢＴがオフ状態に遷移するターンオフ時において、ゲート酸化膜の近傍にキャリアが蓄積している状態から空乏層が広がり始める場合、ゲートとコレクタとの間の空乏層端の面積が最も大きくなる。このとき、空乏層幅は極めて小さいため、ミラー容量が大きくなり、スイッチング特性（ターンオフ時間、ターンオフ損失等）が悪化する。このような現象は、ＩＧＢＴがオン状態に遷移するターンオン時において空乏層が消滅する直前にも同様に生じる。
上述したようなミラー容量の増加による影響が特に現れるのが、ＩＧＢＴがオン状態からオフ状態に遷移するターンオフのときである。ターンオフ前の導通時では、コレクタ−エミッタ間に飽和電圧程度の電圧しか印加されておらず、ゲート酸化膜の近傍には多数のキャリアが蓄積されている。このため、このときのミラー容量はゲート酸化膜の容量そのものになっている。一方、ターンオフが開始されると、ｐｎ接合近傍から空乏化が始まるが、空乏層が広がり始めた直後の空乏層端の面積は大きく、かつ空乏層幅は極めて小さい。さらに、残留キャリアが空乏層の広がりを妨げる。したがって、ＩＧＢＴがオン状態からオフ状態に遷移するターンオフ時にミラー容量が最も大きくなる。これにより、ターンオフ時間が増加し、かつコレクタ−エミッタ間電圧の立ち上がりも遅くなるので、スイッチング損失が増大してしまう。
また、ＩＧＢＴがオフ状態からオン状態に遷移するターンオン時にもミラー容量が増加する。ターンオン前の阻止状態では、コレクタ−エミッタ間に十分高い電圧が加わっていること、およびゲート酸化膜下にキャリアが存在していないことから、ミラー容量は十分小さい値になっている。しかしながら、ターンオンが開始されると、空乏層幅が縮小し、かつキャリアが注入されるようになる。特に、コレクタ−エミッタ間電圧が十分小さくなると、空乏層端の面積も増加し、かつ空乏層幅も小さくなるので、ミラー容量が増加する。この結果、コレクタ−エミッタ間電圧の立下り（減少の開始時点）がやや遅くなり、やはりスイッチング損失の増大を招く。
図３１に示すような浮遊ｐ層３０を広く範囲で有するＩＧＢＴにおいても、スイッチング損失を低減するには、ミラー容量を低減する必要がある。図３１に示すＩＧＢＴは、ミラー容量を低減させるために、ダミートレンチ８の内部に充填されたダミーポリシリコン１１ｂをエミッタ電極１２と接続し、ダミーポリシリコン１１ｂの電位をエミッタ電極１２の電位に固定している。これにより、浮遊ｐ層３０の電位もエミッタ電極１２の電位に近くなり、ミラー容量はある程度低減される。
しかしながら、図３１に示す浮遊ｐ層３０とダミートレンチ８を組み合わせたＩＧＢＴには、ＩＧＢＴのターンオン過程において、以下の問題があることが知られている。メサ領域１８の電位がフローティングの場合、ターンオン過程の途中でゲート電極１５の電位が急峻に増加または変動し、ターンオンｄｉ／ｄｔ（ターンオン時の電流増加率）が急増するという問題である。ＩＧＢＴがターンオンする際には、オフ状態でｎ型ドリフト層１の内部に広がっていた空乏層は縮小し、素子のおもて面のみに分布するようになる。この場合、素子裏面のｐ型コレクタ層３からｎ型ドリフト層１に注入されたホールは、ｐ型ベース層４に向かって流れるが、素子のおもて面の大部分を占める浮遊ｐ層３０にも流入する。このとき、まだ残存している空乏層においてホールの濃度が増加する。その結果、電界強度が増加し、浮遊ｐ層３０の電位が上昇する。
このような浮遊ｐ層３０の電位上昇は、浮遊ｐ層３０に隣接するゲートトレンチ７の内部に充填されたゲートポリシリコン１１ａの電位も上昇させる。このため、ゲートポリシリコン１１ａを通してゲート駆動回路に変位電流が発生する。これにより、ゲート電極１５の電位が急激に増加し、それに応じてコレクタ電流が急激に増加する。その結果、ターンオンｄｉ／ｄｔが急増する。浮遊ｐ層３０の電位上昇は、数１０ｎｓ以下の微小な時間で生じる現象であり、かつＩＧＢＴ内部の空乏層とホールの挙動に依存する。また、ゲートポリシリコン１１ａを通してゲート駆動回路に流れる変位電流も大きい。そのため、ゲート駆動回路とゲート電極１５の間に設置するゲート抵抗を大きくしても、ターンオンｄｉ／ｄｔを小さくすることができず、インバータ等の実機動作において強い電磁ノイズが発生する等の、好ましくない影響を与える。
このような現象は、ダミートレンチ８の内部に充填されたダミーポリシリコン１１ｂをエミッタ電極１２と接続させることで、より顕著に発生する。つまり、ターンオン過程において、ｐ型コレクタ層３からｎ型ドリフト層１に注入されたホールは、エミッタ電位にほぼ固定された浮遊ｐ層３０の近傍よりも、メサ領域１８のうちダミートレンチ８とゲートトレンチ７の間に形成されている部分に集中する。その結果、メサ領域１８のうちダミートレンチ８とゲートトレンチ７の間に形成されている部分の電位を一層大きくかつ急峻に増加させるようになり、ゲート抵抗によるターンオンｄｉ／ｄｔの制御が著しく困難なものとなる。
ターンオンｄｉ／ｄｔが急増する現象を抑えて、ゲート抵抗にてターンオンｄｉ／ｄｔを制御するには、ダミートレンチ８とゲートトレンチ７の間のメサ領域１８の電位を固定するしかない。そのためには、ダミートレンチ８とゲートトレンチ７の間のメサ領域１８をエミッタ電極１２に接続させる必要がある。しかし、これには他の大きな反作用がある。つまり、ダミートレンチ８とゲートトレンチ７の間のメサ領域１８をエミッタ電極１２に接続させる場合、ｐ型コレクタ層３からｎ型ドリフト層１に注入されたホールは、エミッタ電極１２との接続部分からエミッタに引き抜かれるため、ＩＥ効果が著しく減少する。その結果、ターンオンｄｉ／ｄｔのゲート抵抗による制御性は回復するものの、その代償として、オン電圧の増加が不可避となる。
よって、従来の浮遊ｐ層３０を有するトレンチＩＧＢＴにて、（１）ミラー容量を低減するためにダミートレンチ８を設けること、かつ（２）ゲートトレンチ７とダミートレンチ８の間のメサ領域１８を完全フローティングとせずに、エミッタ電極１２と接続すること、の以上の２点は、実際にインバータ等の実機で使用する上で、両立が困難である。
一方、上記のターンオンｄｉ／ｄｔが短時間で急増するという課題とＩＥ効果との両立を可能とした半導体素子として、前述の図３２に示すＩＧＢＴ構造を有する半導体素子がある。図３２に示すＩＧＢＴは、前述したようにＩＥ効果を増強させ、オン電圧を低くすると同時に、ゲート抵抗等の調整によるターンオンｄｉ／ｄｔの制御性も格段に向上させている。
しかしながら、図３２に示す従来のＩＧＢＴにおいてもなお、ミラー容量（ゲート−コレクタ間容量）が十分には小さくならず、上述したようにスイッチング特性を悪化させるという問題がある。
この発明は、上述した従来技術による問題点を解消するため、ミラー容量が小さい半導体装置を提供することを目的とする。また、オン電圧が低い半導体装置を提供することを目的とする。また、スイッチング損失の小さい半導体装置を提供することを目的とする。
上述した課題を解決して、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層の表面に複数形成されたストライプ状の第１の溝と、前記第１の溝内に絶縁膜を介して形成されたゲート電極と、前記第１の溝間の長手方向に選択的に形成された複数の第１導電型の第３の半導体層と、前記第３の半導体層の表面に選択的に形成された第２導電型の第４の半導体層と、前記第３の半導体層と前記第４の半導体層に接するエミッタ電極と、前記第１の半導体層に接するコレクタ電極と、を有する絶縁ゲート型半導体装置において、隣り合う前記第１の溝の間に当該第１の溝と平行に設けられ、かつ２つの前記第３の半導体層の間に挟まれた第２の溝が１つ以上形成されていることを特徴とする。
この発明にかかる半導体装置の構造の特徴は、隣り合う２本のストライプ状のゲートトレンチ（第１の溝）の間に挟まれるメサ領域に選択的に形成されたｐ型ベース層（第３の半導体層）の間に、１本以上のダミートレンチ（第２の溝）が設けられていることである。この発明によれば、上記構造上の特徴により、ミラー容量が低減される。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の溝内には絶縁膜を介して第１の導電体が埋め込まれており、前記第１の導電体は前記ゲート電極とは離間していることを特徴とする。ここで、離間とは、電気的に絶縁されていることをいう。
この発明によれば、ゲートトレンチと同様にダミートレンチの側壁からも空乏層が広がるようになる。そのため、ゲートトレンチおよびダミートレンチのそれぞれから広がった空乏層は、一層小さな印加電圧において接触し、その結果、ミラー容量が低減する。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の導電体は、前記エミッタ電極と接続していることを特徴とする。
この発明によれば、十分に小さい印加電圧で空乏層がピンチオフし、かつ第１の導電体が常にエミッタ電極と同電位となるため、ミラー容量はさらに小さくなる。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の導電体は、前記第２の溝の長手方向の端部にて前記エミッタ電極と接続していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第１の溝の間に形成された前記第２の溝が２つ以上形成されていることを特徴とする。
この発明によれば、第１の溝と第２の溝との間の距離あるいは隣り合う第２の溝どうしの間の距離が小さくなり、より小さい印加電圧でメサ領域が空乏化するようになる。その結果、ミラー容量はさらに減少する。
また、この発明にかかる半導体装置は、上述した発明において、２またはそれ以上形成された前記第２の溝の内部に形成されている前記第１の導電体は、互いに同一の電位となるように電気的に接続されていることを特徴とする。
この発明によれば、複数の第２の溝の内部に形成された第１の導電体の電位を同一の電位とすることで、電位の変動に対して安定に追従することができ、ミラー容量の安定化を図ることができる。
また、この発明にかかる半導体装置は、上述した発明において、互いに隣り合う前記第２の溝は、当該第２の溝の長手方向の端部にて相互に接続され、前記第２の溝の内部に形成された前記第１の導電体は、前記端部にて相互に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第２の溝の上面には、前記隣り合う第２の溝の内部に形成された前記第１の導電体を互いに接続するように前記第１の導電体に接する第２の導電体が形成されており、前記第２の導電体は、当該第２の導電体の一部にて前記エミッタ電極と接続していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の導電体が浮遊の電位となるように、前記エミッタ電極およびコレクタ電極および前記ゲート電極と前記第１の導電体は離間していることを特徴とする。
この発明によれば、第１の導電体は、浮遊の電位であってもよい。この場合、第２の溝とその内部に形成された第１の導電体について、上述した発明と同様の作用を持ちつつ、マスクレイアウトおよび製造プロセスを容易にすることができる。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の溝と前記第２の溝とが、前記第１の溝の長手方向の側壁または第２の溝の長手方向の側壁にて互いに隣接していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の溝と前記第２の溝との間隔は、熱平衡状態において前記第２の半導体層と前記第３の半導体層とからなるｐｎ接合から前記第２の半導体層に広がるビルトイン空乏層幅よりも小さいことを特徴とする。
上述した発明によれば、隣り合う第１の溝の間（メサ領域）に第２の溝が設けられていることで、第１の溝から広がった空乏層は、コレクタ−エミッタ間の印加電圧が低い場合においてもピンチオフし、等電位面の面積が減少する。
また、第２の溝を複数本設けることで、第２の溝と第１の溝との距離、あるいは隣り合う第２の溝の間の距離が小さくなる。その結果、実効的なメサ領域の幅が狭くなるので、ＩＥ効果が向上する。
また、ミラー容量の低減により、スイッチング時間またはスイッチング損失を低減することができる。
本発明にかかる半導体装置によれば、ミラー容量の小さい半導体装置が得られるという効果を奏する。また、オン電圧が低い半導体装置が得られるという効果を奏する。また、スイッチング損失の小さい半導体装置が得られるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の要部を示す斜視図である。 図２は、図１の切断線Ａ−Ａ’における断面図である。 図３は、実施例１にかかる静電容量とコレクタ−エミッタ間電圧との電気的特性を示す特性図である。 図４は、実施の形態２にかかる半導体装置の要部を示す斜視図である。 図５は、図４の切断線Ｂ−Ｂ’における断面図である。 図６は、図４の半導体装置を示す平面図である。 図７は、実施例３にかかる半導体装置の電気的特性を示す特性図である。 図８は、実施例４にかかる半導体装置の電気的特性を示す特性図である。 図９は、実施例５にかかる半導体装置の電気的特性を示す特性図である。 図１０は、実施例６にかかる半導体装置の電気的特性を示す特性図である。 図１１は、実施例７にかかる半導体装置の電気的特性を示す特性図である。 図１２は、実施例８にかかる半導体装置の電気的特性を示す特性図である。 図１３は、実施例９にかかる半導体装置の電気的特性を示す特性図である。 図１４は、実施例１０にかかる半導体装置の電気的特性を示す特性図である。 図１５は、実施例１１にかかる半導体装置の電気的特性を示す特性図である。 図１６は、実施例１２にかかる半導体装置の電気的特性を示す特性図である。 図１７は、実施の形態３にかかる半導体装置の要部を示す断面図である。 図１８は、実施の形態４にかかる半導体装置の要部を示す平面図である。 図１９は、実施の形態５にかかる半導体装置の要部を示す断面図である。 図２０は、図１９のＩＧＢＴの要部を示す平面図である。 図２１は、実施の形態６にかかる半導体装置の要部を示す斜視図である。 図２２は、実施の形態７にかかる半導体装置の要部を示す断面図である。 図２３は、実施の形態８にかかる半導体装置の要部を示す斜視図である。 図２４は、図２３の切断線Ｃ−Ｃ’における断面図である。 図２５は、実施の形態９にかかる半導体装置の要部を示す断面図である。 図２６は、実施の形態１０にかかる半導体装置の要部を示す斜視図である。 図２７は、図２６の切断線Ｄ−Ｄ’における断面図である。 図２８は、実施の形態１１にかかる半導体装置の要部を示す平面図である。 図２９は、比較例の半導体装置を示す断面図である。 図３０は、実施の形態にかかる半導体装置のスイッチング評価回路図である。 図３１は、従来の半導体装置の要部を示す断面図である。 図３２は、従来の半導体装置の要部を示す斜視図である。 図３３は、図３２の切断線ＡＡ−ＡＡ’における断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、第１導電型をｐ型、第２導電型をｎ型として説明するが、ｎ型とｐ型を入れ替えても本発明は同様に動作する。また、下記実施の形態では、半導体装置について、ＩＧＢＴ、素子、またはチップという各表現も用いているが、いずれも同じ対象を示している。
（実施の形態１）
本発明の実施の形態１にかかる半導体装置について、図１を用いて説明する。図１は、実施の形態１にかかる半導体装置の要部を示す斜視図である。ｎ型ドリフト層１となる基板の一方の主面（紙面では上方の面に相当、以下、単に上面とする）に、ストライプ状の平面形状を有するゲートトレンチ７が形成されている。ゲートトレンチ７の内壁にはゲート酸化膜１０が形成され、さらにゲート酸化膜１０の内側には導電性のゲートポリシリコン１１ａが形成されている。
ｎ型ドリフト層１の上面側の表面層において、隣り合うゲートトレンチ７の間には、それぞれのゲートトレンチ７の外側の側壁に接するｐ型ベース層４が選択的に形成されている。つまり、ｐ型ベース層４は、それぞれのゲートトレンチ７の内壁に形成されたゲート酸化膜１０に接する。ゲートトレンチ７の長手方向におけるｐ型ベース層４の長さは、ＩＧＢＴの特性と設計デザインルールに依存するが、例えば１μｍ以上１０μｍ以下程度であってもよい。
また、同じくゲートトレンチ７の長手方向において、同じメサ領域１８を挟んで隣り合うｐ型ベース層４の間隔についても、ＩＧＢＴの特性と設計デザインルールに依存するが、例えば１０μｍ以上５０μｍ以下程度であってもよい。さらに、ゲートトレンチ７の長手方向に垂直な方向の、ｐ型ベース層４とゲートトレンチ７の周期構造における単位長さは、これもＩＧＢＴの特性と設計デザインルールに依存するが、例えば１μｍ以上１０μｍ以下程度であってもよい。
ｐ型ベース層４の上面側の表面層には、ｐ型ベース層４と同様にゲートトレンチ７に接するｎ型エミッタ層５が形成されている。ｎ型エミッタ層５における、ゲートトレンチ７の長手方向に沿った端部は、ｐ型ベース層４の内側に収まるように配置されている。つまり、ゲートトレンチ７の長手方向におけるｎ型エミッタ層５の長さは、ゲートトレンチ７の長手方向におけるｐ型ベース層４の長さよりも短い。
また、隣り合う２本のゲートトレンチ７の間において、ゲートトレンチ７の長手方向に垂直な方向に（ｎ型エミッタ層５がゲートトレンチ７に）隣り合い、かつ当該ゲートトレンチ７にそれぞれ接するｎ型エミッタ層５は、互い（隣り合う２本のゲートトレンチ７どうし）をつなぐようにｐ型ベース層４の上面側に梯子（隣り合う２本のゲートトレンチ７に接するｎ型エミッタ層５）状に接続された平面形状を有していてもよい。具体的には、例えば、ｎ型エミッタ層５は、図１に示すようにＨ文字状の平面形状をなしていてもよい。
ｐ型ベース層４の上面には、図示しない層間絶縁膜が設けられている。層間絶縁膜には、ｐ型ベース層４およびｎ型エミッタ層５がエミッタ電極（不図示）とコンタクトをとるための開口部（コンタクト開口部）１４が、ｐ型ベース層４よりも内側に形成されている。つまり、コンタクト開口部１４は、ｐ型ベース層４およびｎ型エミッタ層５の一部を露出する。
隣り合うゲートトレンチ７の間に選択的に形成されたｐ型ベース層４どうしの間にあるメサ領域１８には、ゲートトレンチ７の長手方向に平行に、ストライプ状のダミートレンチ８が形成されている。ダミートレンチ８の内側の側壁には、ゲートトレンチ７の内側と同様にゲート酸化膜１０が形成され、ゲート酸化膜１０の内側には導電性のダミーポリシリコン１１ｂが形成されている。
ダミートレンチ８とゲートトレンチ７とは離間しており、したがって、ダミートレンチ８の内側に形成されたダミーポリシリコン１１ｂも、ゲートトレンチ７の内側に形成されたゲートポリシリコン１１ａとは接続されずに、離間している。ここで、離間とは、たとえば、領域どうしが電気的に絶縁されていること、または領域間の距離が離れていることをいう。
また、ダミートレンチ８の長手方向の端部は、ｐ型ベース層４の内側にて終端している。その結果、ダミーポリシリコン１１ｂも、同じくｐ型ベース層４の内側にて終端している。ｎ型ドリフト層１となる基板の他方の主面（紙面上では下方の面に相当、以下、単に下面とする）に隣接してｎ型フィールドストップ層２が形成され、さらにｎ型フィールドストップ層２の下面に隣接してｐ型コレクタ層３が形成されている。ｐ型コレクタ層３の下面には、図示しないコレクタ電極が形成されている。
図２は、図１の切断線Ａ−Ａ’における断面図である。以降では、特に断りが無ければ、断面図とは、斜視図における切断線に沿った断面図のことをいう。図２では、図１にて図示省略したエミッタ電極１２、エミッタ電極１２とゲートトレンチ７の内部のゲートポリシリコン１１ａとを絶縁する層間絶縁膜９、およびコレクタ電極１３も記載している（以下、図４に対する図５、図２３に対する図２４、図２６に対する図２７においても同様）。図２に示すように、ダミートレンチ８の内部に形成されたダミーポリシリコン１１ｂは、エミッタ電極１２と接続していてもよい。具体的な接続方法は、例えば図１に示すようにコンタクト開口部１４の中にダミーポリシリコン１１ｂが露出するようにすればよい。他の接続方法については後述する。
実施の形態１の特徴は、ゲートトレンチ７およびｐ型ベース層４に挟まれたメサ領域１８に、ゲートトレンチ７とは異なるダミートレンチ８を形成したことである。一般的なＭＯＳ型のトレンチゲート構造をなしているゲート電極１５に閾値以上の電圧が印加されたとき、ゲートトレンチ７の側壁と接するｐ型ベース層４の隣接面には電子の反転層（チャネル）が形成される。本発明では、チャネルが形成されるゲートトレンチ７の側壁に対して、ゲートトレンチ７を挟んで反対側の側壁に隣接するメサ領域１８近傍に、第２のトレンチであるダミートレンチ８を配置している。このような構造において、ゲート電極１５をオフにした状態（例えば０Ｖ）でコレクタ電極１３とエミッタ電極１２との間に正の電圧が印加されたとき、ｎ型ドリフト層１とｐ型ベース層４とからなるｐｎ接合およびゲートトレンチ７の側壁から、空乏層が広がる。
一方、従来構造のＩＧＢＴの場合、次のように空乏層が広がる。図３３は、図３２の切断線ＡＡ−ＡＡ’における断面図である。図３３に示す従来構造のＩＧＢＴの場合、メサ領域１８にダミートレンチ８が設けられていないため、メサ領域１８において、空乏層端１６を示す破線（１６）のようにゲートトレンチ７の側壁からのみ、空乏層が広がる。よって、特に層間絶縁膜９によって上面を覆われたメサ領域１８では、図３３に示すように空乏層端１６、つまり等電位面が大きく湾曲する。コレクタ−ゲート間容量Ｃｇｃ、すなわちミラー容量（以下、ミラー容量Ｃｇｃという）は、この等電位面の面積に依存するので、等電位面が湾曲した分だけミラー容量Ｃｇｃが増加する。
一方本発明の場合は、図２に示すように、メサ領域１８にダミートレンチ８が設けられていることで、図３２，３３に示すＩＧＢＴ（以下、従来例とする）よりも空乏層が広がる領域が少なくなっている。このため、空乏層は従来例よりも小さい電圧でピンチオフ（異なる方向から広がった空乏層が合わさること）するようになる。よって、等電位面の面積も減少し、ミラー容量Ｃｇｃが小さくなる。また、ミラー容量の低減により、スイッチング速度またはスイッチング損失を低減することができる。
さらに、図２に示すように、ダミートレンチ８の内部側壁に形成されたゲート酸化膜１０の内側に、導電体が埋め込まれていることが好ましい。ゲート電極１５またはコレクタ電極１３に電圧が印加されたとき、ｎ型ドリフト層１に空乏層が広がる。このとき、ダミートレンチ８に導電体（ここでは、ダミーポリシリコン１１ｂ）が埋め込まれていると、ゲートトレンチ７と同様にダミートレンチ８の側壁から空乏層が広がるようになる。その結果、等電位面がダミートレンチ８に平行に分布する。したがって、ゲートトレンチ７およびダミートレンチ８から広がった空乏層は、一層小さな印加電圧においてピンチオフし、等電位面の面積が減少する。以上のメカニズムにより、ミラー容量Ｃｇｃが低減する。
また、ダミートレンチ８に埋め込まれた導電体（ダミーポリシリコン１１ｂ）を、エミッタ電極１２に接続することがなお好ましい。その理由は、次のとおりである。ダミーポリシリコン１１ｂをエミッタ電極１２に接続していない場合、コレクタ電極１３に電圧が印加されたときに、ダミートレンチ８とエミッタ電極１２との間には電位差が生じ、等電位面が形成される。さらに、ダミートレンチ８とエミッタ電極１２との間には層間絶縁膜９が形成されており、多くの場合層間絶縁膜９はシリコン酸化膜からなる。シリコン酸化膜の比誘電率は約３．９であり、シリコン（１１．９）のおよそ１／３の値であるため、等電位面はこの層間絶縁膜９の中に集中する。したがって、従来例のＩＧＢＴの場合、等電位面の湾曲が層間絶縁膜９にて助長され、等電位面の面積は増加する。
それに対して、本発明の場合、まず、ダミートレンチ８を設けたことで、等電位面の湾曲は相当緩和される。さらに、ダミートレンチ８の内部に埋め込まれた導電体（ダミーポリシリコン１１ｂ）をエミッタ電極１２に接続することが好ましい。その理由は、ダミートレンチ８とエミッタ電極１２との間の層間絶縁膜９に電位差が発生せず、等電位面が層間絶縁膜９にはほとんど進入しなくなるからである。これにより、図２に示すように、空乏層端１６は、十分小さい印加電圧でピンチオフするから、等電位面は湾曲せず、ゲートトレンチ７およびダミートレンチ８の底部でほぼ平面的に分布するようになる。よって、ミラー容量Ｃｇｃはさらに小さくなる。さらに、ダミーポリシリコン１１ｂの電位が、常にエミッタ電極１２と同電位となり、ターンオフやターンオンのときのような内部状態が変化した場合でも、ダミーポリシリコン１１ｂの電位が安定化するという効果も奏するようになる。
また、図１および図２に示すように、ダミーポリシリコン１１ｂをエミッタ電極１２（図２）に接続するために、層間絶縁膜９（図２）のコンタクト開口部１４をダミートレンチ８の長手方向の端部まで広げて、ダミーポリシリコン１１ｂの長手方向の端部を露出させる。このように露出させた部分にて、ダミーポリシリコン１１ｂとエミッタ電極１２（図２）と接続させる。その結果、特別な膜の形成（導電膜、絶縁膜）あるいはフォトリソグラフ工程（マスク）を追加することなく、容易にダミーポリシリコン１１ｂとエミッタ電極１２（図２）とを同電位とすることができるので、さらに好ましい。
また、図２に示すように、ゲートトレンチ７とダミートレンチ８との間の距離Ｌgdは、熱平衡状態でｐ型ベース層４から広がる空乏層の、基板主面に垂直な方向の幅（以下、空乏層幅とする）Ｗbi以下の寸法であることが好ましい。一般にｐｎ接合近傍では、キャリアのドリフト電流と拡散電流の平衡条件から、熱平衡状態にて空乏層が既に広がっている。本発明のＩＧＢＴ構造の場合、このｐｎ接合とは、ｐ型ベース層４とｎ型ドリフト層１におけるｐｎ接合１９が該当する。以下、この熱平衡状態のときの空乏層を、ビルトイン空乏層と呼ぶ。ビルトイン空乏層は、ｐ型ベース層４より不純物濃度の低いｎ型ドリフト層１に向かって、そのほとんどが広がる。そのため、ｐ型ベース層４の近傍のゲートトレンチ７側壁にも空乏層が広がる。ゲートトレンチ７の、ｐ型ベース層４に隣接する側の側壁に対して反対側の側壁からも空乏層が同様に広がるので、これらのゲートトレンチ７の間に形成されているダミートレンチ８間にもビルトイン空乏層が若干広がる。つまり、このビルトイン空乏層がダミートレンチ８まで及べば、コレクタ−エミッタ間電圧に電圧を印加することなく、ゲートトレンチ７とダミートレンチ８間のメサ領域１８が熱平衡状態にて空乏化していることになる。したがって、ミラー容量は、ビルトイン空乏層の容量に相当する小さい値を示すことができる。
また、上述した実施の形態１の特徴の他に、本発明にしか奏し得ない重要な特徴がある。それは、分散配置されたｐ型ベース層４に挟まれているメサ領域１８のうち、ダミートレンチ８とゲートトレンチ７との間のメサ領域１８が、ｐ型ベース層４を介して、エミッタ電極１２と接続していることである。前記課題にて述べたように、従来の浮遊ｐ層３０とダミートレンチ８の組み合わせ（図３１）からは、ＩＥ効果とミラー容量の低減の効果はある程度得られる。しかしながら、図３１に示す従来例のＩＧＢＴでは、ターンオン過程において、ダミートレンチ８とゲートトレンチ７間のメサ領域１８の電位が急激に増加し、ターンオンｄｉ／ｄｔが急峻に増加する。この現象は、上述したようにゲート抵抗の調整による制御も不可能である。このようなゲート制御性を回復するために、ダミートレンチ８とゲートトレンチ７間のメサ領域１８をエミッタ電極に接続する。これにより、ゲート制御性回復の反作用（代償）としてＩＥ効果が減少する。結局、浮遊ｐ層３０を持つトレンチＩＧＢＴにダミートレンチ８を設け、かつダミートレンチ８とゲートトレンチ７との間のメサ領域１８をエミッタ電極と接続することはできなかった。
それに対して、本発明では、ターンオン過程にて、ｐ型コレクタ層３からｎ型ドリフト層１に注入されたホールが図３２に示す構造におけるメサ領域１８からｐ型ベース層４に流入する経路を、ダミートレンチ８が遮断する効果を奏する。そのため、あえてｐ型ベース層４を介して、ダミートレンチ８とゲートトレンチ７間のメサ領域１８をエミッタ電極１２と接続していても、ホールはむしろｐ型ベース層４の近傍に蓄積される。そのため、ＩＥ効果が、図３２または図３１に示す従来例のＩＧＢＴ構造よりも増強される。以上の効果は、分散配置されたｐ型ベース層４に挟まれているメサ領域１８のうち、ダミートレンチ８とゲートトレンチ７間のメサ領域１８が、ｐ型ベース層４を介してエミッタ電極１２と接続している構成により初めて得られる効果である。よって、従来の、図３１に示す浮遊ｐ層３０とダミートレンチ８とを組み合わせた構造のＩＧＢＴ、かつ図３２に示す構造のＩＧＢＴのいずれからも予想できない効果である。
続いて、半導体装置の製造方法について説明する。まず、例えば熱酸化等により酸化膜を形成し、フォトリソグラフィによって、ｎ型ドリフト層１となる基板の上面に、ゲートトレンチ７およびダミートレンチ８の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、酸化膜をエッチングし、トレンチエッチング用の酸化膜マスクを形成する。続いてレジストを除去した後に、異方性エッチングによってトレンチエッチングを行い、基板の上面にゲートトレンチ７およびダミートレンチ８を形成する。ついで、酸化膜マスクをウェットエッチング等により除去する。
ついで、熱酸化によって、ゲートトレンチ７およびダミートレンチ８の内部に、ゲート酸化膜１０を形成する。ついで、ゲートトレンチ７およびダミートレンチ８の内部に、リン等でドープされた多結晶シリコン（ポリシリコン）を化学気相成長法（ＣＶＤ法）等により堆積する。これにより、ゲートトレンチ７とダミートレンチ８それぞれの内部に、ゲートポリシリコン１１ａおよびダミーポリシリコン１１ｂが充填される。
ついで、フォトリソグラフィによって、基板の上面に、ｐ型ベース層４の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、基板の上面にボロンをイオン注入する。これにより、基板の上面に選択的にｐ型ベース層４が形成される。ついで、レジストマスクを除去する。
ついで、熱処理によって、ｐ型ベース層４を形成する不純物（ボロン）を拡散させる。このとき、ゲートトレンチ７がすでに形成されているため、ゲート酸化膜１０がゲートトレンチ７をまたぐ方向におけるボロンの拡散を抑える。したがって、ｐ型ベース層４の横方向拡散は、ゲートトレンチ７に平行な方向（長手方向）にのみされる。ここで、ゲートトレンチ７の長手方向におけるｐ型ベース層４の間隔は、ダミートレンチ８が形成されているメサ領域１８がｎ型のまま保たれる程度に長くしている。
ついで、フォトリソグラフィによって、基板の上面に、ｎ型エミッタ層５の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、基板の上面に例えば砒素などをイオン注入し、アニールを施すことで、ｐ型ベース層４の表面層に選択的にｎ型エミッタ層５を形成する。ついで、レジストマスクを除去した後、層間絶縁膜９となるシリコン酸化膜を周知のＣＶＤ法などで堆積させる。
ついで、フォトリソグラフィによって、層間絶縁膜９の表面に、コンタクト開口部１４の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、エッチングによって、層間絶縁膜９にコンタクト開口部１４を形成する。ついで、コンタクト開口部１４内部に充填するように、基板の上面側にアルミニウムなどの金属膜を堆積させる。これにより、ｐ型ベース層４およびｎ型エミッタ層５に接するエミッタ電極１２が形成される。
ついで、ポリイミド等の保護膜を堆積してエミッタ電極１２を覆う。ついで、フォトリソグラフィによって、保護膜にパッド部を開口する。このパッド開口部は、チップダイシング後のいわゆる後工程において、ＩＧＢＴモジュールあるいはモールド等にチップをパッケージングする際に、エミッタ電極とアルミワイヤーまたはリードフレーム等を接続するための開口領域である。
ついで、バックグラインドやウェットエッチングなどによって、基板裏面側から研削または研磨して、基板を薄くする。ついで、基板裏面に例えばリンやプロトンなどのドナーとなるイオンを注入し、続いてボロンなどのアクセプタとなるイオンを同じく裏面から注入する。ここで、基板裏面に最初に行うドナー不純物（プロトン、リン等）注入の加速エネルギーは、続けて行われるアクセプタ不純物（ボロン、アルミニウム等）注入の加速エネルギーよりも大きい。また、基板裏面にイオン注入する際のドナー不純物とアクセプタ不純物の順番は、上記とは逆でも構わない。
ついで、基板裏面にレーザーアニール（例えば周知のＹＡＧ２ω）をシングルまたはダブルパルスにて行う。これにより、プロトンによる水素関連ドナーの形成でｎ型フィールドストップ層２が形成され、ボロンの活性化によりｐ型コレクタ層３が形成される。以上の工程により、図１に示す半導体装置が完成する。
（実施例１）
次に、具体的な半導体装置の製造方法について、以下の実施例を例に説明する。実施の形態１に従い、６００ＶクラスのＩＧＢＴを実現する（図１，２参照）。まず、比抵抗が例えば２０Ωｃｍ以上３５Ωｃｍ以下程度のシリコンウェハー（基板）を用意する。実施例１では、３０Ωｃｍとした。ここで本発明の半導体装置は、その他の耐圧クラスでも適用できることは勿論である。例えば比抵抗は、１２００Ｖクラスでは４０Ωｃｍ以上６０Ωｃｍ以下程度、１７００Ｖクラスでは６０Ωｃｍ以上９０Ωｃｍ以下程度、３５００Ｖクラスでは１００Ωｃｍ以上２５０Ωｃｍ以下程度、それ以上の耐圧クラスもそれに応じて比抵抗を高くすればよい。特に高耐圧であるほど、ウェハーの比抵抗を高くする必要があるため、ビルトイン空乏層は一層広くなり、その結果ミラー容量低減効果は強くなる。
ここで、典型的なビルトイン空乏層幅を述べておく。熱平衡状態（例えば３００Ｋ、または２７℃）においてｐｎ接合のビルトイン空乏層を形成する電圧をビルトイン電圧Ｖｂｉ［Ｖ］とした場合、Ｖｂｉ＝０．０２５９×ｌｎ（ＮAＮD／ｎ0 2）で与えられることが知られている。ここで、ＮAはｐ層のアクセプタ濃度、ＮDはｎ層のドナー濃度である。ｎ0は真性キャリア濃度であり、３００Ｋにおけるシリコンの場合は、１．４５×１０10／ｃｍ3である。
また、ビルトイン空乏層幅Ｗｂｉは、ＮA≫ＮDのような片側階段接合では、近似的に（２εＶｂｉ／（ｑＮD））1/2で表される。ここで、εはシリコンの誘電率、ｑは電荷素量である。また、ｐ層のアクセプタ濃度ＮAを仮に１．０×１０18／ｃｍ3とする。一方、比抵抗をρ［Ωｃｍ］とした場合、ｎ層のドナー濃度ＮDは、一般的にシリコンでは４．５９６×１０15／ρで表される。よって、例えば比抵抗が３０Ωｃｍのときには、Ｖｂｉは０．７１Ｖとなり、Ｗｂｉは２．５μｍである。比抵抗が５０Ωｃｍのときは、Ｖｂｉは０．６９Ｖとなり、Ｗｂｉは３．２μｍである。比抵抗が７５Ωｃｍのときは、Ｖｂｉは０．６８Ｖとなり、Ｗｂｉは３．８μｍである。比抵抗が１７５Ωｃｍのときは、Ｖｂｉは０．６６Ｖとなり、Ｗｂｉは５．８μｍである。
次に、異方性エッチングを用いてウェハー表面（基板上面）に深さ５μｍ程度のトレンチエッチングを行い、トレンチを形成する。このとき、ゲートトレンチ７とダミートレンチ８は、同じマスクを用いてレイアウトをされるので、同時に形成可能である。レイアウトマスクにおけるゲートトレンチ７とダミートレンチ８の長手方向に垂直な方向の幅はいずれも１μｍとした。ゲートトレンチ７とダミートレンチ８間の距離Ｌgdは２μｍとした。
実施例１のビルトイン空乏層幅Ｗｂｉは２．５μｍであるから、ゲートトレンチ７とダミートレンチ８との間の距離Ｌgdはビルトイン空乏層幅Ｗｂｉより小さい。さらに以降のプロセスを経ると、熱酸化等により、ゲートトレンチ７およびダミートレンチ８の長手方向に垂直な方向の幅は１μｍよりも１０％程度広がる。その結果、ゲートトレンチ７とダミートレンチ８との間の距離Ｌgdは同じく２μｍよりも２０％程度狭くなる。このゲートトレンチ７とダミートレンチ８の内部に、熱酸化により１００ｎｍ程度の厚さのゲート酸化膜１０を形成する。
その後、リン等でドープされた多結晶シリコン（ポリシリコン）を化学気相成長法（ＣＶＤ法）等により堆積する。これにより、ゲートトレンチ７とダミートレンチ８それぞれの内部にゲートポリシリコン１１ａおよびダミーポリシリコン１１ｂを充填する。ゲートポリシリコン１１ａおよびダミーポリシリコン１１ｂは導電性を示す程度にドーパントをドープする。例えば前記ポリシリコンのシート抵抗は１Ω／□以上５０Ω／□（ｏｈｍ／ｓｑｕａｒｅ）以下程度である。つまり、ゲートトレンチ７とダミートレンチ８の内部に埋め込む物質は導電性を示せばよく、例えば白金等の高融点金属でも構わない。特にゲート酸化膜１０への重金属汚染を防ぐ必要性を考慮すれば、上述の導電性ポリシリコンが好ましい。
その後、フォトレジストなどを用いて選択的にｐ型ベース層４を形成すべく、ウェハー表面にボロンをイオン注入する。ｐ型ベース層４の接合深さを３μｍ程度にするために、例えば１１００℃程度の高温で数時間ドライブイン拡散を行う。ゲートトレンチ７の長手方向におけるｐ型ベース層４の長さを８μｍとした。また、ゲートトレンチ７の長手方向においてメサ領域１８を挟んで隣り合うｐ型ベース層４の間隔を３０μｍとした。ｐ型ベース層４とゲートトレンチ７の周期構造における単位長さを５μｍとした。ついで、フォトレジストを一旦除去して、再度フォトレジストなどを用いて、砒素などをイオン注入し、１０００℃程度のアニールを施すことで、ｎ型エミッタ層５を形成する。
ついで、フォトレジストを除去して、厚さ１μｍ程度のシリコン酸化膜を周知のＣＶＤ法などで堆積させて、層間絶縁膜９とする。これにフォトレジストパターンなどを用いてコンタクト開口部１４を形成し、その後アルミニウムなどの金属膜を堆積させることでエミッタ電極１２とする。さらに、ポリイミド等の保護膜を形成し、フォトレジストパターンなどを用いて、エミッタ電極とアルミワイヤーまたはリードフレーム等を接続するためのパッド部を開口する。
ついで、シリコンウェハーの裏面をバックグラインドおよびウェットエッチング等で研削・研磨し、シリコンウェハーの総厚を５０μｍ以上６０μｍ以下程度にまで薄くする。この研削後のウェハーの総厚は、耐圧クラス等により異なるもので、適宜設定する。その後裏面から例えばプロトンを、加速エネルギーが１ＭｅＶ以上８ＭｅＶ以下、ドーズ量が１．０×１０14／ｃｍ2以上１．０×１０15／ｃｍ2以下程度の範囲で注入し、続いてボロンを同じく裏面から加速エネルギーが１０ｋｅＶ以上１００ｋｅＶ以下、ドーズ量が１．０×１０13／ｃｍ2以上１．０×１０15／ｃｍ2以下程度の範囲で注入する。ついで、ウェハー裏面を１Ｊ／ｃｍ2のエネルギー密度にてレーザーアニール（例えば周知のＹＡＧ２ω）をシングルまたはダブルパルスにて行う。これにより、ｎ型フィールドストップ層２およびｐ型コレクタ層３が形成される。
（実施例２）
実施の形態１の効果について検証する。ここでは、図３２に示した従来例のＩＧＢＴと比較しながら説明をする。まず、実施の形態１に従い、隣り合うゲートトレンチ７の間に１本のダミートレンチ８を設けたＩＧＢＴを作製した（以下、第１実施例とする）。ＩＧＢＴの製造方法および設計条件は、実施例１と同様である。比較として、隣り合うゲートトレンチ７の間にダミートレンチ８を設けていないＩＧＢＴを作製した（従来例、図３２参照）。従来例については、実施例１と同様のパラメータで形成し、ゲートトレンチ７の長手方向におけるｐ型ベース層４の長さは実施例１と同じ８μｍとした。また、同じくゲートトレンチ７の長手方向において、隣り合うｐ型ベース層４の間隔についても、実施例１と同じとした。さらに、ゲートトレンチ７の長手方向に垂直な向きの、ｐ型ベース層４とゲートトレンチ７の周期構造における単位周期も、実施例１と同様である。そして、第１実施例および比較例のそれぞれについて、静電容量Ｃｘおよびコレクタ−エミッタ間電圧ＶCEを測定し、ＩＧＢＴの電気的特性について検証した。
図３は、実施例１にかかる静電容量とコレクタ−エミッタ間電圧との電気的特性を示す特性図である。図３は、実施例１の半導体装置において、コレクタ−エミッタ電極間に印加された電圧に対する、入力容量Ｃｉｅｓおよび帰還容量Ｃｒｅｓの依存性（Ｃ−Ｖ特性）を示したグラフである。入力容量Ｃｉｅｓは、Ｃｉｅｓ＝Ｃｇｅ＋Ｃｇｃにて定義される。ここで、Ｃｇｅはゲート−エミッタ間容量である。
出力容量Ｃｏｅｓは、Ｃｏｅｓ＝Ｃｃｅ＋Ｃｇｃと表される。ここで、Ｃｃｅはコレクタ−エミッタ間容量である。帰還容量Ｃｒｅｓは、ゲート−コレクタ間容量と同じであり、Ｃｒｅｓ＝Ｃｇｃである。帰還容量Ｃｒｅｓは、入力容量Ｃｉｅｓと出力容量Ｃｏｅｓの測定値から算出する。つまり、ゲート−コレクタ電極間を直接測定したときの静電容量は、ＣｇｅとＣｃｅの和であるから、この和をＣｘと仮に置くと、Ｃｘ＝Ｃｇｅ＋Ｃｃｅである。
一方、静電容量Ｃｘは、Ｃｘ＝（Ｃｉｅｓ−Ｃｇｃ）＋（Ｃｏｅｓ−Ｃｇｃ）とも考えられるので、この式から、ＧＣ間容量Ｃｇｃは、Ｃｇｃ＝（Ｃｉｅｓ＋Ｃｏｅｓ−Ｃｘ）／２で求められる。容量測定には、ヒューレットパッカード社のインピーダンスアナライザ、ＨＰ−４１９２Ａを使用し、測定の交流周波数を１ＭＨｚとした。入力容量Ｃｉｅｓの測定は、コレクタ−エミッタ間（以下、ＣＥ間と呼ぶこともある）に外付けにてコンデンサを並列に接続してＣＥ間容量Ｃｃｅを相殺させて測定する。出力容量Ｃｏｅｓは、ゲート−エミッタ間（ＧＥ間）に外付けにてコンデンサを並列に接続してＧＥ間容量Ｃｇｅを相殺させて測定する。静電容量Ｃｘは、ゲート−コレクタ間に外付けにてコンデンサを並列に接続してＧＣ間容量Ｃｇｃを相殺させて測定する。
図３に示す結果より、従来例（図３２参照）に比べて入力容量Ｃｉｅｓは増加しているものの、帰還容量Ｃｒｅｓが低減していることがわかる。特に、ＣＥ間電圧が４Ｖ以下において、帰還容量Ｃｒｅｓ（ミラー容量）が最大で従来例の約５０％まで低減していることがわかる。
以上、説明したように、実施の形態１によれば、隣り合うゲートトレンチ７の間（メサ領域１８）にダミートレンチ８が設けられていることで、ゲートトレンチ７から広がった空乏層は、コレクタ−エミッタ間の印加電圧が低い場合においてもピンチオフし、等電位面の面積が減少する。これにより、ミラー容量Ｃｇｃの小さい半導体装置を得ることができる。また、ミラー容量の低減により、スイッチング速度またはスイッチング損失を低減することができる。これにより、スイッチング損失の小さい半導体装置を得ることができる。
（実施の形態２）
実施の形態２にかかる半導体装置について、図４を用いて説明する。図４は、実施の形態２にかかる半導体装置の要部を示す斜視図である。実施の形態２における実施の形態１との相違点は、メサ領域１８におけるダミートレンチ８の本数である。実施の形態２では、隣り合うゲートトレンチ７の間に、例えば２本のダミートレンチ８をストライプ状の平面レイアウトで設けている。それぞれのメサ領域１８における２本のダミートレンチ８の長手方向の端部は、互いに接続されている。
図５は、図４の切断線Ｂ−Ｂ’における断面図である。ダミートレンチ８の内部に形成されたダミーポリシリコン１１ｂは、エミッタ電極１２と接続している。具体的な接続方法は、例えば図４のようにコンタクト開口部１４の中にダミーポリシリコン１１ｂの端部が露出するようにすればよい。
実施の形態２のように、ダミートレンチ８を複数本設けることで、ゲートトレンチ７とその隣のダミートレンチ８との間、あるいは隣り合うダミートレンチ８の間の距離を小さくすることができる。その結果、ゲートトレンチ７の隣のダミートレンチ８から広がる空乏層が、より低い印加電圧にてピンチオフするようになる。また、図５で破線にて示した空乏層端１６のように、ゲートトレンチ７あるいはダミートレンチ８の底部における等電位面が一層平面状に近くなる。その結果、特に低い印加電圧における等電位面の面積が小さくなる。これにより、ミラー容量を低減することができるほか、トレンチ底部の電界強度も緩和され、耐圧の低下を防ぐこともできる。
また、ダミートレンチ８を複数本設けるとき、各々のダミートレンチ８の内部に形成されたダミーポリシリコン１１ｂの電位を、同一の電位とすることが好ましい。複数のダミートレンチ８の内部にあるダミーポリシリコン１１ｂの電位を一つに固定することで、ＩＧＢＴがターンオンまたはターンオフする際に生じるチップ内の電位の変動に対して、ダミーポリシリコン１１ｂも安定に追従できるようになる。
複数のダミートレンチ８どうしのダミーポリシリコン１１ｂの電位を同一とするには、例えば図４に示すように、ダミートレンチ８の長手方向の端部にてダミートレンチ８どうしを接続することで、ダミートレンチ８の内部のダミーポリシリコン１１ｂを接続することが好ましい。ダミートレンチ８の端部で内部のダミーポリシリコン１１ｂを相互に連結することで、ダミートレンチ８の端部の曲率半径を大きくすることができる。そのため、ＣＥ間に高電圧が印加されて空乏層が広がるときに、ダミートレンチ８の端部における電界の集中を防ぐことができる。
具体的には、複数のダミートレンチ８どうしのダミーポリシリコン１１ｂの電位を同一とするには、コンタクト開口部１４にダミーポリシリコン１１ｂの端部を露出させる。そして、この露出部分にてダミーポリシリコン１１ｂと、エミッタ電極を形成しているメタルと接続する。その結果、複雑なマスクレイアウトあるいは余分な電極膜形成やフォトリソグラフ工程を追加することなく、ダミーポリシリコン１１ｂの電位をエミッタ電極と同電位にすることができるようになる。
また、図５に示すように、ダミートレンチ８に埋め込まれた導電体（ダミーポリシリコン１１ｂ）を、実施の形態１と同様にエミッタ電極１２に接続することがなお好ましい。その理由は実施の形態１と同様である。その結果、実施の形態１と同様にミラー容量を低減することができる。特に、本実施の形態２のようにダミートレンチ８を複数本設けることで、等電位面は一層平面的に分布するようになり、ミラー容量低減効果を強くすることができる。また、ターンオフやターンオンのときのような内部状態が変化したときであっても、ダミーポリシリコン１１ｂの電位が、常にエミッタ電極１２と同電位となる。そのため、ダミーポリシリコン１１ｂの電位が安定化するという効果も奏するようになる。特に、本実施の形態２のように、ダミートレンチ８を複数本形成すれば、メサ領域１８においてエミッタ電極１２と同電位のダミーポリシリコン１１ｂの占める割合が大きくなる。その結果、スイッチング時においても、メサ領域１８の電位を一層、安定にすることができる。
図２９は、比較例の半導体装置を示す断面図である。図２９に示すＩＧＢＴのように、メサ領域１８のダミートレンチ８のダミーポリシリコンをゲートポリシリコン１１ａと接続して同電位にする構成も考えられる。しかしながら、この場合、コレクタ電極１３と対峙するゲートポリシリコン１１ａの面積が増えることから、ミラー容量Ｃｇｃが従来例に比べてむしろ増加してしまうので、好ましくない。
図６は、図４の半導体装置を示す平面図である。ゲートトレンチ７に挟まれるメサ領域１８には、ｐ型ベース層４が市松模様状に配置されていると好ましい。ダミートレンチ８は、メサ領域１８内にて隣り合うｐ型ベース層４の間に２本形成されている。このように配置することで、オフ時の等電位面分布を平面接合に近い状態に均一に分布させることができる。また、ダミートレンチ８も市松模様状に分布させることで、メサ領域１８の電位分布も一様になる。これにより、トレンチ底部の電界の集中を抑止することが可能となる。また、オン時におけるチップ面内の電流分布も、一様とすることができる。なお、実施の形態１のようにダミートレンチ８が１本の場合（図１参照）でも、勿論同様の効果を奏することができる。
図６のｐ型ベース層４の内部には、周知のコレクタ電流のラッチアップを抑制するために、ｐ型ベース層４よりも高い不純物濃度のｐ型コンタクト層６が形成されている。ここでラッチアップとは、ＩＧＢＴに内蔵される寄生サイリスタがオンし、ゲート電極１５によるターンオフ等の制御ができなくなる現象のことである。ｐ型コンタクト層６の形成は周知の技術であり、本発明の他の実施の形態ではその記載を省略しているものの、本実施の形態２と同様にｐ型コンタクト層６を形成しても、勿論構わない。
（実施例３）
実施の形態２の効果について検証する。図７は、実施例３にかかる半導体装置の電気的特性を示す特性図である。図７は、実施の形態２のＩＧＢＴと、従来例のＩＧＢＴとの入力容量Ｃｉｅｓおよび帰還容量Ｃｒｅｓにおけるコレクタ−エミッタ間電圧ＶCEの依存性（Ｃ−Ｖ特性）を比較したグラフである。まず、実施の形態２に従い、隣り合うゲートトレンチ７の間に２本のダミートレンチ８を設けたＩＧＢＴを作製した（以下、第２実施例とする）。第２実施例のその他の設計条件は、第１実施例と同様である。比較として、実施例２と同様に、従来例のＩＧＢＴを作製した。そして、第２実施例および比較例のそれぞれについて、静電容量ＣｘおよびＣＥ間電圧ＶCEを測定し、ＩＧＢＴの電気的特性について検証した。測定方法および算出方法は、実施例２と同様である。
図７に示す結果より、実施例３においても実施例２と同様に、従来例に比べて帰還容量Ｃｒｅｓ（ミラー容量）が低減していることがわかる。特に、ダミートレンチが２本である実施例３の方が、さらにミラー容量が小さく、最大で従来例の約３０％まで低減することができている。
（実施例４）
図８は、実施例４にかかる半導体装置の電気的特性を示す特性図である。図８は、実施の形態１，２のＩＧＢＴ、および従来例のＩＧＢＴのオン時における電流−電圧（Ｉ−Ｖ）特性を比較した図である。なお、曲線上の丸印は、各曲線がどのＩＧＢＴに対応しているかが分かるように示したものに過ぎない。定格電流密度を２２５Ａ／ｃｍ2と定義し、図８横軸に平行な実線にて示す。まず、実施例２と同様に、第１実施例および比較例を作製した。また、実施例３と同様に、第２実施例を作製した。そして、第１，２実施例および比較例のそれぞれについて、コレクタ電流ＩCおよびＣＥ間電圧ＶCEを測定し、ＩＧＢＴの電気的特性について検証した。測定方法は、実施例２と同様である。
図８に示す結果より、第１，２実施例の双方とも、従来例に対して、定格電流密度におけるオン電圧は低下傾向にあり、特に第２実施例では定格電流において約０．１Ｖのオン電圧低減が確認できた。ここで、オン電圧とは、定格電流あるいは定格電流密度の電流を流すときに必要なＣＥ間の電圧降下のことである。この第２実施例におけるオン電圧の低減は、ダミートレンチ８によるＩＥ効果の増強による。つまり、ダミートレンチ８の本数が２本となることで、メサ領域１８におけるゲートトレンチ７との距離、あるいは隣り合うダミートレンチ８の間の距離が小さくなる。その結果、実効的なメサ領域１８の幅が狭くなるので、ＩＥ効果が向上する。
（実施例５）
図９は、実施例５にかかる半導体装置の電気的特性を示す特性図である。図９は、実施の形態１，２のＩＧＢＴ、および従来例のＩＧＢＴそれぞれのオン状態において、コレクタ電流ＩCが飽和したときの飽和電流値と、図８に示したオン電圧の相関を比較したグラフである。ここで、飽和電流値とは、ゲート電圧ＶGEを一定とし、オン電圧が１００Ｖ以上に十分大きくなるまでコレクタ電流ＩCを流すと、周知のＭＯＳゲートにおける電流飽和の効果のためにコレクタ電流ＩCが一定値に飽和したときの、電流値のことである。
まず、実施例２と同様に、第１実施例および比較例を作製した。また、実施例３と同様に、第２実施例を作製した。そして、第１，２実施例および比較例のそれぞれについて、オン電圧およびコレクタ飽和電流を測定し、ＩＧＢＴの電気的特性について検証した。定格電流密度におけるオン電圧と飽和電流の間には、一般にトレードオフの関係がある。例えば単位面積当たりのチャネル密度（あるいはＭＯＳゲートを持つ単位セルのチップ面内の個数密度）を上げると、オン電圧は低くなるが、飽和電流値は増加する。この飽和電流値は、後述するようにＩＧＢＴの短絡耐量と強く関係し、飽和電流値が小さいほど短絡耐量が高くなるので好ましい。
図９に示す結果より、第１実施例の場合は、従来例に対してはオン電圧が平均で０．０３Ｖ程度低減できていることがわかる。また、第２実施例では、ダミートレンチ８の本数を２本とすることで、第１実施例あるいは従来例と同じ飽和電流でありながら、オン電圧を０．１Ｖ低減することができた。つまり、本発明（第１，２実施例）の構造とすることで、飽和電流の増加という代償を払うことなく、オン電圧を低減することが可能となる。これは、本発明のダミートレンチの形成により、前述のチャネル密度を増加させずにＩＥ効果を増強できたためである。
（実施例６）
図１０は、実施例６にかかる半導体装置の電気的特性を示す特性図である。図１０は、実施の形態２と従来例のＩＧＢＴそれぞれについてのターンオフ波形を比較した図である。まず、実施例３と同様に、第２実施例を作製した。実施例２と同様に、比較例を作製した。そして、第２実施例および比較例のそれぞれについて、後述するスイッチング評価回路を用いて、コレクタ電流ＩC、ＣＥ間電圧ＶCEおよびゲート電圧ＶGEを測定し、ＩＧＢＴの電気的特性について検証した。次に、スイッチング評価回路について説明する。
図３０は、実施の形態にかかる半導体装置のスイッチング評価回路図である。図３０には、ターンオフあるいは後述するターンオンのスイッチング試験回路を示す。図３０に示す回路の構成は、単相の誘導負荷回路である。直流電源２０に並列にコンデンサ２１が接続され、さらにＩＧＢＴ２４と、ＩＧＢＴ２４の高圧側に直列に接続された還流用ダイオード（ＦＷＤ）２５が、コンデンサ２１に並列に接続される。また、ＦＷＤ２５と並列に誘導負荷２６が接続されている。この誘導負荷２６は、例えばインバータ等の実機における三相交流モーターに相当し、典型的には０．１ｍＨ〜１ｍＨ程度である。ＩＧＢＴ２４にはゲート抵抗２３を介して、ゲート駆動用電源２２によりゲート電極に±１５Ｖのパルス電圧を入力し、ＩＧＢＴ２４のオンおよびオフの制御をするようになっている。なお、回路自体には１０ｎＨ〜３００ｎＨ程度の浮遊インダクタンス２７が存在するが、本回路図では便宜的に回路の上部に記載している。ターンオフをするコレクタ電流（以下、ターンオフ電流とする）は３０Ａ（定格電流密度が２００Ａ／ｃｍ2に相当）、ターンオフのゲート抵抗は、いずれも７５Ωであり、ゲート電圧は±１５Ｖ，測定温度は１２５℃である。電源電圧ＶCCは、定格電圧の半値である３００Ｖとした。
図１０に示す結果より、同じゲート抵抗でドライブしているにも拘らず、第２実施例は従来例に対してディレイタイム（ゲート電圧ＶGEが減少を始めたあとに、一定値を示すようになったときから、前記一定値を示している期間のこと。図１０の波形では、約０．７μｓから０．９μｓまでの期間）が１００ｎｓほど短くなっており、かつＣＥ間電圧ＶCEの立ち上がり時の変化率ｄＶ／ｄｔも高くできていることがわかる。その結果、ターンオフ損失は約１０％低減している。ディレイタイムが短くなったのは、ミラー容量が低減したためである。更に、サージ電圧（ＶCEの最大値）の低下も確認できる。
（実施例７）
図１１は、実施例７にかかる半導体装置の電気的特性を示す特性図である。図１１は、実施の形態１，２および従来例のそれぞれのＩＧＢＴにおいて、図１０で示したターンオフ波形と同じスイッチング条件における、ターンオフ電流とターンオフ損失の関係を示した図である。まず、実施例２と同様に、第１実施例および比較例を作製した。また、実施例３と同様に、第２実施例を作製した。そして、第１，２実施例および比較例のそれぞれについて、ターンオフ損失およびコレクタ電流ＩCを測定し、ＩＧＢＴの電気的特性について検証した。
ターンオフ損失は、ゲートにオフ信号が入力されてゲート電圧ＶGEが減少を始めてから、コレクタ電流ＩCが０になるまでの期間（これを１パルスと呼ぶことにする）にわたり、ＣＥ間電圧ＶCEとコレクタ電流ＩCとの積（電力損失）を積分した値（エネルギー損失）で定義される。一般にターンオフ損失は、ターンオフ電流に対してほぼ線形に比例する。
図１１に示す結果より、第１，２実施例の双方とも、特に定格電流あるいはそれよりも大きい電流において、従来例よりも小さいターンオフ損失を達成できることがわかる。この効果の理由は、本発明のダミートレンチを設けたことで、ミラー容量Ｃｇｃが低減し、その結果、ミラー容量で決まるターンオフ時のディレイタイムが減少したためである。つまり、ディレイタイムの減少の結果、ターンオフ時間が短くなり、ターンオフ損失が低減したのである。
（実施例８）
図１２は、実施例８にかかる半導体装置の電気的特性を示す特性図である。図１２は、実施の形態１，２と、従来例の各々のＩＧＢＴにおいて、オン電圧とターンオフ損失の関係を示したグラフである。まず、実施例２と同様に、第１実施例および比較例を作製した。また、実施例３と同様に、第２実施例を作製した。そして、第１，２実施例および比較例のそれぞれについて、ターンオフ損失およびオン電圧を測定し、ＩＧＢＴの電気的特性について検証した。
一般に、オン電圧とターンオフ損失の間にはトレードオフの関係がある。例えばｐ型コレクタ層の総不純物量を増やしてホールの注入効率を高めると、オン電圧は減少するものの、注入されたホールの濃度が増加するので、ターンオフ時間が長くなり、その結果ターンオフ損失は増加する。
図１２に示す結果より、従来例に対して第１実施例（ダミーポリシリコンはエミッタ電極とショート）では、ターンオフ損失が１０％以上低減される。ターンオフ損失が低減した分をオン電圧に換算することで、オン電圧が０．１０Ｖ低減されていることがわかる。さらに、第２実施例（同じくダミーポリシリコンはエミッタ電極とショート）では、０．１８Ｖのオン電圧低減が達成できた。つまり本発明では、前述のように飽和電流の増加を代償とすることなく、オン電圧とターンオフ損失のトレードオフを劇的に向上させるという効果を奏する。この効果の理由は、本発明のダミートレンチを設けたことで、ミラー容量Ｃｇｃが低減し、その結果ミラー容量で決まるターンオフ時のディレイタイムが減少したためであり、その結果ターンオフ時間が短くなり、ターンオフ損失が低減したためである。
（実施例９）
図１３は、実施例９にかかる半導体装置の電気的特性を示す特性図である。図１３は、実施の形態１，２と、従来例の各々のＩＧＢＴにおいて、ターンオフ時のゲート抵抗と同じくターンオフ時のサージ電圧との関係を示したグラフである。まず、実施例２と同様に、第１実施例および比較例を作製した。また、実施例３と同様に、第２実施例を作製した。そして、第１，２実施例および比較例のそれぞれについて、ターンオフサージ電圧およびゲート抵抗を測定し、ＩＧＢＴの電気的特性について検証した。
図１３に示す結果より、実施例９においても、第２実施例のターンオフサージ電圧が従来例よりも小さかった。この図１３からは、ゲート抵抗が５０Ωのときにその効果（第１実施例または第２実施例と従来例とのサージ電圧の差）が大きいことがわかる。つまり、第１，２実施例のサージ電圧の最大値は、高いゲート抵抗側にシフトしており、且つその絶対値も低下している。これはダミートレンチ８を設けたためにミラー容量が低下し、ターンオフ時のゲート電圧ＶGE減少の時定数（Ｃｇｃ×Ｒｇ、Ｒｇはゲート抵抗）が減少したことで、相対的に小さいゲート抵抗でドライブされたのと等価になるためであると考えられる。
（実施例１０）
図１４は、実施例１０にかかる半導体装置の電気的特性を示す特性図である。図１４は、実施の形態１，２と、従来例の各々のＩＧＢＴにおいて、ターンオン波形を比較した図である。まず、実施例２と同様に、第１実施例および比較例を作製した。また、実施例３と同様に、第２実施例を作製した。そして、第１，２実施例および比較例のそれぞれについて、コレクタ電流ＩC、ＣＥ間電圧ＶCEおよびゲート電圧ＶGEを測定し、ＩＧＢＴの電気的特性について検証した。測定方法は、実施例６と同様である。
図１４に示す結果より、ゲート電圧ＶGE波形において、ゲート電圧ＶGEが−１５Ｖから増加したときに、従来例では時刻が０．８μｓにて、ゲート電圧ＶGEが急激に増加している。これに対して、本発明の第１，２実施例のいずれも、ゲート電圧ＶGEはスムースに増加し、急激な変化は見られないことがわかる。また、ＣＥ間電圧ＶCEが減少している期間（１．１μｓ〜１．３μｓ）において、電圧変化率ｄＶ／ｄｔの大きさ（絶対値）も、第１，２実施例の方が従来例よりも大きく、すばやく減少していることがわかる。このような効果が生じる理由の１つは、ダミートレンチ８を設けたためにミラー容量が低下したので、ミラー容量に起因するターンオン時のゲートの急激な充放電が抑えられたためである。もう１つの理由は、同じくミラー容量の低下により空乏層幅がすばやく減少し、空乏層が消滅することができたためである。
さらに、コレクタ電流ＩCが最大値を超えて減少に転じた後、その電流変化率ｄＩ／ｄｔの大きさ（絶対値）が、第１，２実施例ともに低減していることがわかる。これは、ＩＧＢＴにおけるミラー容量の低減が、対向アームにあるＦＷＤのソフトリカバリー化をもたらした効果である。
（実施例１１）
図１５は、実施例１１にかかる半導体装置の電気的特性を示す特性図である。図１５は、従来例（図１５（ａ））と実施の形態２（図１５（ｂ））の各々のＩＧＢＴにおいて、短絡時の波形を比較した図である。まず、実施例３と同様に、第２実施例を作製した。実施例２と同様に、比較例を作製した。そして、第２実施例および比較例のそれぞれについて、コレクタ電流ＩC、ＣＥ間電圧ＶCEおよびゲート電圧ＶGEを測定し、ＩＧＢＴの電気的特性について検証した。測定方法は、実施例６と同様である。
図１５に示す結果より、従来例に比べて、第２実施例のターンオンｄｉ／ｄｔが小さいことがわかる。その結果、図９に示したように静的な飽和電流がほぼ等しいにも拘らず、コレクタ電流の最大値Ｉmaxは低下している。これはダミートレンチ８の形成により入力容量Ｃｉｅｓが増えていることに加え、ミラー容量Ｃｒｅｓが小さいため、これ（ミラー容量Ｃｒｅｓ）を介した変位電流によるゲート電圧の持ち上がり（微小に増加すること）が抑制されているためであると考えられる。このようにミラー容量の低減により、コレクタ電流の最大値Ｉmaxが小さくなることは、短絡時に発生するコレクタ最大電流の低減や、短絡耐量向上の観点から好ましい効果である。
（実施例１２）
図１６は、実施例１２にかかる半導体装置の電気的特性を示す特性図である。図１６は、本発明の実施の形態１，２と従来例の各々のＩＧＢＴにおいて、ターンオフ時のゲート抵抗と短絡時のターンオフスパイク電圧（ＣＥ間のサージ電圧の最大値）波形を比較したグラフである。まず、実施例２と同様に、第１実施例および比較例を作製した。また、実施例３と同様に、第２実施例を作製した。そして、第１，２実施例および比較例のそれぞれについて、短絡時におけるターンオフスパイク電圧およびゲート抵抗を測定し、ＩＧＢＴの電気的特性について検証した。
図１６に示す結果より、短絡時におけるターンオフスパイク電圧およびゲート抵抗はトレードオフの関係にあるが、第１，２実施例ともに、短絡遮断時のサージ電圧値は減少し、グラフ上の曲線はゲート抵抗が減少する方向にシフトしていることがわかる。その理由は、ダミートレンチ８の適用で入力容量が大きくなる（ミラー容量が小さくなる）ためであると考えられる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、ダミートレンチ８を複数本設けることで、ダミートレンチ８とゲートトレンチ７との距離、あるいは隣り合うダミートレンチ８の間の距離が小さくなる。その結果、実効的なメサ領域１８の幅が狭くなるので、ＩＥ効果が向上する。これにより、オン電圧が低い半導体装置を得ることができる。
以下では、本発明における、その他の様々な実施の形態について説明する。
（実施の形態３）
本発明の実施の形態３にかかる半導体装置について、図１７を用いて説明する。図１７は、実施の形態３にかかる半導体装置の要部を示す断面図である。実施の形態３における実施の形態１との相違点は、メサ領域１８におけるダミートレンチ８の幅が広いことである。実施の形態３では、ダミートレンチ８の本数を１本に減らしつつ、ダミートレンチ８が２本のときと同様のミラー容量低減効果を得ることが可能である。さらにエミッタ電極１２とコンタクトをとって同電位とする場合、エミッタ電極１２とダミーポリシリコン１１ｂが接触する面積が広くなるので、エミッタ電極１２とダミーポリシリコン１１ｂ間の接触抵抗を十分小さくすることが可能となる。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
本発明の実施の形態４にかかる半導体装置について、図１８を用いて説明する。図１８は、実施の形態４にかかる半導体装置の要部を示す平面図である。実施の形態４における実施の形態２との相違点は、以下の通りである。メサ領域１８の内部に形成された２本のダミートレンチ８について、隣接する２本のダミートレンチ８をその長手方向における端部だけでなく中間部分２８でも相互に接続している。その結果、ダミーポリシリコン１１ｂも中間部分２８においてつながっている。
ダミーポリシリコン１１ｂは、高濃度にリン等のドーパントをドープした多結晶シリコンなので、前述のように十分低い抵抗を示しているものの、アルミニウム等の金属に比べれば高い抵抗値を示す。そのため、スイッチング時にＣＥ間電圧が急激に変化した場合に（例えば瞬時の電圧変化率が１００００Ｖ／μｓ程度）、ダミーポリシリコン１１ｂの中で、電位の変化に時間差が生じる場合がある。
例えば、エミッタ電極とコンタクトしているダミートレンチ８の端部から、ダミートレンチ８の長手方向に沿って最も遠い位置となる中間付近の電位を考える。隣接する２本のダミーポリシリコン１１ｂのドーピング濃度（シート抵抗）にバラツキがあるとする。そこに前述のような急激な電圧変化が生じると、２本のダミーポリシリコン１１ｂのうち、シート抵抗の高い方の電位が、低い方の電位よりも遅く追従するようになる。これにより、中間付近における電位に電位差が発生し、動作が不安定になる可能性がある。このため、実施の形態４のような構造とすることで、隣接する２本のダミートレンチ８の中間部分２８のダミーポリシリコン１１ｂの電位を同一とし、動作が不安定になることを抑制することが可能となる。
以上、説明したように、実施の形態４によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態５）
本発明の実施の形態５にかかる半導体装置について、図１９，２０を用いて説明する。図１９は、実施の形態５にかかる半導体装置の要部を示す断面図である。また、図２０は、図１９のＩＧＢＴの要部を示す平面図である。実施の形態５における実施の形態２との相違点は、隣り合う２本のダミートレンチ８の上面までダミーポリシリコン１１ｂを形成してブリッジ部分２９を設けることで、メサ領域１８を挟んでダミーポリシリコン１１ｂを相互にブリッジ状に接続させることである。そして、ダミーポリシリコン１１ｂのブリッジ部分２９上面に、ダミーポリシリコン１１ｂとエミッタ電極１２とのコンタクトをとるための開口部であるポリシリコンパッド１７（図２０）を設けている。
ダミーポリシリコン１１ｂのブリッジ部分２９、およびポリシリコンパッド１７は、次のような平面形状を有することが好ましい。例えば図２０に示すように、ゲートトレンチ７の長手方向におけるメサ領域１８の中間付近の幅を部分的に広げて、前記中間付近にダミーポリシリコン１１ｂのブリッジ部分２９を設ける。そして、ブリッジ部分２９の内部に、ポリシリコンパッド１７を設ける。このような形状とすることで、ポリシリコンパッド１７（開口部）を十分広くとることができ、その結果十分接触抵抗の小さい状態でダミーポリシリコン１１ｂとエミッタ電極１２とのコンタクトをとることが可能となる。
以上、説明したように、実施の形態５によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態６）
本発明の実施の形態６にかかる半導体装置について、図２１を用いて説明する。図２１は、実施の形態６にかかる半導体装置の要部を示す斜視図である。実施の形態６における実施の形態１との相違点は、ｐ型ベース層４の上面に設けたコンタクト開口部１４について、ゲートトレンチ７の長手方向に沿った開口部の長さを短くし、コンタクト開口部１４がダミートレンチ８の長手方向端部にかからないようにしたことである。つまり、ダミーポリシリコン１１ｂがエミッタ電極と接触しないようにすることで、ダミーポリシリコン１１ｂの電位を浮遊（フローティング）としている。ダミーポリシリコン１１ｂの電位を浮遊とした場合、エミッタ電極と接続した場合ほどではないものの、従来例に比べて、その７５％の値までミラー容量は低減された。
さらに図示しないが、ダミートレンチ８の本数を２本に増やすと、従来例の６６％までミラー容量が低減できた。さらに、ダミーポリシリコン１１ｂの電位を浮遊とする場合、ダミートレンチ８の端部にコンタクト開口部１４を形成する必要がない。そのため、例えば層間絶縁膜９のコンタクト開口時におけるエッチングダメージが、ダミーポリシリコン１１ｂのゲート酸化膜１０にまで及ぶことがない。したがって、ダミートレンチ８の長手方向端部からコンタクト開口部１４の端部にわたる仕上がり形状が、極めて良好となる。
以上、説明したように、実施の形態６によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態７）
本発明の実施の形態７にかかる半導体装置について、図２２を用いて説明する。図２２は、実施の形態７にかかる半導体装置の要部を示す断面図である。実施の形態７における実施の形態２との相違点は、メサ領域１８におけるダミートレンチ８の本数を、さらに３本としたことである。つまり、メサ領域１８におけるダミートレンチ８の本数は、３本に限らず複数本あっても好ましい。
メサ領域１８の幅をｐ型ベース層４の幅と比べて相対的に大きくすることで、ＩＧＢＴの導通時におけるキャリアの蓄積を、このメサ領域１８の近傍で増強することができる。その結果、オン電圧とターンオフ損失とのトレードオフ特性が向上するので、オン電圧またはターンオフ損失のどちらかまたは両方が低減する。またダミーポリシリコン１１ｂの電位を複数に設定してもよく、例えば図２２のように、３本のうち中間のダミートレンチ８のダミーポリシリコン１１ｂの電位を、ゲート電極１５と同じとしてもよい。あるいは図示しないが、全てのダミートレンチ８において、ダミーポリシリコン１１ｂをエミッタ電極１２と接続すれば、ミラー容量をさらに低減することが可能となる。
以上、説明したように、実施の形態７によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態８）
本発明の実施の形態８にかかる半導体装置について、図２３，２４を用いて説明する。図２３は、実施の形態８にかかる半導体装置の要部を示す斜視図である。また、図２４は、図２３の切断線Ｃ−Ｃ’における断面図である。実施の形態８における実施の形態２との相違点は、メサ領域１８において、ゲートトレンチ７とダミートレンチ８を隣接させる、または十分近接させたことである。図２４のように、ダミーポリシリコン１１ｂをエミッタ電極と同電位とすることがなお好ましい。ここで、ゲートトレンチ７とダミートレンチ８を十分近接させるとは、ゲートトレンチ７とダミートレンチ８との間のメサ領域１８の幅が、例えばゲート酸化膜１０の厚さ（例えば０．１μｍ）程度にまで近いことを意味している。あるいは、ゲート酸化膜１０を熱酸化にて形成する場合において、ゲートトレンチ７とダミートレンチ８の間が、熱酸化のパイルアップにより狭まり、熱酸化膜の厚さよりも薄くなる程度であってもよい。
ここで、パイルアップとは、周知のシリコン熱酸化の機構により、ある厚さのシリコン熱酸化膜を形成したときに、その厚さのおよそ４４％のシリコンが消費されて減少することである。パイルアップによりゲートトレンチ７のゲート酸化膜１０とダミートレンチ８のゲート酸化膜１０がくっつけば、隣接となる。このとき、ゲートポリシリコン１１ａとダミーポリシリコン１１ｂがショートしないようにする。これにより、さらにミラー容量が低減する。つまり、メサ領域１８における等電位面は、ゼロバイアス（熱平衡状態）または１０Ｖ程度のＣＥ間電圧ＶCEにおいてわずかの電圧分しかその間を通ることができない（わずかの電位差分だけの等電位面が、ゲートポリシリコン１１ａとダミーポリシリコン１１ｂとの間を通ることができる）。なぜならゲートポリシリコン１１ａと、ゲートトレンチ７に隣接（近接）するダミートレンチ８内のダミーポリシリコン１１ｂが十分近いためである。さらに、隣り合うダミートレンチ８の間のメサ領域１８には、ほとんど等電位面は通らない。したがって、ゼロバイアスでほぼ等電位面は平面的となり、その面積は最小となる。したがってミラー容量は十分小さくなる。
以上、説明したように、実施の形態８によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態９）
本発明の実施の形態９にかかる半導体装置について、図２５を用いて説明する。図２５は、実施の形態９にかかる半導体装置の要部を示す断面図である。実施の形態９における実施の形態８との相違点は、２本のダミートレンチ８が隣接または十分近接していて、隣り合うゲートトレンチ７とは離間していることである。このようにすれば、前述のようにゲートポリシリコン１１ａとダミーポリシリコン１１ｂがショートする危険性を避けることができ、かつミラー容量を低減することが可能となる。ここで、ダミートレンチ８の本数は、２本に限らず種々変更可能であり、３本あるいはそれ以上でもよい。また、ダミーポリシリコン１１ｂをエミッタ電極１２に接続することで、前述のようにミラー容量が十分低減できるので、なお好ましい。
以上、説明したように、実施の形態９によれば、実施の形態１，８と同様の効果を得ることができる。
（実施の形態１０）
本発明の実施の形態１０にかかる半導体装置について、図２６，２７を用いて説明する。図２６は、実施の形態１０にかかる半導体装置の要部を示す斜視図である。また、図２７は、図２６の切断線Ｄ−Ｄ’における断面図である。実施の形態１０の特徴は、以下の通りである。ゲートトレンチ７に挟まれるメサ領域１８において、ゲートトレンチ７の長手方向にて隣り合うｐ型ベース層４の間の全てにダミートレンチ８を設けている。そして、隣り合うゲートトレンチ７またはダミートレンチ８は、互いに接するかまたは十分近接するように配置している。それ以外の構成は、実施の形態１と同様である。
このようにすれば、等電位面の多くはメサ領域１８には存在せずに、ダミートレンチ８およびゲートトレンチ７の底部に形成されるようになる。その結果、ミラー容量を十分に小さくすることができる。さらに、図２７に示すように、ダミーポリシリコン１１ｂをエミッタ電極１２と接続し、エミッタ電極１２と同電位とすれば、もはや等電位面はほとんどメサ領域１８には存在しなくなり、極めて小さいミラー容量ＣｇｃのＩＧＢＴが達成されるので、一層好ましい。
以上、説明したように、実施の形態１０によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態１１）
本発明の実施の形態１１にかかる半導体装置について、図２８を用いて説明する。図２８は、実施の形態１１にかかる半導体装置の要部を示す平面図である。実施の形態１１の特徴は、ｐ型ベース層４の配置を、これまでの市松模様ではなく、図２８のようにゲートトレンチ７の長手方向に直行する方向に一列に並べたことである。それ以外の構成は、実施の形態１と同様である。このようにｐ型ベース層４を配置しても、ミラー容量の低減効果を奏することは可能である。
一方でｐ型ベース層４が市松模様状に分布していると、ゲートトレンチ７を介して１つのメサ領域１８に隣接する２つのｐ型ベース層４が、前記メサ領域１８を挟み込むことになる。そのため、前記メサ領域１８における空乏層のピンチオフ効果が一層強くなる。さらに前述のようにｐ型ベース層４が市松模様状に分布している方が、オン状態におけるチップ上面における電流密度分布を均等にすることができる。よって、ｐ型ベース層４の分布は、市松模様状とする方が好ましい。
以上、説明したように、実施の形態１１によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明では、上述した実施の形態に限らず、ゲートトレンチおよびダミートレンチの長手方向の長さや、長手方向に垂直な方向の長さなど、ＩＧＢＴを構成する各種領域の寸法を適宜変更可能である。
以上のように、本発明にかかる半導体装置は、電力変換装置などに使用される絶縁ゲート型半導体装置（ＩＧＢＴ）などのパワー半導体装置に有用である。
１ ｎ型ドリフト層
２ ｎ型フィールドストップ層
３ ｐ型コレクタ層
４ ｐ型ベース層
５ ｎ型エミッタ層
６ ｐ型コンタクト層
７ ゲートトレンチ
８ ダミートレンチ
９ 層間絶縁膜
１０ ゲート酸化膜
１１ａ ゲートポリシリコン
１１ｂ ダミーポリシリコン
１２ エミッタ電極
１３ コレクタ電極
１４ コンタクト開口部
１５ ゲート電極
１６ 空乏層端
１７ ポリシリコンパッド
１８ メサ領域
１９ ｐｎ接合
２０ 直流電源
２１ コンデンサ
２２ ゲート駆動用電源
２３ ゲート抵抗
２４ ＩＧＢＴ
２５ ＦＷＤ
２６ 誘導負荷
２７ 浮遊インダクタンス
２８ 中間部分
２９ ブリッジ部分
３０ 浮遊ｐ層

Claims (11)

  1. 第１導電型の第１の半導体層と、
    前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
    前記第２の半導体層の表面に複数形成されたストライプ状の第１の溝と、
    前記第１の溝内に絶縁膜を介して形成されたゲート電極と、
    前記第１の溝間の長手方向に選択的に形成された複数の第１導電型の第３の半導体層と、
    前記第３の半導体層の表面に選択的に形成された第２導電型の第４の半導体層と、
    前記第３の半導体層と前記第４の半導体層に接するエミッタ電極と、
    前記第１の半導体層に接するコレクタ電極と、を有する絶縁ゲート型半導体装置において、
    隣り合う前記第１の溝の間に当該第１の溝と平行に設けられ、かつ２つの前記第３の半導体層の間に挟まれた第２の溝が１つ以上形成されていることを特徴とする半導体装置。
  2. 前記第２の溝内には絶縁膜を介して第１の導電体が埋め込まれており、
    前記第１の導電体は前記ゲート電極とは離間していることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の導電体は、前記エミッタ電極と接続していることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の導電体は、前記第２の溝の長手方向の端部にて前記エミッタ電極と接続していることを特徴とする請求項３に記載の半導体装置。
  5. 隣り合う前記第１の溝の間に形成された前記第２の溝が２つ以上形成されていることを特徴とする請求項２に記載の半導体装置。
  6. ２またはそれ以上形成された前記第２の溝の内部に形成されている前記第１の導電体は、互いに同一の電位となるように電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
  7. 互いに隣り合う前記第２の溝は、当該第２の溝の長手方向の端部にて相互に接続され、
    前記第２の溝の内部に形成された前記第１の導電体は、前記端部にて相互に接続されていることを特徴とする請求項６に記載の半導体装置。
  8. 隣り合う前記第２の溝の上面には、前記隣り合う第２の溝の内部に形成された前記第１の導電体を互いに接続するように前記第１の導電体に接する第２の導電体が形成されており、
    前記第２の導電体は、当該第２の導電体の一部にて前記エミッタ電極と接続していることを特徴とする請求項６に記載の半導体装置。
  9. 前記第１の導電体が浮遊の電位となるように、前記エミッタ電極およびコレクタ電極および前記ゲート電極と前記第１の導電体は離間していることを特徴とする請求項２に記載の半導体装置。
  10. 前記第１の溝と前記第２の溝とが、前記第１の溝の長手方向の側壁または第２の溝の長手方向の側壁にて互いに隣接していることを特徴とする請求項１に記載の半導体装置。
  11. 前記第１の溝と前記第２の溝との間隔は、熱平衡状態において前記第２の半導体層と前記第３の半導体層とからなるｐｎ接合から前記第２の半導体層に広がるビルトイン空乏層幅よりも小さいことを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
JP2012504390A 2010-03-09 2011-02-18 半導体装置 Active JP5488691B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012504390A JP5488691B2 (ja) 2010-03-09 2011-02-18 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010051636 2010-03-09
JP2010051636 2010-03-09
PCT/JP2011/053549 WO2011111500A1 (ja) 2010-03-09 2011-02-18 半導体装置
JP2012504390A JP5488691B2 (ja) 2010-03-09 2011-02-18 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2011111500A1 JPWO2011111500A1 (ja) 2013-06-27
JP5488691B2 true JP5488691B2 (ja) 2014-05-14

Family

ID=44563323

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012504390A Active JP5488691B2 (ja) 2010-03-09 2011-02-18 半導体装置

Country Status (5)

Country Link
US (2) US9099522B2 (ja)
EP (1) EP2546882B1 (ja)
JP (1) JP5488691B2 (ja)
CN (1) CN102792448B (ja)
WO (1) WO2011111500A1 (ja)

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5634318B2 (ja) 2011-04-19 2014-12-03 三菱電機株式会社 半導体装置
JP5937413B2 (ja) * 2011-06-15 2016-06-22 株式会社デンソー 半導体装置
US9184255B2 (en) * 2011-09-30 2015-11-10 Infineon Technologies Austria Ag Diode with controllable breakdown voltage
JP5973730B2 (ja) * 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
WO2013108911A1 (ja) 2012-01-19 2013-07-25 富士電機株式会社 半導体装置およびその製造方法
JP6064371B2 (ja) * 2012-05-30 2017-01-25 株式会社デンソー 半導体装置
JP2013251468A (ja) * 2012-06-01 2013-12-12 Fuji Electric Co Ltd 半導体装置および半導体装置の制御方法
JP5979993B2 (ja) * 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法
JP6072445B2 (ja) * 2012-06-28 2017-02-01 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
JP6190206B2 (ja) * 2012-08-21 2017-08-30 ローム株式会社 半導体装置
JP6284314B2 (ja) 2012-08-21 2018-02-28 ローム株式会社 半導体装置
JP6577558B2 (ja) * 2012-08-21 2019-09-18 ローム株式会社 半導体装置
JP2014067753A (ja) * 2012-09-24 2014-04-17 Toshiba Corp 電力用半導体素子
US9799762B2 (en) 2012-12-03 2017-10-24 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
KR101420528B1 (ko) * 2012-12-07 2014-07-16 삼성전기주식회사 전력 반도체 소자
ITMI20130030A1 (it) 2013-01-11 2014-07-12 St Microelectronics Srl Dispositivo elettronico comprendente regioni conduttive e regioni dummy
JP2015008235A (ja) * 2013-06-25 2015-01-15 富士電機株式会社 半導体装置の製造方法
WO2015008550A1 (ja) * 2013-07-19 2015-01-22 日産自動車株式会社 半導体装置及びその製造方法
CN105027295B (zh) * 2013-08-06 2018-02-06 富士电机株式会社 沟槽栅mos型半导体装置及其制造方法
JP5987990B2 (ja) * 2013-08-15 2016-09-07 富士電機株式会社 半導体装置
US9287404B2 (en) 2013-10-02 2016-03-15 Infineon Technologies Austria Ag Semiconductor device and method of manufacturing a semiconductor device with lateral FET cells and field plates
US9306058B2 (en) 2013-10-02 2016-04-05 Infineon Technologies Ag Integrated circuit and method of manufacturing an integrated circuit
US9401399B2 (en) * 2013-10-15 2016-07-26 Infineon Technologies Ag Semiconductor device
JP6225649B2 (ja) * 2013-11-12 2017-11-08 株式会社デンソー 絶縁ゲートバイポーラトランジスタおよびその製造方法
CN105531825B (zh) * 2013-12-16 2019-01-01 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6320808B2 (ja) * 2014-03-19 2018-05-09 富士電機株式会社 トレンチｍｏｓ型半導体装置
CN106062964B (zh) * 2014-04-21 2019-07-26 三菱电机株式会社 功率用半导体装置
CN103943673B (zh) * 2014-05-04 2017-02-01 常州中明半导体技术有限公司 具有不连续沟槽的沟槽双极型晶体管
JP6420175B2 (ja) 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6187697B2 (ja) * 2014-07-10 2017-08-30 富士電機株式会社 半導体装置
JP2016025124A (ja) * 2014-07-16 2016-02-08 株式会社デンソー 半導体装置およびその製造方法
CN104183634B (zh) * 2014-09-16 2017-07-21 株洲南车时代电气股份有限公司 一种沟槽栅igbt芯片
JP6135636B2 (ja) * 2014-10-17 2017-05-31 トヨタ自動車株式会社 半導体装置
JP6515484B2 (ja) * 2014-10-21 2019-05-22 株式会社デンソー 半導体装置
CN104332497B (zh) * 2014-11-05 2017-02-01 中国东方电气集团有限公司 注入增强型绝缘栅双极型晶体管
CN104617092B (zh) * 2014-11-06 2018-06-22 苏州捷芯威半导体有限公司 一种半导体器件及其制作方法
JP6350679B2 (ja) * 2015-01-13 2018-07-04 富士電機株式会社 半導体装置及びその製造方法
US20170309704A1 (en) * 2015-01-14 2017-10-26 Mitsubishi Electric Corporation Semiconductor device and manufacturing method therefor
US10332990B2 (en) * 2015-07-15 2019-06-25 Fuji Electric Co., Ltd. Semiconductor device
US10355082B2 (en) * 2015-08-19 2019-07-16 Mitsubishi Electronic Corporation Semiconductor device including active and dummy cell regions
US20180204909A1 (en) * 2015-08-26 2018-07-19 Mitsubishi Electric Corporation Semiconductor device
KR102066310B1 (ko) 2015-09-08 2020-01-15 매그나칩 반도체 유한회사 전력용 반도체 소자
JP6652802B2 (ja) * 2015-09-15 2020-02-26 ローム株式会社 半導体装置、および当該半導体装置を備えるインバータ装置
JP6665457B2 (ja) * 2015-09-16 2020-03-13 富士電機株式会社 半導体装置
JP6584893B2 (ja) 2015-09-25 2019-10-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6566835B2 (ja) * 2015-10-22 2019-08-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN105226090B (zh) * 2015-11-10 2018-07-13 株洲中车时代电气股份有限公司 一种绝缘栅双极晶体管及其制作方法
CN107636836B (zh) * 2015-12-11 2020-11-27 富士电机株式会社 半导体装置
JP6676947B2 (ja) * 2015-12-14 2020-04-08 富士電機株式会社 半導体装置
US10381274B2 (en) * 2016-02-09 2019-08-13 Fuji Electric Co., Ltd. Assessment method, and semiconductor device manufacturing method
JP6634860B2 (ja) * 2016-02-10 2020-01-22 株式会社デンソー 半導体装置
WO2017141998A1 (ja) * 2016-02-15 2017-08-24 富士電機株式会社 半導体装置
CN107924951B (zh) 2016-03-10 2021-11-23 富士电机株式会社 半导体装置
CN105762147B (zh) * 2016-04-14 2018-10-26 株洲中车时代电气股份有限公司 一种半导体功率器件版图
DE102016117511B4 (de) * 2016-09-16 2021-02-11 Infineon Technologies Austria Ag Halbleiterbauteil und Herstellungsverfahren dafür
US10636877B2 (en) 2016-10-17 2020-04-28 Fuji Electric Co., Ltd. Semiconductor device
JP6673499B2 (ja) 2016-11-17 2020-03-25 富士電機株式会社 半導体装置
JP6797005B2 (ja) 2016-11-24 2020-12-09 ルネサスエレクトロニクス株式会社 半導体装置
CN106783952A (zh) * 2016-12-23 2017-05-31 株洲中车时代电气股份有限公司 一种沟槽栅igbt器件
DE102016125879B3 (de) * 2016-12-29 2018-06-21 Infineon Technologies Ag Halbleitervorrichtung mit einer IGBT-Region und einer nicht schaltbaren Diodenregion
US10256331B2 (en) * 2017-03-03 2019-04-09 Pakal Technologies, Inc. Insulated gate turn-off device having low capacitance and low saturation current
US10319808B2 (en) * 2017-04-03 2019-06-11 Fuji Electric Co., Ltd. Semiconductor device
US10600867B2 (en) * 2017-05-16 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device having an emitter region and a contact region inside a mesa portion
CN109524396B (zh) * 2017-09-20 2023-05-12 株式会社东芝 半导体装置
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102017124871B4 (de) * 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
JP6963982B2 (ja) 2017-12-07 2021-11-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102018100237B4 (de) * 2018-01-08 2022-07-21 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit dU/dt Steuerbarkeit und Verfahren zum Herstellen eines Leistungshalbleiterbauelements
JP6926012B2 (ja) * 2018-02-14 2021-08-25 株式会社東芝 半導体装置
CN111684604B (zh) * 2018-08-10 2023-08-18 富士电机株式会社 半导体装置
US11362209B2 (en) * 2019-04-16 2022-06-14 Semiconductor Components Industries, Llc Gate polysilicon feed structures for trench devices
JP7211516B2 (ja) * 2019-07-12 2023-01-24 富士電機株式会社 半導体装置
JP7331720B2 (ja) * 2020-02-06 2023-08-23 三菱電機株式会社 半導体装置
US11374563B2 (en) * 2020-03-03 2022-06-28 Kabushiki Kaisha Toshiba Method for controlling semiconductor device
US11309411B2 (en) * 2020-06-03 2022-04-19 Db Hitek Co., Ltd. Insulated gate bipolar transistor and method of manufacturing same
CN113809145B (zh) * 2020-06-16 2024-03-29 芯恩（青岛）集成电路有限公司 窄台面绝缘栅双极型晶体管器件及形成方法
US20220320322A1 (en) * 2020-06-18 2022-10-06 Dynex Semiconductor Limited Igbt with a variation of trench oxide thickness regions
JP2021197525A (ja) * 2020-06-18 2021-12-27 ミツミ電機株式会社 半導体装置及びその製造方法
JP7405261B2 (ja) 2020-07-15 2023-12-26 富士電機株式会社 半導体装置
CN113054012B (zh) * 2021-02-23 2021-12-03 杭州士兰微电子股份有限公司 绝缘栅双极晶体管及其制造方法
CN113517354B (zh) * 2021-04-29 2023-04-28 电子科技大学 一种高压jfet器件
CN113488523A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种具有超结双沟道栅的高压mosfet器件及其制备方法
CN113871470A (zh) * 2021-09-16 2021-12-31 上海擎茂微电子科技有限公司 一种调节igbt开通和关断损耗比例的新型结构
CN113871469A (zh) * 2021-09-16 2021-12-31 上海擎茂微电子科技有限公司 一种用于优化饱和电压/关断损耗的绝缘栅双极型晶体管

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69233105T2 (de) 1991-08-08 2004-05-06 Kabushiki Kaisha Toshiba, Kawasaki Bipolartransistor mit isoliertem Graben-Gate
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
JP4581179B2 (ja) 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
WO2002061845A1 (en) * 2001-02-01 2002-08-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP4823435B2 (ja) 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
JP2003197912A (ja) * 2001-12-25 2003-07-11 Toshiba Corp 絶縁ゲート型半導体装置
DE10203164B4 (de) * 2002-01-28 2005-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
JP2004022941A (ja) * 2002-06-19 2004-01-22 Toshiba Corp 半導体装置
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP3984227B2 (ja) 2004-01-15 2007-10-03 株式会社東芝 半導体装置
JP4857566B2 (ja) 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
JP2006245477A (ja) 2005-03-07 2006-09-14 Toshiba Corp 半導体装置
US7943990B2 (en) 2005-08-17 2011-05-17 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
US8093621B2 (en) * 2008-12-23 2012-01-10 Power Integrations, Inc. VTS insulated gate bipolar transistor
JP5261980B2 (ja) * 2007-05-17 2013-08-14 富士電機株式会社 絶縁ゲート型半導体装置の製造方法
JP4600936B2 (ja) 2007-06-20 2010-12-22 三菱電機株式会社 半導体装置およびその製造方法
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
JP4688901B2 (ja) 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
JP4877337B2 (ja) * 2009-02-17 2012-02-15 トヨタ自動車株式会社 半導体装置
JP5216801B2 (ja) * 2010-03-24 2013-06-19 株式会社東芝 半導体装置
JP5634318B2 (ja) * 2011-04-19 2014-12-03 三菱電機株式会社 半導体装置
JP5979993B2 (ja) * 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法

Also Published As

Publication number Publication date
CN102792448B (zh) 2015-09-09
EP2546882B1 (en) 2018-04-18
CN102792448A (zh) 2012-11-21
US9634130B2 (en) 2017-04-25
US9099522B2 (en) 2015-08-04
EP2546882A4 (en) 2014-12-31
US20150318386A1 (en) 2015-11-05
US20130037853A1 (en) 2013-02-14
EP2546882A1 (en) 2013-01-16
WO2011111500A1 (ja) 2011-09-15
JPWO2011111500A1 (ja) 2013-06-27

Similar Documents

Publication Publication Date Title
JP5488691B2 (ja) 半導体装置
US10199484B2 (en) Semiconductor device and manufacturing method thereof
JP5987990B2 (ja) 半導体装置
JP4857566B2 (ja) 絶縁ゲート型半導体装置とその製造方法
US9947741B2 (en) Field-effect semiconductor device having pillar regions of different conductivity type arranged in an active area
JP5384878B2 (ja) 半導体装置およびその製造方法
JP5191132B2 (ja) 半導体装置
WO2014061619A1 (ja) 半導体装置
JP6139312B2 (ja) 半導体装置
US9502402B2 (en) Semiconductor device
US20210202724A1 (en) Fortified trench planar mos power transistor
JP7444205B2 (ja) 半導体装置
JP2021531665A (ja) 絶縁ゲートパワー半導体装置、およびそのような装置を製造するための方法
CN112201690A (zh) Mosfet晶体管
US9502547B2 (en) Charge reservoir IGBT top structure
JP5682097B2 (ja) 半導体装置
US11264475B2 (en) Semiconductor device having a gate electrode formed in a trench structure
US11575032B2 (en) Vertical power semiconductor device and manufacturing method
JP2021168379A (ja) フォワード・リカバリ電圧が低減された逆導通ｉｇｂｔ
KR102042833B1 (ko) 전력 반도체 소자 및 그 제조방법
JP7264263B2 (ja) 半導体装置
KR102646517B1 (ko) 다중 전계 완화 구조를 갖는 전력 반도체 소자
KR20230155856A (ko) 전력 반도체 소자 및 전력 반도체 칩
GB2607291A (en) Semiconductor device and method for designing thereof
JP2018157190A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140210

R150 Certificate of patent or registration of utility model

Ref document number: 5488691

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250